JPH07123165B2 - 縦型ｍｏｓ電界効果トランジスタ - Google Patents
縦型ｍｏｓ電界効果トランジスタInfo
- Publication number
- JPH07123165B2 JPH07123165B2 JP61194483A JP19448386A JPH07123165B2 JP H07123165 B2 JPH07123165 B2 JP H07123165B2 JP 61194483 A JP61194483 A JP 61194483A JP 19448386 A JP19448386 A JP 19448386A JP H07123165 B2 JPH07123165 B2 JP H07123165B2
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- Japan
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- 230000005669 field effect Effects 0.000 title claims description 4
- 239000004065 semiconductor Substances 0.000 claims description 4
- 239000000758 substrate Substances 0.000 claims description 4
- 230000010354 integration Effects 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 3
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
Landscapes
- Engineering & Computer Science (AREA)
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- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、集積度の高い、かつ効率のよい縦型MOS電界
効果トランジスタに関するものである。
効果トランジスタに関するものである。
従来の技術 第２図（ａ）（ｂ）に従来の縦型MOS電界効果トランジ
スタ（以下、パワーMOSFETと略す。）の平面図及び断面
図を示した。第２図に示すように、この構造は、ドレイ
ン領域となるＮ型の半導体基板１にチャンネル用Ｐ型領
域２を形成し、さらにこの中に二つのソース用N+型領域
３をストライプ状に形成し、さらにＵ溝を形成し、ゲー
ト酸化膜４を生成し、そして、ソース電極で、チャンネ
ル用Ｐ型領域２とソース用N+型領域３を短絡するため電
極形成用窓５を両ソース用N+型領域３を含むように広く
形成し、そののちゲート用電極6,ソース用電極７及びド
レイン用電極８を形成する工程を経ることによって得ら
れる。
スタ（以下、パワーMOSFETと略す。）の平面図及び断面
図を示した。第２図に示すように、この構造は、ドレイ
ン領域となるＮ型の半導体基板１にチャンネル用Ｐ型領
域２を形成し、さらにこの中に二つのソース用N+型領域
３をストライプ状に形成し、さらにＵ溝を形成し、ゲー
ト酸化膜４を生成し、そして、ソース電極で、チャンネ
ル用Ｐ型領域２とソース用N+型領域３を短絡するため電
極形成用窓５を両ソース用N+型領域３を含むように広く
形成し、そののちゲート用電極6,ソース用電極７及びド
レイン用電極８を形成する工程を経ることによって得ら
れる。
発明が解決しようとする問題点 パワーMOSFETは、ソース電極によりソース領域とチヤン
ネル領域を同電位に保つため、双方を短絡する必要があ
る。このため、マスク合せのずれを考慮し、従来は電極
形成用窓の形成をソース用Ｎ型領域にかなり深く重ねる
必要があり、集積化には限界が生じていた。本発明は、
この問題点を解決するため、ソース領域の形状を改善し
たものである。
ネル領域を同電位に保つため、双方を短絡する必要があ
る。このため、マスク合せのずれを考慮し、従来は電極
形成用窓の形成をソース用Ｎ型領域にかなり深く重ねる
必要があり、集積化には限界が生じていた。本発明は、
この問題点を解決するため、ソース領域の形状を改善し
たものである。
問題点を解決するための手段 本発明は、チャンネル用拡散領域内に、ソース領域が網
目状に形成され、かつ同ソース領域と前記チャンネル用
拡散領域とがソース電極によって短絡されたものであ
る。
目状に形成され、かつ同ソース領域と前記チャンネル用
拡散領域とがソース電極によって短絡されたものであ
る。
作用 ソース領域を網目状にすることにより、窓幅の形成を網
目のチャンネル用拡散領域が露出する範囲内に納めるこ
とができ、このため集積度の向上が得られる。また集積
度向上により、チャンネル抵抗が低減され、オン時の抵
抗の低減，増幅率の増大等の性能向上が可能となる。
目のチャンネル用拡散領域が露出する範囲内に納めるこ
とができ、このため集積度の向上が得られる。また集積
度向上により、チャンネル抵抗が低減され、オン時の抵
抗の低減，増幅率の増大等の性能向上が可能となる。
実施例 第１図（ａ）（ｂ）に本発明の実施例として、Ｎチャン
ネル型パワーMOSFETの平面図及び断面図を示した。第１
図に示すように、この構造は、ドレイン領域となるＮ型
の半導体基板１に、チャンネル用Ｐ型領域２を形成し、
とののちにソース用N+型領域３を、平面的に、随所にチ
ャンネル用Ｐ型領域２が表面に現れるように、網目状に
形成し、さらにＵ溝を形成し、表面にゲート酸化膜４を
形成し、チャンネル用Ｐ型領域２と網目状のソース用N+
型領域３とを短絡するため、電極形成用の窓５を、網目
状のソース用N+型領域の網目のチャンネル用Ｐ型領域が
現われる幅と同じ幅で形成し、そののちに、ゲート用電
極6,ソース用電極７及びドレイン用電極８を形成するこ
とによって得られる。このようにして得られたパワーMO
SFETは、従来例でパターンピッチが33μｍあったもの
を、25μｍにすることができ、集積度が向上される。こ
のためチャンネル抵抗が低減され、チップサイズで従来
の75％になる。
ネル型パワーMOSFETの平面図及び断面図を示した。第１
図に示すように、この構造は、ドレイン領域となるＮ型
の半導体基板１に、チャンネル用Ｐ型領域２を形成し、
とののちにソース用N+型領域３を、平面的に、随所にチ
ャンネル用Ｐ型領域２が表面に現れるように、網目状に
形成し、さらにＵ溝を形成し、表面にゲート酸化膜４を
形成し、チャンネル用Ｐ型領域２と網目状のソース用N+
型領域３とを短絡するため、電極形成用の窓５を、網目
状のソース用N+型領域の網目のチャンネル用Ｐ型領域が
現われる幅と同じ幅で形成し、そののちに、ゲート用電
極6,ソース用電極７及びドレイン用電極８を形成するこ
とによって得られる。このようにして得られたパワーMO
SFETは、従来例でパターンピッチが33μｍあったもの
を、25μｍにすることができ、集積度が向上される。こ
のためチャンネル抵抗が低減され、チップサイズで従来
の75％になる。
発明の効果 以上実施例で説明したとおり、ソース領域を網目状にす
ることにより、パターンピッチを顕著に縮小することが
でき、集積度の向上によりチップ縮小やオン抵抗の低減
が可能になった。
ることにより、パターンピッチを顕著に縮小することが
でき、集積度の向上によりチップ縮小やオン抵抗の低減
が可能になった。
第１図（ａ）は本発明によるパワーMOSFETの平面図、第
１図（ｂ）は本発明によるパワーMOSFETの断面図、第２
図（ａ）は従来のパワーMOSFETの平面図、第２図（ｂ）
は従来のパワーMOSFETの断面図である。 １……ドレイン領域となるＮ型半導体基板、２……チャ
ンネル用P+型領域、３……ソース用N+型領域、４……ゲ
ート酸化膜、５……電極形成用の窓、６……ゲート用電
極、７……ソース用電極、８……ドレイン用電極。
１図（ｂ）は本発明によるパワーMOSFETの断面図、第２
図（ａ）は従来のパワーMOSFETの平面図、第２図（ｂ）
は従来のパワーMOSFETの断面図である。 １……ドレイン領域となるＮ型半導体基板、２……チャ
ンネル用P+型領域、３……ソース用N+型領域、４……ゲ
ート酸化膜、５……電極形成用の窓、６……ゲート用電
極、７……ソース用電極、８……ドレイン用電極。
Claims (1)
- 【請求項１】ドレイン領域となる半導体基板内に、チォ
ンネル用領域および前記チォンネル用領域内にあって、
並置された一対部を網目状部で結合した形状のソース領
域をそなえ、ソース用電極が前記網目状部の幅員内で前
記ソース領域と前記チォンネル用領域とに導電接続され
たことを特徴とする縦型MOS電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61194483A JPH07123165B2 (ja) | 1986-08-19 | 1986-08-19 | 縦型ｍｏｓ電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61194483A JPH07123165B2 (ja) | 1986-08-19 | 1986-08-19 | 縦型ｍｏｓ電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6350071A JPS6350071A (ja) | 1988-03-02 |
| JPH07123165B2 true JPH07123165B2 (ja) | 1995-12-25 |
Family
ID=16325286
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61194483A Expired - Lifetime JPH07123165B2 (ja) | 1986-08-19 | 1986-08-19 | 縦型ｍｏｓ電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07123165B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2536302B2 (ja) * | 1990-04-30 | 1996-09-18 | 日本電装株式会社 | 絶縁ゲ―ト型バイポ―ラトランジスタ |
| JP3384198B2 (ja) * | 1995-07-21 | 2003-03-10 | 三菱電機株式会社 | 絶縁ゲート型半導体装置およびその製造方法 |
| JP3293603B2 (ja) | 1999-09-17 | 2002-06-17 | トヨタ自動車株式会社 | 電力用半導体装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5222482A (en) * | 1975-08-11 | 1977-02-19 | Westinghouse Electric Corp | Vmost transistor |
-
1986
- 1986-08-19 JP JP61194483A patent/JPH07123165B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6350071A (ja) | 1988-03-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |