JP3185441B2 - 高周波高出力電界効果トランジスタ - Google Patents
高周波高出力電界効果トランジスタInfo
- Publication number
- JP3185441B2 JP3185441B2 JP01725993A JP1725993A JP3185441B2 JP 3185441 B2 JP3185441 B2 JP 3185441B2 JP 01725993 A JP01725993 A JP 01725993A JP 1725993 A JP1725993 A JP 1725993A JP 3185441 B2 JP3185441 B2 JP 3185441B2
- Authority
- JP
- Japan
- Prior art keywords
- conductivity type
- source
- effect transistor
- layer
- diffusion layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000005669 field effect Effects 0.000 title claims description 11
- 239000000758 substrate Substances 0.000 claims description 17
- 239000004065 semiconductor Substances 0.000 claims description 16
- 238000009792 diffusion process Methods 0.000 description 38
- 230000015572 biosynthetic process Effects 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- 239000012535 impurity Substances 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/4175—Source or drain electrodes for field effect devices for lateral devices where the connection to the source or drain region is done through at least one part of the semiconductor substrate thickness, e.g. with connecting sink or with via-hole
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Description
【０００１】
【産業の利用分野】本発明は半導体装置、特にマイクロ
波帯の高周波電力を増幅する高周波高出力型電界効果ト
ランジスタ（高周波パワーＦＥＴ）に関する。
波帯の高周波電力を増幅する高周波高出力型電界効果ト
ランジスタ（高周波パワーＦＥＴ）に関する。
【０００２】
【従来の技術】従来の技術によるマイクロ波ＭＯＳ型電
界効果トランジスタ（ＭＯＳＦＥＴ）の一例が「１９７
４年アイ・イー・イー・イー，ＩＥＥＥ，トランズアク
ションＥＤ−２１，ｐ７３３」に示されている。これを
模擬的に示せば図９のようになる。図９においてＭＯＳ
ＦＥＴはｐ型高濃度基板６の上に成長されたｐ型低濃度
層７に形成されたそれぞれｎ型ソース層１０、ｎ型ドレ
イン層１２、ゲート１１によって成り、ゲート１１およ
びドレイン層１２はそれぞれ金属配線によってゲート端
子１、ドレイン端子２に接続されている。更に従来、ｎ
型ソース層１０に隣接してｐ型層９１を設け、該ソース
層１０と該ｐ型層９１とをソース金属配線１３で電気的
に短絡接続し、上記ｐ型層９１を深く拡散してｐ型高濃
度基板６に対するソース層１０の電気的接続を行い、こ
れによってソースインダクタンスの低減を行っていた。
界効果トランジスタ（ＭＯＳＦＥＴ）の一例が「１９７
４年アイ・イー・イー・イー，ＩＥＥＥ，トランズアク
ションＥＤ−２１，ｐ７３３」に示されている。これを
模擬的に示せば図９のようになる。図９においてＭＯＳ
ＦＥＴはｐ型高濃度基板６の上に成長されたｐ型低濃度
層７に形成されたそれぞれｎ型ソース層１０、ｎ型ドレ
イン層１２、ゲート１１によって成り、ゲート１１およ
びドレイン層１２はそれぞれ金属配線によってゲート端
子１、ドレイン端子２に接続されている。更に従来、ｎ
型ソース層１０に隣接してｐ型層９１を設け、該ソース
層１０と該ｐ型層９１とをソース金属配線１３で電気的
に短絡接続し、上記ｐ型層９１を深く拡散してｐ型高濃
度基板６に対するソース層１０の電気的接続を行い、こ
れによってソースインダクタンスの低減を行っていた。
【０００３】
【発明が解決しようとする課題】しかし上記ｐ型層９１
を深く拡散すると横方向にも拡散され、上記ｐ型層９１
の面積も拡大する。これによって単位ＭＯＳＦＥＴの多
数の集合体よりなるパワーＭＯＳＦＥＴを形成した結
果、パワーＭＯＳＦＥＴの全面積は著しく増大すると言
う問題が本発明者の検討の結果明らかとなった。
を深く拡散すると横方向にも拡散され、上記ｐ型層９１
の面積も拡大する。これによって単位ＭＯＳＦＥＴの多
数の集合体よりなるパワーＭＯＳＦＥＴを形成した結
果、パワーＭＯＳＦＥＴの全面積は著しく増大すると言
う問題が本発明者の検討の結果明らかとなった。
【０００４】従って、本発明の目的はパワーＭＯＳＦＥ
Ｔの全面積を増大させることなくソース抵抗成分を低減
し、ソースインダクタンスの極めて小さいパワーＭＯＳ
ＦＥＴの構成を可能とすることにある。
Ｔの全面積を増大させることなくソース抵抗成分を低減
し、ソースインダクタンスの極めて小さいパワーＭＯＳ
ＦＥＴの構成を可能とすることにある。
【０００５】
【課題を解決するための手段】本発明の原理によるパワ
ーＭＯＳＦＥＴの断面図を図１に示す。第１導電型高濃
度半導体基板６の上に成長された第１導電型低濃度層７
の一部に形成された第２導電型層１０、１２をそれぞれ
ソース層、ドレイン層とし、１１をゲートとし、第１導
電型層９をコンタクト層とする電界効果トランジスタに
おいて、上記電界効果トランジスタの形成される領域と
分離して第１導電型導通拡散層８を設け、更にこれを導
電性配線によって上記ソース層１０およびコンタクト層
９と接続して成り、少なくとも上記第１導電型半導体基
板６をソース端子とすることによって本発明の目的は達
成される。
ーＭＯＳＦＥＴの断面図を図１に示す。第１導電型高濃
度半導体基板６の上に成長された第１導電型低濃度層７
の一部に形成された第２導電型層１０、１２をそれぞれ
ソース層、ドレイン層とし、１１をゲートとし、第１導
電型層９をコンタクト層とする電界効果トランジスタに
おいて、上記電界効果トランジスタの形成される領域と
分離して第１導電型導通拡散層８を設け、更にこれを導
電性配線によって上記ソース層１０およびコンタクト層
９と接続して成り、少なくとも上記第１導電型半導体基
板６をソース端子とすることによって本発明の目的は達
成される。
【０００６】
【作用】以上のように、本発明によれば導通拡散層８と
コンタクト層９が分離されており、マイクロ波ＭＯＳＦ
ＥＴは導通拡散層の形成のために微細加工が妨げられ
ず、また導通拡散層はマイクロ波ＭＯＳＦＥＴの形成の
ためにその形成が妨げられることはない。その結果、導
通拡散層は必要にして十分な面積を占有することがで
き、チップ面積を不必要に増大させることはない。仮に
従来の技術によって単位ＭＯＳＦＥＴを形成すれば長さ
２０μｍとなるが、本発明によれば１０μｍとなる。そ
の結果、チップ面積を増大させることなくソース抵抗成
分を低減し、ソースインダクタンスの極めて小さいマイ
クロ波パワーＭＯＳＦＥＴを構成することができる。
コンタクト層９が分離されており、マイクロ波ＭＯＳＦ
ＥＴは導通拡散層の形成のために微細加工が妨げられ
ず、また導通拡散層はマイクロ波ＭＯＳＦＥＴの形成の
ためにその形成が妨げられることはない。その結果、導
通拡散層は必要にして十分な面積を占有することがで
き、チップ面積を不必要に増大させることはない。仮に
従来の技術によって単位ＭＯＳＦＥＴを形成すれば長さ
２０μｍとなるが、本発明によれば１０μｍとなる。そ
の結果、チップ面積を増大させることなくソース抵抗成
分を低減し、ソースインダクタンスの極めて小さいマイ
クロ波パワーＭＯＳＦＥＴを構成することができる。
【０００７】
【実施例】本発明の第１の実施例を図２に示す。平面
図、および該平面図におけるＡ−Ａ’線、およびＢ−
Ｂ’線に沿った断面図を示す。Ａ−Ａ’断面図に示すよ
うに、例えばマイクロ波用ｎチャンネルパワーＭＯＳＦ
ＥＴはｐ型高濃度半導体基板６の上のｐ型低濃度層７に
形成されたｎ型ソース層１０、ｐ型コンタクト層９、ｎ
型ドレイン層１２、およびゲート１１より成り、平面図
に示すようにゲートはそれぞれバスライン１８によって
結合してボンディングパッド１６に接続する。複数のド
レイン層１２はそれぞれドレイン配線１５によって接続
し、ドレイン配線１５はバスライン２０によって結合し
てボンディングパッド１７に接続する。導通拡散層８は
Ｂ−Ｂ’断面図に示すように、ｐ型高濃度半導体基板６
に成長されたｐ型低濃度層７にｐ型高濃度不純物を拡散
して形成し、ｐ型高濃度半導体基板６に接続するもので
ある。導通拡散層を形成するには、ｐ型高濃度不純物を
被着した後、１２００℃において１５分から２４０分の
拡散を行う。これによって一辺１００μｍの矩形で深さ
１０μｍの導通拡散層８のインダクタンスは０．０１ｎ
Ｈ以下、導通拡散層の導通抵抗は０．６Ω程度とするこ
とができる。一方、耐圧２０ＶのパワーＭＯＳＦＥＴの
場合、ゲート幅２５０μｍの単位ＭＯＳＦＥＴのオン抵
抗は約５０Ωであり、導通抵抗の占める割合をオン抵抗
の１０％以下にするためには単位ＭＯＳＦＥＴ当りの導
通拡散層の所要面積を１２００μｍ2以上とすればよ
い。導通拡散層８は平面図に示すようにパワーＭＯＳＦ
ＥＴの活性領域から分離し、本実施例ではゲートボンデ
ィングパッド１６の近傍に配置し、ソース層１０および
ｐ型コンタクト層９に接続したソース配線１４によって
導通拡散層８に接続する。本実施例においてはゲート１
１をバスライン１８で結合しており、ゲートをバスライ
ンに結合する配線は導通拡散層８の上の厚い酸化膜の上
を配線したものである。マイクロ波帯で電力効率の高い
パワーＭＯＳＦＥＴとするためには、ドレイン、ゲー
ト、およびソースよりなる単位ＭＯＳＦＥＴの全長は１
０μｍ程度にする必要があるので、単位ＭＯＳＦＥＴ当
り横１０μｍ、縦１２０μｍの導通拡散層を形成するも
のである。その結果、本実施例における導通拡散層の面
積はＭＯＳＦＥＴ活性領域の５０％程度になる。仮に導
通拡散層をＭＯＳＦＥＴ活性領域の一部に形成した場
合、導通拡散層と本来のＭＯＳＦＥＴ領域はほぼ同面積
となる。以上のように、本実施例によればパワーＭＯＳ
ＦＥＴの全面積を増大させることなくオン抵抗の低減さ
れたマイクロ波パワーＭＯＳＦＥＴを構成することがで
きる。
図、および該平面図におけるＡ−Ａ’線、およびＢ−
Ｂ’線に沿った断面図を示す。Ａ−Ａ’断面図に示すよ
うに、例えばマイクロ波用ｎチャンネルパワーＭＯＳＦ
ＥＴはｐ型高濃度半導体基板６の上のｐ型低濃度層７に
形成されたｎ型ソース層１０、ｐ型コンタクト層９、ｎ
型ドレイン層１２、およびゲート１１より成り、平面図
に示すようにゲートはそれぞれバスライン１８によって
結合してボンディングパッド１６に接続する。複数のド
レイン層１２はそれぞれドレイン配線１５によって接続
し、ドレイン配線１５はバスライン２０によって結合し
てボンディングパッド１７に接続する。導通拡散層８は
Ｂ−Ｂ’断面図に示すように、ｐ型高濃度半導体基板６
に成長されたｐ型低濃度層７にｐ型高濃度不純物を拡散
して形成し、ｐ型高濃度半導体基板６に接続するもので
ある。導通拡散層を形成するには、ｐ型高濃度不純物を
被着した後、１２００℃において１５分から２４０分の
拡散を行う。これによって一辺１００μｍの矩形で深さ
１０μｍの導通拡散層８のインダクタンスは０．０１ｎ
Ｈ以下、導通拡散層の導通抵抗は０．６Ω程度とするこ
とができる。一方、耐圧２０ＶのパワーＭＯＳＦＥＴの
場合、ゲート幅２５０μｍの単位ＭＯＳＦＥＴのオン抵
抗は約５０Ωであり、導通抵抗の占める割合をオン抵抗
の１０％以下にするためには単位ＭＯＳＦＥＴ当りの導
通拡散層の所要面積を１２００μｍ2以上とすればよ
い。導通拡散層８は平面図に示すようにパワーＭＯＳＦ
ＥＴの活性領域から分離し、本実施例ではゲートボンデ
ィングパッド１６の近傍に配置し、ソース層１０および
ｐ型コンタクト層９に接続したソース配線１４によって
導通拡散層８に接続する。本実施例においてはゲート１
１をバスライン１８で結合しており、ゲートをバスライ
ンに結合する配線は導通拡散層８の上の厚い酸化膜の上
を配線したものである。マイクロ波帯で電力効率の高い
パワーＭＯＳＦＥＴとするためには、ドレイン、ゲー
ト、およびソースよりなる単位ＭＯＳＦＥＴの全長は１
０μｍ程度にする必要があるので、単位ＭＯＳＦＥＴ当
り横１０μｍ、縦１２０μｍの導通拡散層を形成するも
のである。その結果、本実施例における導通拡散層の面
積はＭＯＳＦＥＴ活性領域の５０％程度になる。仮に導
通拡散層をＭＯＳＦＥＴ活性領域の一部に形成した場
合、導通拡散層と本来のＭＯＳＦＥＴ領域はほぼ同面積
となる。以上のように、本実施例によればパワーＭＯＳ
ＦＥＴの全面積を増大させることなくオン抵抗の低減さ
れたマイクロ波パワーＭＯＳＦＥＴを構成することがで
きる。
【０００８】第２の実施例を図３に示す。本実施例はゲ
ート幅１００μｍの単位ＭＯＳＦＥＴによって全ゲート
幅２ｃｍのパワーＭＯＳＦＥＴを形成したものである。
必要な単位ＭＯＳＦＥＴの数は２００本となり、パワー
ＭＯＳＦＥＴ集合体の全体の大きさは縦１００μｍ、横
２０００μｍと細長い矩形を成すので、４つの副集合体
に分割し、ゲートおよびドレインのボンディングパッド
をそれぞれ４個配置したものである。この場合、導通拡
散層の全体の大きさは縦５０μｍ、横２０００μｍとな
るので、これを４個に分割し、それぞれパワーＭＯＳＦ
ＥＴの副集合体に対応させたものである。仮に導通拡散
層を単位ＭＯＳＦＥＴの中に配置した場合、導通拡散層
を含むパワーＭＯＳＦＥＴ集合体の大きさは縦１００μ
ｍ、横４０００μｍと極めて細長くなり、チップ構成上
の問題があるが、本実施例によれば約２分の１の横幅に
よってパワーＭＯＳＦＥＴを構成することができる。
ート幅１００μｍの単位ＭＯＳＦＥＴによって全ゲート
幅２ｃｍのパワーＭＯＳＦＥＴを形成したものである。
必要な単位ＭＯＳＦＥＴの数は２００本となり、パワー
ＭＯＳＦＥＴ集合体の全体の大きさは縦１００μｍ、横
２０００μｍと細長い矩形を成すので、４つの副集合体
に分割し、ゲートおよびドレインのボンディングパッド
をそれぞれ４個配置したものである。この場合、導通拡
散層の全体の大きさは縦５０μｍ、横２０００μｍとな
るので、これを４個に分割し、それぞれパワーＭＯＳＦ
ＥＴの副集合体に対応させたものである。仮に導通拡散
層を単位ＭＯＳＦＥＴの中に配置した場合、導通拡散層
を含むパワーＭＯＳＦＥＴ集合体の大きさは縦１００μ
ｍ、横４０００μｍと極めて細長くなり、チップ構成上
の問題があるが、本実施例によれば約２分の１の横幅に
よってパワーＭＯＳＦＥＴを構成することができる。
【０００９】第３の実施例を図４に示す。本実施例はゲ
ートボンディングパッドの下部を含む空き領域に導通拡
散層を形成し、個々のソース配線１４と接続したもので
ある。本実施例によれば導通拡散層の抵抗を極めて小さ
くすることができる。
ートボンディングパッドの下部を含む空き領域に導通拡
散層を形成し、個々のソース配線１４と接続したもので
ある。本実施例によれば導通拡散層の抵抗を極めて小さ
くすることができる。
【００１０】第４の実施例を図５に示す。本実施例は第
１の実施例における導通拡散層８を、更にドレインボン
ディングパッド１７の近傍にも設けたものである。これ
によってゲート電流を流す導通拡散層とドレイン電流を
流す導通拡散層が分離されるので、相互関係に伴う高周
波電圧の帰還を小さくすることができ、高周波動作の安
定度が高いＭＯＳＦＥＴを構成することができる。
１の実施例における導通拡散層８を、更にドレインボン
ディングパッド１７の近傍にも設けたものである。これ
によってゲート電流を流す導通拡散層とドレイン電流を
流す導通拡散層が分離されるので、相互関係に伴う高周
波電圧の帰還を小さくすることができ、高周波動作の安
定度が高いＭＯＳＦＥＴを構成することができる。
【００１１】第５の実施例を図６に示す。本実施例は導
通拡散層８をゲートボンディングパッド１６とパワーＭ
ＯＳＦＥＴの活性領域の間の空き領域に配置したもので
あり、バスライン１９によってソース配線を結合して上
記導通拡散層８に接続したものである。ゲートは多層化
された金属配線を使用したバスライン１８によって結合
してボンディングパッド１６に接続したものである。本
実施例は多層の金属配線によってソースとゲートを個別
に結合しており、これによって半導体チップの空き領域
に導通拡散層８を配置することができるものである。本
実施例において、導通拡散層８の一辺の長さは動作周波
数に応じた表皮深さの２倍より可能な限り小さく形成
し、複数に分割するものである。これによって高周波電
流に対する導通抵抗を直流抵抗と同一にすることができ
る。
通拡散層８をゲートボンディングパッド１６とパワーＭ
ＯＳＦＥＴの活性領域の間の空き領域に配置したもので
あり、バスライン１９によってソース配線を結合して上
記導通拡散層８に接続したものである。ゲートは多層化
された金属配線を使用したバスライン１８によって結合
してボンディングパッド１６に接続したものである。本
実施例は多層の金属配線によってソースとゲートを個別
に結合しており、これによって半導体チップの空き領域
に導通拡散層８を配置することができるものである。本
実施例において、導通拡散層８の一辺の長さは動作周波
数に応じた表皮深さの２倍より可能な限り小さく形成
し、複数に分割するものである。これによって高周波電
流に対する導通抵抗を直流抵抗と同一にすることができ
る。
【００１２】第６の実施例を図７に示す。本実施例は動
作周波数が１ＧＨｚ以下のパワーＭＯＳＦＥＴにおける
実施例であり、導通拡散層を一体化し、更に、ゲートボ
ンディングパッド１６の下にも設けたものであり、導通
拡散層の抵抗を特に小さくしたものである。
作周波数が１ＧＨｚ以下のパワーＭＯＳＦＥＴにおける
実施例であり、導通拡散層を一体化し、更に、ゲートボ
ンディングパッド１６の下にも設けたものであり、導通
拡散層の抵抗を特に小さくしたものである。
【００１３】第７の実施例を図８に示す。本実施例は動
作周波数が２ＧＨｚ以上のパワーＭＯＳＦＥＴにおける
実施例であり、導通拡散層を複数に分割したものであ
り、個々の辺の大きさを動作周波数に応じた表皮深さの
２倍より小さく形成したものである。例えば２．５ＧＨ
ｚ動作のパワーＭＯＳＦＥＴの場合、導通拡散層の表面
不純物濃度を１ｃｍ3当り１０19個として一辺の大きさ
が１５０μｍより可能な限り小さく、例えば５０μｍ程
度に形成する。これによって高周波電流に対する抵抗成
分を直流抵抗とほぼ同じ程度に小さくすることができる
ものである。
作周波数が２ＧＨｚ以上のパワーＭＯＳＦＥＴにおける
実施例であり、導通拡散層を複数に分割したものであ
り、個々の辺の大きさを動作周波数に応じた表皮深さの
２倍より小さく形成したものである。例えば２．５ＧＨ
ｚ動作のパワーＭＯＳＦＥＴの場合、導通拡散層の表面
不純物濃度を１ｃｍ3当り１０19個として一辺の大きさ
が１５０μｍより可能な限り小さく、例えば５０μｍ程
度に形成する。これによって高周波電流に対する抵抗成
分を直流抵抗とほぼ同じ程度に小さくすることができる
ものである。
【００１４】以上本発明の種々の実施例を詳細に説明し
たが、本発明は上記の実施例に限定されるものではな
く、その技術的思想の範囲内で種々の変形が可能である
ことは言うまでもない。
たが、本発明は上記の実施例に限定されるものではな
く、その技術的思想の範囲内で種々の変形が可能である
ことは言うまでもない。
【００１５】例えば、ここでは第１導電型高濃度半導体
基板の上に成長された第１導電型低濃度層に形成された
パワーＭＯＳＦＥＴを例として説明したが、このかぎり
ではなく、上記第１導電型高濃度半導体基板の代わりに
金属などによってなる導電性基板を使用した半導体基板
に形成されるトランジスタについても本発明を適用する
ことができるものである。
基板の上に成長された第１導電型低濃度層に形成された
パワーＭＯＳＦＥＴを例として説明したが、このかぎり
ではなく、上記第１導電型高濃度半導体基板の代わりに
金属などによってなる導電性基板を使用した半導体基板
に形成されるトランジスタについても本発明を適用する
ことができるものである。
【００１６】
【発明の効果】以上のように、本発明によれば導通拡散
層とマイクロ波ＭＯＳＦＥＴの形成領域が分離されてお
り、マイクロ波ＭＯＳＦＥＴは導通拡散層の形成のため
に微細加工が妨げられず、また導通拡散層はマイクロ波
ＭＯＳＦＥＴの形成のためにその形成が妨げられること
はない。その結果、必要にして十分な面積と形状を有す
る導通拡散層を形成することができ、これによってチッ
プ面積を増大させることなくソース抵抗成分を低減し、
ソースインダクタンスの極めて小さいマイクロ波パワー
ＭＯＳＦＥＴを構成することができる。
層とマイクロ波ＭＯＳＦＥＴの形成領域が分離されてお
り、マイクロ波ＭＯＳＦＥＴは導通拡散層の形成のため
に微細加工が妨げられず、また導通拡散層はマイクロ波
ＭＯＳＦＥＴの形成のためにその形成が妨げられること
はない。その結果、必要にして十分な面積と形状を有す
る導通拡散層を形成することができ、これによってチッ
プ面積を増大させることなくソース抵抗成分を低減し、
ソースインダクタンスの極めて小さいマイクロ波パワー
ＭＯＳＦＥＴを構成することができる。
【図１】本発明の原理によるパワーＭＯＳＦＥＴを示す
図である。
図である。
【図２】本発明の第１の実施例によるパワーＭＯＳＦＥ
Ｔを示す図である。
Ｔを示す図である。
【図３】本発明の第２の実施例によるパワーＭＯＳＦＥ
Ｔを示す図である。
Ｔを示す図である。
【図４】本発明の第３の実施例によるパワーＭＯＳＦＥ
Ｔを示す図である。
Ｔを示す図である。
【図５】本発明の第４の実施例によるパワーＭＯＳＦＥ
Ｔを示す図である。
Ｔを示す図である。
【図６】本発明の第５の実施例によるパワーＭＯＳＦＥ
Ｔを示す図である。
Ｔを示す図である。
【図７】本発明の第６の実施例によるパワーＭＯＳＦＥ
Ｔを示す図である。
Ｔを示す図である。
【図８】本発明の第７の実施例によるパワーＭＯＳＦＥ
Ｔを示す図である。
Ｔを示す図である。
【図９】従来例のＭＯＳＦＥＴを示す図である。
【符号の説明】 １…ゲート端子、２…ドレイン端子、３…ソース端子、
５…酸化膜、６…高濃度半導体基板、７…低濃度成長
層、８…導通拡散層、９…コンタクト層、１０…ソース
層、１１…ゲート、１２…ドレイン層、１３…金属膜、
１４…ソース配線、１５…ドレイン配線、１６…ゲート
ボンディングパッド、１７…ドレインボンディングパッ
ド、１８…ゲートバスライン、１９…ソースバスライ
ン、２０…ドレインバスライン、９１…導通拡散層。
５…酸化膜、６…高濃度半導体基板、７…低濃度成長
層、８…導通拡散層、９…コンタクト層、１０…ソース
層、１１…ゲート、１２…ドレイン層、１３…金属膜、
１４…ソース配線、１５…ドレイン配線、１６…ゲート
ボンディングパッド、１７…ドレインボンディングパッ
ド、１８…ゲートバスライン、１９…ソースバスライ
ン、２０…ドレインバスライン、９１…導通拡散層。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭49−17978（ＪＰ，Ａ) 特開 昭57−88773（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78
Claims (2)
- 【請求項１】導電性基板あるいは第１導電型高濃度半導
体基板の上に形成された第１導電型低濃度層の一部に形
成された第２導電型層を少なくともソースとする電界効
果トランジスタと上記第１導電型低濃度層に形成された
第１導電型高濃度層より成り、上記第１導電型高濃度層
を上記導電性基板あるいは上記第１導電型半導体基板に
接続して成り、更に上記第１導電型高濃度層が上記ソー
スと電気的接続して成り、少なくとも上記導電性基板あ
るいは上記第１導電型半導体基板をソース端子とする半
導体装置であって、 複数の上記電界効果トランジスタを隣接して配置して電
界効果トランジスタ集合体を成し、上記電界効果トラン
ジスタ集合体の両側近傍にそれぞれ導電性バスラインを
形成し、第１のバスラインは個々の電界効果トランジス
タのドレインと接続し、一端をドレイン端子と接続し、
第２のバスラインは個々の電界効果トランジスタのゲー
トと接続し、一端をゲート端子と接続し、更に上記第１
あるいは第２のバスラインの外側近傍に前記第１導電型
高濃度層が形成され、個々の電界効果トランジスタのソ
ースはソースバスラインを介して上記第１あるいは第２
のバスラインの下部を立体的に通って上記第１導電型高
濃度層と接続されて成ることを特徴とする半導体装置。 - 【請求項２】請求項１記載の高周波高出力電界効果トラ
ンジスタにおいて、上記第１導電型高濃度層を複数に分
割して配置したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01725993A JP3185441B2 (ja) | 1993-02-04 | 1993-02-04 | 高周波高出力電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01725993A JP3185441B2 (ja) | 1993-02-04 | 1993-02-04 | 高周波高出力電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06232396A JPH06232396A (ja) | 1994-08-19 |
| JP3185441B2 true JP3185441B2 (ja) | 2001-07-09 |
Family
ID=11938970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01725993A Expired - Fee Related JP3185441B2 (ja) | 1993-02-04 | 1993-02-04 | 高周波高出力電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3185441B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3593371B2 (ja) * | 1994-12-27 | 2004-11-24 | 株式会社ルネサステクノロジ | 絶縁ゲート半導体装置 |
| JP3412332B2 (ja) * | 1995-04-26 | 2003-06-03 | 株式会社デンソー | 半導体装置 |
| US5841166A (en) | 1996-09-10 | 1998-11-24 | Spectrian, Inc. | Lateral DMOS transistor for RF/microwave applications |
| JP4070485B2 (ja) * | 2001-05-09 | 2008-04-02 | 株式会社東芝 | 半導体装置 |
| US7015545B2 (en) * | 2002-03-18 | 2006-03-21 | Broadcom Corporation | Split source RF MOSFET device |
| US7960833B2 (en) | 2003-10-22 | 2011-06-14 | Marvell World Trade Ltd. | Integrated circuits and interconnect structure for integrated circuits |
| US7091565B2 (en) * | 2003-10-22 | 2006-08-15 | Marvell World Trade Ltd. | Efficient transistor structure |
| JP2011009352A (ja) | 2009-06-24 | 2011-01-13 | Renesas Electronics Corp | 半導体装置およびその製造方法ならびにそれを用いた電源装置 |
-
1993
- 1993-02-04 JP JP01725993A patent/JP3185441B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06232396A (ja) | 1994-08-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10748996B2 (en) | High power transistor with interior-fed gate fingers | |
| KR20230146112A (ko) | 내부-급전 핑거들을 갖는 고전력 트랜지스터 | |
| US20020140024A1 (en) | Semiconductor device having divided active regions with comb-teeth electrodes thereon | |
| JP2002368121A (ja) | 電力用半導体装置 | |
| US5633525A (en) | Lateral field effect transistor | |
| JP2021530868A (ja) | 改善されたドレイン相互接続部及び／又はゲート相互接続部、並びにフィンガ構造 | |
| KR100398164B1 (ko) | 절연게이트반도체장치 | |
| EP0455483B1 (en) | Low parasitic FET topology for power and low noise GaAs FETs | |
| JP3129223B2 (ja) | 半導体装置 | |
| JP3185441B2 (ja) | 高周波高出力電界効果トランジスタ | |
| JP5001494B2 (ja) | 絶縁性基板上に形成された電界効果トランジスタ | |
| JP2004260026A (ja) | 半導体装置 | |
| JP2003152184A5 (ja) | ||
| JPH08274321A (ja) | 半導体装置 | |
| JP3481813B2 (ja) | 半導体装置 | |
| JP2001345376A (ja) | 半導体装置 | |
| JPH03129764A (ja) | 半導体装置 | |
| JP2002110988A (ja) | 半導体装置 | |
| JP3394872B2 (ja) | 高耐圧半導体装置 | |
| JP3217552B2 (ja) | 横型高耐圧半導体素子 | |
| JP3217484B2 (ja) | 高耐圧半導体装置 | |
| JP3204168B2 (ja) | 半導体集積回路 | |
| JPH0255953B2 (ja) | ||
| JP2642000B2 (ja) | Ｍｏｓ集積回路装置 | |
| JPS58123753A (ja) | 半導体集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080511 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080511 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090511 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100511 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110511 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110511 Year of fee payment: 10 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110511 Year of fee payment: 10 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |