JP2021530868A - 改善されたドレイン相互接続部及び／又はゲート相互接続部、並びにフィンガ構造 - Google Patents

改善されたドレイン相互接続部及び／又はゲート相互接続部、並びにフィンガ構造 Download PDF

Info

Publication number
JP2021530868A
JP2021530868A JP2021500669A JP2021500669A JP2021530868A JP 2021530868 A JP2021530868 A JP 2021530868A JP 2021500669 A JP2021500669 A JP 2021500669A JP 2021500669 A JP2021500669 A JP 2021500669A JP 2021530868 A JP2021530868 A JP 2021530868A
Authority
JP
Japan
Prior art keywords
gate
drain
finger
interconnect
semiconductor structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2021500669A
Other languages
English (en)
Other versions
JP7132419B2 (ja
Inventor
モクティ、ズラーズミ
トラン、フランク
ジャン、ヘドン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Wolfspeed Inc
Original Assignee
Cree Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US16/032,571 external-priority patent/US10483352B1/en
Application filed by Cree Inc filed Critical Cree Inc
Publication of JP2021530868A publication Critical patent/JP2021530868A/ja
Priority to JP2022133786A priority Critical patent/JP7443437B2/ja
Application granted granted Critical
Publication of JP7132419B2 publication Critical patent/JP7132419B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/4824—Pads with extended contours, e.g. grid structure, branch structure, finger structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/4175—Source or drain electrodes for field effect devices for lateral devices where the connection to the source or drain region is done through at least one part of the semiconductor substrate thickness, e.g. with connecting sink or with via-hole
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41758—Source or drain electrodes for field effect devices for lateral devices with structured layout for source or drain region, i.e. the source or drain region having cellular, interdigitated or ring structure or being curved or angular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors

Landscapes

  • Microelectronics & Electronic Packaging (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本発明のいくつかの実施例によれば、半導体構造と、半導体構造上で第１の方向に延在するゲート・フィンガと、第１の方向に延在し且つゲート相互接続部の内側位置においてゲート信号に結合されるように構成されている、ゲート相互接続部と、を含み、ゲート相互接続部はゲート相互接続部の内側位置からずらした位置においてゲート・フィンガに接続されている、トランジスタ・デバイス、が提供される。

Description

本願は、２０１８年７月１１日に出願された米国出願第１６／０３２，５７１号の一部継続出願であり且つ同出願に対する優先権を主張する、２０１９年４月４日に出願された米国出願第１６／３７５，３９８号に対する優先権を主張し、これらの各々の全内容が、参照により本明細書に組み込まれる。
本明細書に記載する発明概念はマイクロ電子デバイスに関し、より詳細には、単位セル・ベースの構造を有する高出力、高周波数のトランジスタに関する。
無線周波数（５００ＭＨｚ）、Ｓバンド（３ＧＨｚ）、及びＸバンド（１０ＧＨｚ）などの高周波数で動作しながら高出力に対応できる能力を必要とする電気回路が、近年ますます一般的になりつつある。高出力、高周波数回路の増加に起因して、無線周波数及びマイクロ波周波数で確実に動作できしかも依然としてより高い電力負荷に対応できるトランジスタの需要も、相応に増加している。
出力電力の増大を実現するために、ゲート周辺部をより大きくしたトランジスタが開発されている。トランジスタの有効なゲート周辺部を大きくするための１つの技法は、単位セル構成において並列に接続されている複数のトランジスタ・セルを提供することである。例えば、高出力トランジスタは、図１に示すように、それぞれの細長いソース・コンタクト及びドレイン・コンタクトの間に並列に延在する、複数のゲート・フィンガを含み得る。
特に、図１は、半導体基板２０上にゲート・パッド１２とドレイン・パッド３２とを含む、従来の半導体トランジスタ・デバイス１０の金属配置を示す。図１はデバイスの平面図である（すなわち、デバイスを上方から見下ろしている）。図１に示すように、従来の半導体トランジスタ・デバイス１０では、ゲート・パッド１２は、ゲート・バス１４によって、第１の方向（例えば図１に示すＹ方向）に沿って互いから離間されて第２の方向（例えば図１に示すＸ方向）に延在する、複数の平行なゲート・フィンガ１６に接続される。ドレイン・パッド３２は、ドレイン・バス３４を介して、複数のドレイン・コンタクト３６に接続される。更に、ソース・コンタクト２６はまた、半導体トランジスタ・デバイス１０上にも位置付けられ得る。各ゲート・フィンガ１６がＸ方向に沿って、隣り合うソース・コンタクト２６及びドレイン・コンタクト３６の対の間に延びている。半導体トランジスタ・デバイス１０の単位セルがボックス４０に示されており、これには隣り合うソース・コンタクト２６及びドレイン・コンタクト３６の間に延在するゲート・フィンガ１６が含まれている。「ゲート長さ」はＹ方向のゲートの金属被覆の距離を指し、一方「ゲート幅」は、Ｘ方向にソース・コンタクト及びドレイン・コンタクト２６、３６が重なり合う距離である。すなわち、ゲート・フィンガ１６の「幅」とは、ゲート・フィンガの１６の、隣り合うソース・コンタクト２６／ドレイン・コンタクト３６と平行に延びる寸法（Ｘ方向に沿った距離）を指す。デバイスのゲート周辺部とは、半導体トランジスタ・デバイス１０の各ゲート・フィンガ１６のゲート幅の合計を指す。
単位セルを追加することに加えて、マルチ・セル・トランジスタ・デバイスのゲート周辺部は、ゲート・フィンガの幅を大きく（すなわちＸ方向により長く）することによって、大きくすることができる。しかしながら、デバイスのゲート・フィンガの幅が大きくなるにつれ、デバイスの高周波数性能に悪影響が及ぶ可能性がある。更に、ゲート・フィンガの幅を大きくすることは通常、ゲート・フィンガが、ゲート・フィンガの金属被覆の電気移動を生じさせる可能性のある大きな電流レベルに対処せねばならないことを意味する。
Ｐ．Ｈ．Ａａｅｎ、Ｊ．Ａ．Ｐｌａ、Ｊ．Ｗｏｏｄ、「Ｍｏｄｅｌｉｎｇ ａｎｄ Ｃｈａｒａｃｔｅｒｉｚａｔｉｏｎ ｏｆ ＲＦ ａｎｄ Ｍｉｃｒｏｗａｖｅ Ｐｏｗｅｒ ＦＥＴｓ」 Ｃａｍｂｒｉｄｇｅ Ｕｎｉｖｅｒｓｉｔｙ Ｐｒｅｓｓ、２００７年 Ｓ．Ｃ．Ｃｒｉｐｐｓ、「ＲＦ Ｐｏｗｅｒ Ａｍｐｌｉｆｉｅｒｓ ｆｏｒ Ｗｉｒｅｌｅｓｓ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ」、Ａｒｔｅｃｈ Ｈｏｕｓｅ、２００６年
本発明のいくつかの実施例によれば、半導体構造と、半導体構造上で第１の方向に延在するゲート・フィンガと、第１の方向に延在し且つゲート相互接続部の内側位置においてゲート信号に結合されるように構成されている、ゲート相互接続部と、を含み、ゲート相互接続部はゲート相互接続部の内側位置からずらした位置においてゲート・フィンガに接続されている、トランジスタ・デバイス、が提供される。
いくつかの実施例では、ゲート・フィンガは、ゲート・フィンガの両縁部に縁部部分を備え、縁部部分同士の間には中央部分があり、ゲート相互接続部は複数の導電ビアを介して、ゲート・フィンガの縁部部分に接続される。
いくつかの実施例では、ゲート・フィンガは、ゲート・フィンガの中央部分に接続されている導電ビアを有さない。
いくつかの実施例では、縁部部分は、ゲート・フィンガの両縁部のそれぞれから、ゲート・フィンガの第１の方向の幅の３分の１以内にある。
いくつかの実施例では、ゲート相互接続部は、ゲート・フィンガの第１の縁部と隣り合うゲート・フィンガ上の第１の場所において、及び、ゲート・フィンガの第２の縁部と隣り合うゲート・フィンガ上の第２の場所において、ゲート・フィンガに接続される。
いくつかの実施例では、デバイスは、半導体構造上で第１の方向に延在するゲート・ランナを更に含み、ゲート相互接続部は第１の端部と第２の端部とを有し、ゲート相互接続部は、ゲート相互接続部の第１の端部及び第２の端部から離れているゲート相互接続部の内側位置においてゲート・ランナに接続されている。
いくつかの実施例では、ゲート・フィンガは、半導体構造よりも上方の第１のレベルで半導体構造上に延在し、ゲート相互接続部は、半導体構造よりも上方の第１のレベルよりも高い第２のレベルで半導体構造上に延在し、ゲート・ランナは、半導体構造よりも上方の第２のレベルと同じかそれよりも高い第３のレベルで半導体構造上に延在する。
いくつかの実施例では、ゲート・フィンガは第１のセグメントと第２のセグメントとを備え、第１のセグメントと第２のセグメントの間には間隙がある。
いくつかの実施例では、デバイスは、半導体構造上で第１の方向に延在するドレイン・フィンガと、第１の方向に延在し且つドレイン相互接続部の内側位置においてドレイン信号に結合されるように構成されている、ドレイン相互接続部と、を更に含み、ドレイン相互接続部は複数の導電ビアによってドレイン・フィンガに接続されている。
いくつかの実施例では、ゲート相互接続部の内側位置からずらした位置は、ゲート相互接続部の内側位置から第１のずれの量だけずらされており、且つ、ゲート・フィンガの縁部から第２のずれの量だけずらされており、第１のずれの量は第２のずれの量よりも大きい。
本発明のいくつかの実施例によれば、半導体構造と、半導体構造上で第１の方向に延在するドレイン・フィンガと、第１の方向に延在し且つドレイン相互接続部の内側位置においてドレイン信号に結合されるように構成されている、ドレイン相互接続部と、を含み、ドレイン相互接続部は、ドレイン相互接続部の内側位置からずらした位置においてドレイン・フィンガに接続されている、トランジスタ・デバイス、が提供される。
いくつかの実施例では、ドレイン・フィンガは、ドレイン・フィンガの両縁部に縁部部分を備え、縁部部分同士の間には中央部分があり、ドレイン相互接続部は、複数の導電ビアを介してドレイン・フィンガの縁部部分に接続されている。
いくつかの実施例では、ドレイン・フィンガは、ドレイン・フィンガの中央部分に接続されている導電ビアを有さない。
いくつかの実施例では、縁部部分は、ドレイン・フィンガの両縁部のそれぞれから、ドレイン・フィンガの第１の方向の幅の３分の１以内にある。
いくつかの実施例では、ドレイン相互接続部は、ドレイン・フィンガの第１の縁部と隣り合うドレイン・フィンガ上の第１の場所において、及び、ドレイン・フィンガの第２の縁部と隣り合うドレイン・フィンガ上の第２の場所において、ドレイン・フィンガに接続される。
いくつかの実施例では、デバイスは、半導体構造上で第１の方向に延在するドレイン・ランナを更に含み、ドレイン相互接続部は第１の端部と第２の端部とを有し、ドレイン相互接続部は、ドレイン相互接続部の第１の端部及び第２の端部から離れているドレイン相互接続部の内側位置においてドレイン・ランナに接続されている。
いくつかの実施例では、ドレイン・フィンガは、半導体構造よりも上方の第１のレベルで半導体構造上に延在し、ドレイン相互接続部は、半導体構造よりも上方の第１のレベルよりも高い第２のレベルで半導体構造上に延在し、ドレイン・ランナは、半導体構造よりも上方の第２のレベルと同じかそれよりも高い第３のレベルで半導体構造上に延在する。
いくつかの実施例では、デバイスは、半導体構造上で第１の方向に延在するゲート・フィンガと、第１の方向に延在し且つゲート相互接続部の内側位置においてゲート信号に結合されるように構成されている、ゲート相互接続部と、を更に含み、ゲート相互接続部は複数の導電ビアによってゲート・フィンガに接続されている。
いくつかの実施例では、ドレイン相互接続部の内側位置からずらされている位置は、ドレイン相互接続部の内側位置から第１のずれの量だけずらされており、且つ、ドレイン・フィンガの縁部から第２のずれの量だけずらされており、第１のずれの量は第２のずれの量よりも大きい。
本発明のいくつかの実施例によれば、半導体構造と、複数のゲート・フィンガと、半導体構造上に交互に配置されており各々が第１の方向に延在する、複数のドレイン・フィンガと、を含むトランジスタ・デバイスが提供される。複数のゲート・フィンガのうちのあるゲート・フィンガ及び複数のドレイン・フィンガのうちのあるドレイン・フィンガは、その両縁部にそれぞれの縁部部分を備え、それぞれの縁部部分同士の間には中央部分があり、ゲート・フィンガ又はドレイン・フィンガの一方は、そのそれぞれの縁部部分に接続されている複数の導電ビアを有し、且つ、中央部分に接続されている導電ビアを有さず、ゲート・フィンガ又はドレイン・フィンガの他方は、その中央部分に接続されている少なくとも１つの導電ビアを有する。
いくつかの実施例では、それぞれの縁部部分は、ゲート・フィンガ又はドレイン・フィンガの両縁部から、ゲート・フィンガ又はドレイン・フィンガの第１の方向の幅の３分の１以内にある。
いくつかの実施例では、デバイスは、半導体構造上にある複数のゲート相互接続部であって、そのそれぞれ１つが複数のゲート・フィンガのそれぞれ１つに結合されている、複数のゲート相互接続部と、半導体構造上に延在する複数のゲート・ランナと、を更に含む。複数のゲート相互接続部の各々は第１の端部と第２の端部とを有し、ゲート相互接続部のうちの少なくとも１つは、ゲート相互接続部のうちの少なくとも１つの第１の端部及び第２の端部から離れている、ゲート相互接続部のうちの少なくとも１つの内側位置において、ゲート・ランナのうちの１つに接続されている。
いくつかの実施例では、デバイスは、半導体構造上に交互に配置されている複数のソース領域及び複数のドレイン領域を更に含み、複数のゲート・フィンガのそれぞれ１つは、ソース領域及びドレイン領域のうちの隣り合うものの間に延在し、ゲート・ランナのうちの少なくとも１つはソース領域のうちの１つの上に延在する。
いくつかの実施例では、ゲート・ランナのうちの少なくとも１つは第１の方向に延在し、第１の方向と交差する第２の方向におけるゲート・ランナのうちの少なくとも１つの第１の寸法は、第２の方向におけるゲート相互接続部のうちの少なくとも１つの第２の寸法よりも大きい。
本発明のいくつかの実施例によれば、半導体構造と、半導体構造よりも上方の第１のレベルに延在する複数のゲート・フィンガと、半導体構造よりも上方の第２のレベルに延在する複数のドレイン・フィンガと、半導体構造よりも上方の第１のレベルよりも高い第３のレベルにある、半導体構造上にある複数のゲート相互接続部であって、そのそれぞれ１つがその内側位置においてゲート信号を受け取るように構成されている、ゲート相互接続部と、半導体構造よりも上方の第１のレベルよりも高い第４のレベルにある、半導体構造上にある複数のドレイン相互接続部であって、そのそれぞれ１つがその内側位置においてドレイン信号を出力するように構成されている、ドレイン相互接続部と、を含み、ゲート相互接続部のうちの少なくとも１つが、ゲート・フィンガの両端部において複数のゲート・フィンガのそれぞれのゲート・フィンガに接続されているか、又は、ドレイン相互接続部のうちの少なくとも１つが、ドレイン・フィンガの両端部において複数のドレイン・フィンガのそれぞれのドレイン・フィンガに接続されている、トランジスタ・デバイス、が提供される。
本発明のいくつかの実施例によれば、半導体構造と、半導体構造上で第１の方向に延在する複数のゲート・フィンガと、半導体構造上で第１の方向に延在する第１の端部及び第２の端部を各々有する複数のゲート相互接続部であって、各々が複数の第１の導電ビアによってそれぞれのゲート・フィンガに接続される、複数のゲート相互接続部と、半導体構造上で第１の方向に延在する複数のゲート・ランナと、を含むトランジスタ・デバイスが提供される。ゲート相互接続部のうちの少なくとも１つは、少なくとも１つのゲート相互接続部の第１の端部及び第２の端部から離れている、少なくとも１つのゲート相互接続部の内側位置に位置付けられている第２の導電ビアによって、ゲート・ランナのうちの１つに接続されている。
いくつかの実施例では、ゲート・フィンガのそれぞれ１つは、トランジスタ・デバイス用のゲート電極として機能するように構成され得る。
いくつかの実施例では、ゲート・フィンガは、半導体構造よりも上方の第１のレベルで半導体構造上に延在してもよく、ゲート相互接続部は、半導体構造よりも上方の第１のレベルよりも高い第２のレベルで半導体構造上に延在してもよく、ゲート・ランナは、半導体構造よりも上方の第２のレベルよりも高い第３のレベルで半導体構造上に延在してもよい。
いくつかの実施例では、少なくとも１つのゲート相互接続部の内側位置は、少なくとも１つのゲート相互接続部の第１の端部と第２の端部との間の距離の３分の１と３分の２との間にあってもよい。いくつかの実施例では、少なくとも１つのゲート相互接続部の内側位置は、少なくとも１つのゲート相互接続部の第１の端部と第２の端部との間の半分の地点にあってもよい。
いくつかの実施例では、ゲート・フィンガのうちの第１のものは第１のセグメントと第２のセグメントとを含んでもよく、第１のセグメントと第２のセグメントの間には間隙がある。そのような実施例では、少なくとも１つのゲート相互接続部の内側位置は、間隙と垂直方向に重なり合っている。
いくつかの実施例では、トランジスタ・デバイスは半導体構造上に、ゲート・ランナに接続されているゲート・マニホールドを更に含み得る。ゲート・マニホールドは、半導体構造上で第１の方向と交差する第２の方向に延在し得る。
いくつかの実施例では、ゲート・ランナは第１のゲート・ランナであってもよく、各第１のゲート・ランナは第３の端部と第４の端部とを有し、内側位置は第１の内側位置であってもよく、トランジスタ・デバイスは、半導体構造上で第１の方向に延在する、複数の第２のゲート・ランナを更に含んでもよい。そのような実施例では、少なくとも１つの第２のゲート・ランナは、第３の導電ビアによって第１のゲート・ランナに接続されてもよく、第３の導電ビアは、第１のゲート・ランナの第３の端部及び第４の端部から離れていてもよい、第１のゲート・ランナの第２の内側位置において、第１のゲート・ランナに接続されている。ゲート・マニホールドは、第２のゲート・ランナのそれぞれ１つを介して、第１のゲート・ランナに接続されてもよい。
いくつかの実施例では、内側位置は第１の内側位置であってもよく、トランジスタ・デバイスは、半導体構造上で第１の方向に延在する複数のドレイン・フィンガと、半導体構造上で第１の方向に延在する第３の端部及び第４の端部を各々有する複数のドレイン相互接続部であって、各々が複数の第３の導電ビアによってそれぞれのドレイン・フィンガに接続されている、複数のドレイン相互接続部と、半導体構造上で第１の方向に延在する複数のドレイン・ランナと、を更に含んでもよい。少なくとも１つのドレイン相互接続部の第３の端部及び第４の端部から離れている、少なくとも１つのドレイン相互接続部の第２の内側位置は、第４の導電ビアによってドレイン・ランナに接続されてもよく、ドレイン・マニホールドが半導体構造上に提供されて、複数のドレイン・ランナに接続されてもよい。
本発明の更なる実施例によれば、半導体構造と、半導体構造上に交互に配置されている複数のソース領域及び複数のドレイン領域と、半導体構造よりも上方の第１のレベルでソース領域及びドレイン領域の隣り合うものの間にそれぞれ延在する、複数のゲート・フィンガと、半導体構造よりも上方の第１のレベルよりも高い第２のレベルにある、半導体構造上にある複数のゲート相互接続部であって、各々が複数の第１の導電ビアによってそれぞれのゲート・フィンガに接続されている、複数のゲート相互接続部と、半導体構造よりも上方の第２のレベルよりも高い第３のレベルにある、半導体構造上にある複数のゲート・ランナと、を含むトランジスタ・デバイスが提供される。ゲート・ランナのうちの少なくとも１つは、第２の導電ビアによってゲート相互接続部のうちの少なくとも１つに接続されており、第２の導電ビアは、隣り合うソース領域と重なり合う、ゲート相互接続部のうちの少なくとも１つにおける第１の内側位置において、ゲート相互接続部のうちの少なくとも１つに接続している。
いくつかの実施例では、第１の内側位置は、ゲート相互接続部のうちの少なくとも１つの第１の端部と第２の端部との間の距離の３分の１と３分の２との間にあってもよい。
いくつかの実施例では、トランジスタ・デバイスは半導体構造上に、ゲート・ランナに接続されているゲート・マニホールドを更に含んでもよく、複数のゲート・ランナは第１のゲート・ランナであってもよく、各第１のゲート・ランナは第３の端部と第４の端部とを有する。いくつかのそのような実施例では、トランジスタ・デバイスは、半導体構造上に延在する複数の第２のゲート・ランナを更に有してもよく、第２のゲート・ランナは、第３の導電ビアによって第１のゲート・ランナのうちの少なくとも１つに接続されてもよく、第３の導電ビアは、第１のゲート・ランナのうちの少なくとも１つの第３の端部及び第４の端部から離れている、第１のゲート・ランナのうちの少なくとも１つの第２の内側位置において、第１のゲート・ランナのうちの少なくとも１つに接続されている。ゲート・マニホールドは、複数の第２のゲート・ランナのそれぞれ１つを介して、複数の第１のゲート・ランナに接続され得る。
いくつかの実施例では、ゲート・ランナのうちの少なくとも１つの幅は、ゲート相互接続部のうちの少なくとも１つの幅よりも大きくできる。
いくつかの実施例では、トランジスタ・デバイスは、複数のドレイン領域のそれぞれの上にある複数のドレイン・フィンガと、半導体構造上にある複数のドレイン相互接続部であって、各々が複数の第３の導電ビアによってそれぞれのドレイン・フィンガに接続されている、複数のドレイン相互接続部と、半導体構造上にある複数のドレイン・ランナであって、ドレイン・ランナのうちの少なくとも１つは、隣り合うソース領域と重なり合うドレイン相互接続部のうちの少なくとも１つにおける第２の内側位置において、ドレイン相互接続部のうちの少なくとも１つに接続している第４の導電ビアによって、ドレイン相互接続部のうちの少なくとも１つに接続されている、ドレイン・ランナと、半導体構造上にあり且つドレイン・ランナに接続されているドレイン・マニホールドと、を更に含んでもよい。いくつかの実施例では、ゲート・ランナは、半導体構造よりも上方のドレイン・ランナのうちの少なくとも１つとは異なるレベルにあってもよい。
本発明の更に別の実施例によれば、半導体構造と、半導体構造上に延在する複数のゲート・フィンガと、半導体構造上にある複数のゲート相互接続部であって、各々がゲート・フィンガのそれぞれ１つに電気的に結合されている、複数のゲート相互接続部であって、各ゲート相互接続部は第１の端部及び第２の端部とを有する、複数のゲート相互接続部と、半導体構造上にある複数のゲート・ランナと、を含み、ゲート・ランナのうちの少なくとも１つは、導電ビアによってゲート相互接続部のうちの少なくとも１つに接続されており、導電ビアを介してゲート相互接続部のうちの少なくとも１つの第１の端部において受け取られた電流は、導電ビアを介してゲート相互接続部のうちの少なくとも１つの第２の端部において受け取られた電流との位相差が１度未満である。
いくつかの実施例では、ゲート・ランナ及びゲート相互接続部は第１の方向に延在してもよく、第１の方向と交差する第２の方向におけるゲート・ランナのうちの少なくとも１つの第１の寸法は、第２の方向におけるゲート相互接続部のうちの少なくとも１つの第２の寸法を上回ってもよい。
いくつかの実施例では、導電ビアは、ゲート相互接続部のうちの少なくとも１つの第１の端部と第２の端部との間の距離の３分の１と３分の２との間にある、ゲート相互接続部のうちの少なくとも１つの内側位置に接続され得る。
いくつかの実施例では、ゲート・フィンガのうちの第１のものは第１のセグメントと第２のセグメントとを備えてもよく、第１のセグメントと第２のセグメントの間には間隙がある。
添付の図面は、本発明の更なる理解を提供するために収録されており、本願に組み込まれてその一部を構成するもので、本発明の特定の実施例を示している。
従来のマルチ・セル・トランジスタの金属配置の平面図である。 ゲート・ランナ及びドレイン・ランナを利用するマルチ・セル・トランジスタの実施例を示す平面図である。 線Ａ−Ａ’に沿って取られた図２Ａの断面図である。 線Ｂ−Ｂ’に沿って取られた図２Ａの断面図である。 従来の横方向拡散金属酸化膜半導体（ＬＤＭＯＳ）トランジスタ・デバイスの単位セルの断面図である。 底部ソース端子を利用する従来のＬＤＭＯＳトランジスタ・デバイスの単位セルの断面図である。 従来の高電子移動度トランジスタ（ＨＥＭＴ）セルの断面図である。 ゲート・フィンガの数を増やしたトランジスタ・デバイスを示す平面図である。 ゲート・フィンガの幅を大きくしたトランジスタ・デバイスを示す平面図である。 線Ａ−Ａ’に沿って取られた図５Ａの断面図である。 線Ｂ−Ｂ’に沿って取られた図５Ａの断面図である。 本発明のいくつかの実施例に係る、ゲート・フィンガの幅を大きくしたトランジスタ・デバイスを示す平面図である。 本発明のいくつかの実施例に係る、線Ａ−Ａ’に沿って取られた図６Ａの断面図である。 本発明のいくつかの実施例に係る、線Ｂ−Ｂ’に沿って取られた図６Ａの断面図である。 図６Ａの線Ａ−Ａ’に沿って取られた本発明の追加の実施例を示す図である。 図６Ａの線Ａ−Ａ’に沿って取られた本発明の追加の実施例を示す図である。 従来のゲート・フィンガ構成と本発明の実施例に係るゲート・フィンガ構成の比較を示す図である。 従来のゲート・フィンガ構成と本発明の実施例に係るゲート・フィンガ構成の比較を示す図である。 本発明のいくつかの実施例に係る、複数のゲート・ランナが利用されるトランジスタ・デバイスを示す断面図である。 ゲート・フィンガ及びドレイン・フィンガが介在する相互接続部を用いずに内側の場所において供給を受けるトランジスタ・デバイスを示す平面図である。 本発明のいくつかの実施例に係る、線Ａ−Ａ’に沿って取られた図１２Ａの断面図である。 本発明のいくつかの実施例に係る、線Ｂ−Ｂ’に沿って取られた図１２Ａの断面図である。 ゲート・ランナがソース領域を覆うように延在するトランジスタ・デバイスを示す平面図である。 本発明のいくつかの実施例に係る、線Ｃ−Ｃ’に沿って取られた図１３Ａの断面図である。 本発明の追加の実施例に係る、同じく線Ｃ−Ｃ’に沿って取られた図１３Ａの断面図である。 本発明のいくつかの実施例に係る導電ビアの追加の構成を示す、線Ａ−Ａ’に沿って取られた図６Ａの断面図である。 本発明のいくつかの実施例に係る、線Ｂ−Ｂ’に沿って取られた図６Ａの断面図である。 図１４Ａの実施例の追加の実例を示す図である。 図１４Ａの実施例の追加の実例を示す図である。 本発明のいくつかの実施例に係る導電ビアの追加の構成を示す、線Ａ−Ａ’に沿って取られた図６Ａの断面図である。 本発明のいくつかの実施例に係る、線Ｂ−Ｂ’に沿って取られた図６Ａの断面図である。 図１５Ａの実施例の追加の実例を示す図である。 図１５Ａの実施例の追加の実例を示す図である。 ゲート・ランナがソース領域を覆うように延在する、エッジ供給（ｅｄｇｅ−ｆｅｄ）ゲート・フィンガを組み込んだトランジスタ・デバイスを示す平面図である。 本発明のいくつかの実施例に係る、線Ｄ−Ｄ’に沿って取られた図１６Ａの断面図である。 本発明の追加の実施例に係る、同じく線Ｄ−Ｄ’に沿って取られた図１６Ａの断面図である。 ゲート・ランナ及びゲート相互接続部の両方が、ゲート・フィンガと隣り合っている半導体構造のエリアを覆うように延在する実施例を示す。 本発明の実施例に係る、線Ｄ−Ｄ’に沿って取られた図１７Ａの断面図である。
本発明概念の実施例について、本発明の実施例を示す添付の図面を参照して、以下でより十分に記載する。ただし本発明概念は、多くの異なる形態で具現化されてもよく、本明細書に明記する実施例に限定されるものと解釈するべきではない。そうではなく、これらの実施例は、本開示が周到且つ完全となり、本発明概念の範囲が当業者に十分に伝わるように提供されている。全体を通して、同様の数字は同様の要素を指している。
本発明概念の実施例は、大きい有効ゲート幅を有するマルチ・セル・トランジスタ・デバイスを提供する。ゲート信号を、ゲート相互接続部の内側位置、例えばゲート相互接続部の中間点において、ゲート・フィンガに供給することによって、ゲート信号が長いゲート・フィンガの全長にわたって伝播することに起因して生じ得る大きい位相差を、低減及び／又は回避することができる。いくつかの実施例によれば、ゲート相互接続部の上方にゲート・ランナを追加し、導電ビアによってゲート・ランナをゲート相互接続部における内側位置に結合することによって、マルチ・セル・トランジスタ・デバイスのより大きいゲート幅に対処することができる。ゲート相互接続部の内側位置へのゲート・ランナの接続部は、ゲート・フィンガを複数のセグメントへと分割する役割を果たし得る。ゲート信号はこの場合、ゲート相互接続部の内側位置からゲート相互接続部の端部へと移動してゲート・フィンガに提供され得、このとき結果的な伝播したゲート信号には、位相差がほとんど又は全く生じない。
ゲート・フィンガをセグメントへと実質上分割し、ゲート信号をゲート・ランナによってゲート・フィンガ・セグメントの各々に分配することによって、従来のデバイスと比較してトランジスタの利得性能が向上し得る。
本発明の態様によれば、ゲート信号がゲート相互接続部の内部部分に供給され、ゲート相互接続部が、ゲート信号がゲート相互接続部に供給される場所からずらされているゲート・フィンガ・セグメントのそれぞれ１つに結合されている場合に、追加の利益が達成され得る。いくつかの実施例では、ゲート信号は、ゲート・フィンガ・セグメントの縁部と隣り合う位置において、又はこの縁部から少しずらした位置において、ゲート・フィンガ・セグメントのそれぞれ１つに供給される。ゲート信号をゲート・フィンガ・セグメントにゲート・フィンガ・セグメントの縁部で又はその近くで供給することによって、個々のセグメントが電気的に並列に配線されているかのように動作することが可能になる。
この実施例によれば、ドレイン・フィンガに提供される信号は、内側の場所において引き続き提供され得る。本明細書においてこの後検討するように、ゲート・フィンガ・セグメントの縁部にゲート信号を提供すると、ゲート信号とドレイン信号との間の位相関係の改善によって、トランジスタ・デバイスから結果的に出力される信号を改善できる。
例えば、直列に整列させたゲート・フィンガの２つの部分に、２つの両縁部において供給を行い、これらを並列に整列されているかのように振る舞わせることができる。同時に、ドレインには内側位置において供給を行うことができる。この構成は、トランジスタの長い各フィンガを、フィンガの数を２倍にすることなく１対の短いフィンガとして並列に動作させることができるという点で、利点をもたらし得る。この場合、より低いゲート抵抗という利益は維持され、より高い利得が得られると同時に、同じ高出力が得られる。更に、エッジ供給ゲート・フィンガとセンタ供給（ｃｅｎｔｅｒ−ｆｅｄ）ドレイン・フィンガを組み合わせた構成はエネルギー伝播方向に従っており、電流加算が同位相で行われることを保証する。このことは、出力電力密度及び効率に関してより短いフィンガのＲＦ性能を保持するのに寄与することになる。
本発明の態様によれば、ドレイン相互接続部の内部部分にドレイン信号が供給され、ドレイン相互接続部は、ドレイン信号がドレイン相互接続部に供給される場所からずらされたドレイン・フィンガ・セグメントのそれぞれ１つに結合されている。いくつかの実施例では、ドレイン信号は、ドレイン・フィンガ・セグメントの縁部と隣り合う位置において、又はこの縁部から少しずらした位置において、ドレイン・フィンガ・セグメントのそれぞれ１つに供給される。ドレイン信号をドレイン・フィンガ・セグメントにドレイン・フィンガ・セグメントの縁部で又はその近くで供給することによって、個々のセグメントが電気的に並列に配線されているかのように動作することが可能になる。いくつかの実施例では、ゲート・セグメント及びドレイン・セグメントへの供給はそれぞれ、ドレイン相互接続部及びゲート相互接続部がそれぞれドレイン信号及びゲート信号を供給される内側位置からずらされた位置から行われる。
この結果、いくつかの実施例では、半導体構造と、半導体構造上で第１の方向に延在する複数のゲート・フィンガであって、それぞれのゲート・フィンガが、ゲート・フィンガの第１の縁部から第１の方向において反対側に第１の縁部及び第２の縁部を有する、複数のゲート・フィンガと、複数のゲート相互接続部であって、それぞれのゲート相互接続部は、それぞれのゲート・フィンガの第１の縁部と隣り合う第１の位置において及び第２の縁部と隣り合う第２の位置において、それぞれのゲート・フィンガに接続されており、それぞれのゲート相互接続部は、ゲート相互接続部の中央部分にある内側位置においてゲート信号を受け取るように構成されている、複数のゲート相互接続部と、を含む、トランジスタ、が提供される。
いくつかの実施例では、半導体構造と、半導体構造よりも上方の第１のレベルに延在する複数のゲート・フィンガと、半導体構造よりも上方の第２のレベルに延在する複数のドレイン・フィンガと、半導体構造よりも上方の第１のレベルよりも高い第３のレベルにある、半導体構造上にある複数のゲート相互接続部であって、そのそれぞれ１つがその内側位置においてゲート信号を受け取るように構成されている、ゲート相互接続部と、半導体構造よりも上方の第１のレベルよりも高い第４のレベルにある、半導体構造上にある複数のドレイン相互接続部であって、そのそれぞれ１つがその内側位置においてドレイン信号を出力するように構成されている、ドレイン相互接続部と、を含み、ゲート相互接続部のうちの少なくとも１つが、ゲート・フィンガの両端部において複数のゲート・フィンガのそれぞれのゲート・フィンガに接続されているか、又は、ドレイン相互接続部のうちの少なくとも１つが、ドレイン・フィンガの両端部において複数のドレイン・フィンガのそれぞれのドレイン・フィンガに接続されている、トランジスタ、が提供される。
いくつかの実施例では、半導体構造と、半導体構造上に交互に配置されており各々が第１の方向に延在する、複数のゲート・フィンガ及び複数のドレイン・フィンガと、を含む、トランジスタ、が提供される。複数のゲート・フィンガのうちのあるゲート・フィンガ及び複数のドレイン・フィンガのうちのあるドレイン・フィンガは、その両縁部にそれぞれの縁部部分を備え、縁部部分同士の間には中央部分があり、ゲート・フィンガ又はドレイン・フィンガの一方は、その縁部部分に接続されている複数の導電ビアを有し、且つ、中央部分に接続されている導電ビアを有さず、ゲート・フィンガ又はドレイン・フィンガの他方は、その中央部分に接続されている少なくとも１つの導電ビアを有する。
いくつかの実施例では、半導体構造と、半導体構造上で第１の方向に延在するゲート・フィンガと、第１の方向に延在し且つゲート相互接続部の内側位置においてゲート信号を受け取るように構成されている、ゲート相互接続部と、を含み、ゲート相互接続部は、内側位置から離れたゲート相互接続部の遠隔位置においてゲート・フィンガに接続されている、トランジスタ、が提供される。
ここで本発明の実施例ついて、図２Ａ〜図１１を参照して更に詳細に記載する。
「背景技術」の項で検討したように、トランジスタの有効なゲート周辺部を大きくするための１つの技法は、並列に接続されている複数の単位セル・トランジスタを提供することである。そのような複数の単位セル・トランジスタは、高周波数及び／又は高出力に関与する用途で使用され得る。例えば、基地局は、セルの有効範囲にとって必要な高い出力電力を生成するために、信号増幅の最終段においてＲＦ電力増幅器を使用する場合がある。これらＲＦ電力増幅器並びに類似の用途において重要な要素は、増幅機構を実現する単位セル・トランジスタである。
図２Ａは、ゲート・ランナ及びドレイン・ランナを利用するマルチ・セル・トランジスタの実施例を示す平面図である。図２Ｂは、線Ａ−Ａ’に沿って取られた図２Ａの断面図である。図２Ｃは、線Ｂ−Ｂ’に沿って取られた図２Ａの断面図である。
最初に図２Ａを参照すると、複数のトランジスタ・セル２００を含むトランジスタ・デバイス１００が示されている。トランジスタ・セル２００の作用領域は、ゲート・フィンガ２１０と、ドレイン・フィンガ２１５と、ソース・コンタクト２０５とを含み得る。増幅中、ドレイン・フィンガ２１５とソース・コンタクト２０５との間を電流が流れ、電流の量はゲート・フィンガ２１０に適用される電圧信号によって調整される。
図２Ｂに示すように、ゲート・フィンガ２１０を介してトランジスタ・セル２００にゲート信号が提供され得る。ゲート・フィンガ２１０は、トランジスタ・セル２００のゲート領域に電気的に結合され得る。同様に、図２Ｃに示すように、ドレイン・フィンガ２１５を介してトランジスタ・セル２００にドレイン信号が提供され得る。
ゲート・フィンガ２１０、ドレイン・フィンガ２１５、及びソース２０５が、トランジスタの実施例を包含している半導体構造１９０上に形成され得る。より具体的には、ドレイン・フィンガ２１５、ソース・コンタクト２０５、及びゲート・フィンガ２１０はそれぞれ、トランジスタ・セル２００の半導体実装のドレイン領域、ソース領域、及びゲート領域（例えばチャネル）に結合され得る。図２Ａのドレイン・フィンガ２１５、ソース・コンタクト２０５、及びゲート・フィンガ２１０が接続され得る半導体ベースのトランジスタ・セル２００の、複数の実施例が可能であることが、理解されるであろう。例えば、ドレイン・フィンガ２１５、ソース・コンタクト２０５、及びゲート・フィンガ２１０は、ＬＤＭＯＳ及び／又はＨＥＭＴトランジスタの実施例に結合され得るが、本発明はこれに限定されない。
例えば、図３Ａは線Ｃ−Ｃ’に沿って取られた図２Ａの断面図であり、トランジスタ・セル２００がＬＤＭＯＳトランジスタ・セルである、図２Ａのトランジスタ・セルの実装形態を示す。ＬＤＭＯＳ電界効果トランジスタ（ＦＥＴ）は、半導体構造１９０に形成されているソース領域１０５及びドレイン領域１１５を有する、３端子のトランジスタ・デバイスである。半導体構造１９０は、半導体基板１２１上に、（例えばｐ型導電性の）半導体基板１２１と、（例えばｎ型導電性の）ドリフト層１２３と、を含む。半導体基板は、例えば、サファイア、ダイヤモンド、窒化アルミニウム、窒化アルミニウムガリウム、窒化ガリウム、シリコン、炭化シリコン、ＧａＡｓ、ＬＧＯ、ＺｎＯ、ＬＡＯ、ＩｎＰなどを含む、半導体基板及び非半導体基板を含み得る。ＬＤＭＯＳトランジスタ・セル２００は、ソース領域１０５とドレイン領域１１５と提供する、ドープされたウェル領域を含み得る。ＬＤＭＯＳトランジスタ・セル２００のソース領域１０５、ドレイン領域１１５、及びゲート領域１１０は、ＬＤＭＯＳトランジスタ・セル２００の動作用のコンタクトに結合され得る。例えば、ゲート領域１１０は、図２Ａに示されているゲート・フィンガ２１０に電気的に結合され得る。同様に、ドレイン領域１１５は、図２Ａに示されているドレイン・フィンガ２１５に電気的に結合され得る。
ゲート領域１１０は、絶縁体層１２９（例えばＳｉＯ２）によって導電チャネルから隔離されている。ソース領域１０５に対して正になる電圧をゲート領域１１０に印加すると、ソース領域１０５とドレイン領域１１５との間に反転層（例えばチャネル）が形成されることによって、ドレイン領域１１５とソース領域１０５との間を流れる電流が提供され得る。ＬＤＭＯＳ ＦＥＴは「エンハンスメント・モード」で動作することができるが、これは、印加される正のゲート電圧によってｐウェルにまたがるチャネルが強化されるまでは、ドレイン−ソース電流が流れない場合のあることを意味する。
図３Ａは、ＬＤＭＯＳトランジスタ・セル２００のソース領域１０５の上面にコンタクトが接続されているＬＤＭＯＳを示しているが、他の実施例が可能であることが理解されよう。例えば、いくつかの実施例では、ソース領域１０５をＬＤＭＯＳデバイスの底面上のコンタクトに接続するための、ビア又は他の接続領域が提供され得る。例えば、図３Ｂは、底部ソース・コンタクト２０５を利用する従来のＬＤＭＯＳトランジスタ・セル２００の断面図である。図３Ｂに示すように、横方向に拡散させた低抵抗のｐ＋「シンカ（ｓｉｎｋｅｒ）」１２７によって、ソース領域１０５を基板１２１及びソース・コンタクト２０５に接続することができる。図３ＢのＬＤＭＯＳデバイスが図２Ａに示すもののような並列トランジスタ構成と共に使用される場合は、デバイスの頂面にはソース・フィンガ及び／又は他のソース・コンタクトは必要ない場合がある。いくつかの実施例では、ゲート・フィンガ２１０及び／又はドレイン・フィンガ２１５と同様のソース・フィンガが提供され得る。
図３Ｃは線Ｃ−Ｃ’に沿って取られた図２Ａの断面図であり、トランジスタ・セル２００がＨＥＭＴトランジスタ・セルである、図２Ａのトランジスタ・セル２００の実装形態を示す。図３Ｃに示すように、ＨＥＭＴトランジスタ・セル２００は、例えば４Ｈ−ＳｉＣ又は６Ｈ−ＳｉＣを含み得る基板１２２を含む、半導体構造１９０を含み得る。基板材料として炭化シリコンが使用され得るが、本発明の実施例は、サファイア、ダイヤモンド、窒化アルミニウム、窒化アルミニウムガリウム、窒化ガリウム、シリコン、ＧａＡｓ、ＬＧＯ、ＺｎＯ、ＬＡＯ、ＩｎＰなどの、任意の好適な基板を利用してもよい。基板１２２上にはエピタキシャル構造が形成される。エピタキシャル構造は、基板１２２上に形成されているチャネル層１２４と、チャネル層１２４上に形成されているバリア層１２６と、を含み得る。チャネル層１２４及びバリア層１２６はＩＩＩ族窒化物系材料を含んでもよく、バリア層１２６の材料はチャネル層１２４の材料よりも大きいバンドギャップを有する。例えば、チャネル層１２４はＧａＮを含んでもよく、一方、バリア層１２６はＡｌＧａＮを含んでもよい。チャネル層１２４及びバリア層１２６は単一層構造として示されているが、チャネル層１２４及び／又はバリア層１２６のいずれか又は両方を多層構造として実装してもよいことが、諒解されるであろう。基板１２２上に提供されるエピタキシャル構造の一部として、例えばバッファ層、歪み調整層、移行層などといった追加の層も含まれてよいこともまた、諒解されるであろう。
バリア層１２６とチャネル層１２４との間のバンドギャップの違い、及びバリア層１２６とチャネル層１２４との間の境界面における圧電効果に起因して、チャネル層１２４におけるチャネル層１２４とバリア層１２６との間の接合部で、二次元電子ガス（２ＤＥＧ）が誘起される。２ＤＥＧは、ソース・コンタクト・セグメント２０５及びドレイン・フィンガ２１５の下方にそれぞれあるデバイスのソース領域とドレイン領域との間の導通を可能にする、高導電性層として機能する。ソース・コンタクト・セグメント２０５及びドレイン・フィンガ２１５は、バリア層１２６上に形成される。バリア層１２６上には、ドレイン・フィンガ２１５とソース・コンタクト・セグメント２０５との間に、ゲート・フィンガ２１０が形成される。
図３Ａ、図３Ｂ、及び図３ＣのＬＤＭＯＳデバイス及びＨＥＭＴデバイスは、トランジスタ・セル２００の可能な構成の実例として挙げられている。ただし、本明細書に記載する実施例の範囲から逸脱することなく、本発明と共に他のトランジスタ・セル構成を利用してもよいことが理解されよう。例えば、ゲート・フィンガ及び／又はドレイン・フィンガを使用して他のトランジスタ・セルと組合せ可能なトランジスタ・セル２００の任意の構成が、本明細書に記載する実施例から利益を受ける場合がある。したがって、本発明はＨＥＭＴ及びＬＤＭＯＳトランジスタ・セルに限定されない。本明細書で使用する場合、用語「半導体構造」は、図２Ａのゲート・フィンガ２１０及びドレイン・フィンガ２１５が接続され得るトランジスタ・セル構成（例えば、図３Ａ、図３Ｂ、及び図３Ｃに示すＬＤＭＯＳ及びＨＥＭＴの実例など）を指すように使用されることになる。
図２Ａ、図２Ｂ、及び図２Ｃを再び参照すると、ゲート・フィンガ２１０は、複数の第１の導電ゲート・ビア２２８によって、ゲート・ランナ２２５に結合され得る。いくつかの実施例では、ゲート・ランナ２２５は、半導体構造よりも上方のゲート・フィンガ２１０よりも高いレベルにあり得る。ゲート・ランナ２２５は、第２の導電ゲート・ビア２２７によって、ゲート・パッド２２１に更に接続され得る。ゲート・パッド２２１は、ゲート・マニホールド２２０に更に接続され得る。ゲート・マニホールド２２０は、複数のトランジスタ・セル２００にゲート信号を提供し得る。
ドレイン・フィンガ２１５は、複数の第１の導電ドレイン・ビア２３８によって、ドレイン・ランナ２３５に結合され得る。いくつかの実施例では、ドレイン・ランナ２３５は、半導体構造１９０よりも上方のドレイン・フィンガ２１５よりも高いレベルにあり得る。ドレイン・ランナ２３５は、第２の導電ドレイン・ビア２３７によって、ドレイン・パッド２３１に更に接続され得る。ドレイン・パッド２３１は、ドレイン・マニホールド２４０に更に接続され得る。ドレイン・マニホールド２４０は、複数のトランジスタ・セル２００にドレイン信号を提供し得る。
トランジスタ・デバイス１００に提供される所与の固定されたドレイン・バイアス電圧に関して、出力電流の量はトランジスタ・デバイス１００の出力電力に影響を与え得る。出力電流は、図２Ａ〜図２Ｂに示すゲート・フィンガ幅（Ｗ）にゲート・フィンガ２１０の数を乗算したものである、ゲート周辺部の総計に一部基づく。
トランジスタ・デバイス１００においてより高い電力を生み出すために、より大きいゲート周辺部が使用され得る。このより高い電力出力は、ゲート・フィンガ２１０の数を増やすことによって、及び／又は、ゲート・フィンガ２１０の幅を大きくする（例えば、ゲート・フィンガ２１０をＸ方向に延ばす）ことによって、のいずれかで達成され得る。しかしながら、各解決法にはその限界がある。
例えば、ゲート・フィンガ２１０の数を増やすことによって、最終的なトランジスタ・ダイの（例えば図２ＡのＹ方向における）物理的な幅が大きくなる場合がある。物理的なトランジスタ・パッケージ及び／又は半導体処理装置はしたがって、デバイスに含まれ得るゲート・フィンガ２１０の最大数（又は代替として、デバイスがＹ方向に延在し得る最大範囲）に制約を課す場合がある。このことは、多数のゲート・フィンガ２１０を有するトランジスタ・デバイス１００の平面図である図４を参照して見て取ることができる。図４に見ることができるように、物理的なトランジスタ・パッケージ４０５のサイズは、トランジスタ・デバイス１００が表面に設置される基部４１０のサイズによって限定され得る。物理的なトランジスタ・パッケージ４０５はまた、ゲート・リード４１５及び／又はドレイン・リード４２０などのパッケージ・リードのサイズによっても影響され得る。
同じく図４に示されているように、トランジスタ・デバイス１００においてゲート・フィンガ２１０を数を増やして使用することのもう１つの潜在的なマイナス面は、ゲート・マニホールド２２０の長さに沿って生じ得る不均一な信号位相分布である。ゲート・フィンガの数を増やすことが信号位相分布及びデバイス性能に与える影響の大きさは、トランジスタ・デバイスの設計に依存し得る。所与のトランジスタ・デバイス１００は、中央部分４５０と端部部分４５５とを有し得る。ゲート・マニホールド２２０の長さが長くなるにつれ、例えばゲート・マニホールド２２０の（例えばＹ方向における）長さに沿ってゲート・フィンガ２１０に伝送される、ゲート信号などの信号において、位相差が生じ得る。いくつかの実施例では、ゲート信号はゲート・リード４１５から、主にゲート・マニホールド２２０の中央部分４５０において受け取られて、ゲート・マニホールド２２０の端部部分４５５に分配され得る。伝送長さの違いに起因して、端部部分４５５におけるゲート信号の位相は、中央部分４５０における位相と異なっている場合がある。これらの異なる領域において生成されるドレイン電流もしたがってまた、出力部において（例えばドレイン・リード４２０において）同位相で合計されず、合計出力電流の大きさを、及び結果的にトランジスタ・デバイス１００の出力電力を、低下させる場合がある。
トランジスタ・デバイス１００内のゲート・フィンガの数を増やすことに加えて、トランジスタ出力電力を大きくするための別の技法は、ゲート・フィンガ幅（Ｗ）を大きくすると共に、ソース・コンタクト及びドレイン・フィンガの幅をそれに対応させて大きくすることを含み得る。図５Ａは、ゲート・フィンガ５１０、ソース・コンタクト５０５、及びドレイン・フィンガ５１５の幅が大きくなっているトランジスタ・デバイス５００の実施例を示す平面図である。図５Ｂは、線Ａ−Ａ’に沿って取られた図５Ａの断面図である。図５Ｃは、線Ｂ−Ｂ’に沿って取られた図５Ａの断面図である。
図５Ａ〜図５Ｃのトランジスタ・デバイス５００は、図２Ａ〜図２Ｃのトランジスタ・デバイスと非常に似ている場合がある。ただし、トランジスタ・デバイス５００に含まれるゲート・フィンガ５１０、ソース・コンタクト５０５、及びドレイン・フィンガ５１５の幅は、対応するトランジスタ・デバイス１００のゲート・フィンガ２１０、ソース・コンタクト２０５、及びドレイン・フィンガ２１５の幅と比較して、大きくなっている。例えば、トランジスタ・デバイス５００のゲート・フィンガ５１０の幅は、２Ｗ（例えば、トランジスタ・デバイス１００のゲート・フィンガ２１０のゲート幅の２倍の幅）であり得る。幅を大きくしたゲート・フィンガ５１０、ソース・コンタクト、及びドレイン・フィンガ５１５は半導体構造１９０に接続されて、トランジスタ・セル５９０を形成し得る。広くしたゲート・フィンガ５１０は、本明細書において図２Ｂのゲート・パッド２２１及びゲート・ランナ２２５に関して検討したものと同様の構造を有する、ゲート・パッド２２１及びゲート・ランナ５２５を含み得る。広くしたドレイン・フィンガ５１５は、本明細書において図２Ｃのドレイン・パッド２３１及びドレイン・ランナ２３５に関して検討したものと同様の構造を有する、ドレイン・パッド２３１及びドレイン・ランナ５３５を含み得る。トランジスタ・デバイス５００の他の態様は、図２Ａ〜図２Ｃに関して上で検討したトランジスタ・デバイス１００と同様であり得る。更に、トランジスタ・デバイス５００は、図３Ａ〜図３Ｃを参照して上で検討したようトランジスタ・デバイス１００と同じ様式で、例えばＨＥＭＴトランジスタとして、又は例えばＬＤＭＯＳトランジスタなどの他のタイプのトランジスタとして構成され得る、半導体構造１９０を含み得ることが、諒解されるであろう。
残念ながら、ゲート・フィンガ５１０の幅は性能の問題をもたらす。第１の問題はゲート抵抗の増大である。（例えば、Ｐ．Ｈ．Ａａｅｎ、Ｊ．Ａ．Ｐｌａ、Ｊ．Ｗｏｏｄ、「Ｍｏｄｅｌｉｎｇ ａｎｄ Ｃｈａｒａｃｔｅｒｉｚａｔｉｏｎ ｏｆ ＲＦ ａｎｄ Ｍｉｃｒｏｗａｖｅ Ｐｏｗｅｒ ＦＥＴｓ」 Ｃａｍｂｒｉｄｇｅ Ｕｎｉｖｅｒｓｉｔｙ Ｐｒｅｓｓ、２００７年を参照）。ゲート・フィンガ５１０の数を一定のままにしてゲート・フィンガ５１０の長さを変えると、ゲート・フィンガ５１０のこの新しい構成のゲート抵抗Ｒｎｅｗは
Figure 2021530868
によって与えられ、上式で、Ｒｏｒｉｇ及びＷｏｒｉｇは、それぞれ元のゲート・フィンガ構成（例えば図２Ａのゲート・フィンガ２１０）のゲート抵抗及びゲート・フィンガ幅であり、Ｗｎｅｗは新しい構成のゲート・フィンガ（例えば図５Ａのゲート・フィンガ５１０）の幅である。式１から分かるように、ゲート・フィンガ幅をＷから２Ｗへと大きくすると、ゲート抵抗は２倍になる。ゲート抵抗を大きくする結果、増幅器の重要な仕様であるトランジスタ利得が、より低くなる可能性がある。例えば、ゲート・フィンガ長さＷを有するトランジスタが出力電力Ｐを生成する場合、ゲート・フィンガ５１０の幅を２倍の２Ｗにすることで、生成される出力電力は２Ｐよりも小さくなる。この非線形であるスケーリングはまた、電力増幅器の設計者が所与の出力電力要件に合わせて適正なトランジスタ・ダイのサイズを選択するのを困難にする。抵抗が増加すると増幅器の効率も低下する。
広い幅を有するゲート・フィンガ５１０及び／又はドレイン・フィンガ５１５に関連するもう１つの欠点は、信号においてフィンガの長さ（例えば、ゲート・フィンガ５１０の領域５５０から領域５６０まで及び／又はドレイン・フィンガ５１５の領域５５５から領域５６５まで）に沿って生じる位相差の増大である。この位相差は、ゲート・フィンガ５１０及び／又はドレイン・フィンガ５１５に沿った伝送距離に関連する、様々な分散された効果によって引き起こされ得る。これらの位相差は、ドレイン・マニホールド２４０によって合計された（組み合わされた）後の合計出力電流の大きさを減少させ得る。最終的な結果として、トランジスタ・デバイス５００の出力電力が、大きくなった寸法から予想されるよりも低くなる場合がある。入力電力が同じであるので、このことはまた、利得の低下現象の原因となり得る。
更に、位相のずれた電流の組合せは、時間領域の出力電流波形形状に影響を与える場合があり、電力増幅器のもう１つの重要な仕様であるトランジスタ効率に影響し得る。（例えば、Ｓ．Ｃ．Ｃｒｉｐｐｓ、「ＲＦ Ｐｏｗｅｒ Ａｍｐｌｉｆｉｅｒｓ ｆｏｒ Ｗｉｒｅｌｅｓｓ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ」、Ａｒｔｅｃｈ Ｈｏｕｓｅ、２００６年を参照）。不均一な位相現象は図２Ａ〜図２Ｃのより短い元のゲート・フィンガ２１０にも存在し得るが、程度は低い。
より高い出力電力が必要となるときにこれらの問題を緩和するために、図６Ａ、図６Ｂ、及び図６Ｃに示すような解決法が提案される。図６Ａは、本発明のいくつかの実施例に係る、ゲート・フィンガ６１０の幅を大きくしたトランジスタ・デバイス６００を示す平面図である。図６Ｂは、本発明のいくつかの実施例に係る、線Ａ−Ａ’に沿って取られた図６Ａの断面図である。図６Ｃは、本発明のいくつかの実施例に係る、線Ｂ−Ｂ’に沿って取られた図６Ａの断面図である。
図６Ａ、図６Ｂ、及び図６Ｃに示すように、本発明のいくつかの実施例は、半導体構造６９０上に繰り返し配置される複数のトランジスタ・セル７００を提供し得る。トランジスタ・セル７００は、図３Ａ〜図３Ｃに示すもののような半導体構造６９０（例えば、ＬＤＭＯＳ又はＨＥＭＴトランジスタ・セル）で形成され得ることが諒解されるであろう。トランジスタ・セル７００は、トランジスタ・デバイス６００の一部として配置されて、組み合わされた出力信号を提供し得る。例えば、複数のトランジスタ・セル７００のゲート領域、ドレイン領域、及びソース領域のそれぞれは、共有的に接続されて、並列に結合された複数のトランジスタを提供し得る。
トランジスタ・セル７００は、第１の方向（例えばＹ方向）に繰り返し配置され得る。それぞれのトランジスタ・セル７００のゲート領域、ドレイン領域、及びソース領域は、第１の方向と交差する第２の方向（例えばＸ方向）に延在し得る。トランジスタ・セル７００の各々の作用領域は、それぞれのゲート領域、ドレイン領域、及びソース領域が第１の方向（例えばＸ方向）において重なり合う半導体構造６９０の領域を含み得る。いくつかの実施例では、隣り合うトランジスタ・セル７００のソース領域は、２つの異なるゲート領域のためのソース領域として機能する、共有されたソース領域であり得る。同様に、いくつかの実施例では、隣り合うトランジスタ・セル７００のドレイン領域は、２つの異なるゲート領域のためのドレイン領域として機能する、共有されたドレイン領域であり得る。
トランジスタ・デバイス６００はまた、半導体構造６９０上で第１の方向（例えばＹ方向）において互いから離間されている、複数のゲート・フィンガ６１０も含み得る。ゲート・フィンガ６１０の各々は、第２の方向（例えばＸ方向）の幅２Ｗ、又は従来のトランジスタ・デバイスの幅よりも大きい何らかの他の幅を有し得る。いくつかの実施例では、幅２Ｗは８００ミクロンであり得る。
ゲート・フィンガ６１０を、複数のトランジスタ・セル７００のゲート領域（例えばチャネル）のそれぞれと電気的に接触するように、半導体構造６９０上に配設してもよい。複数のゲート・フィンガ６１０は、トランジスタ・セル７００のそれぞれ１つにゲート信号を提供し得る。
いくつかの実施例では、トランジスタ・デバイス６００はまた、半導体構造６９０上で第１の方向（例えばＹ方向）に配置されている、複数のドレイン・フィンガ６１５も含み得る。複数のドレイン・フィンガ６１５の各々は、第２の方向（例えばＸ方向）の幅２Ｗを有し得るが、本発明はこれに限定されない。複数のドレイン・フィンガ６１５を、複数のトランジスタ・セル７００のドレイン領域のそれぞれと電気的に接触するように、半導体構造６９０上に配設してもよい。ドレイン・フィンガ６１５は、トランジスタ・セル７００のそれぞれ１つにドレイン信号を伝導し得る。
いくつかの実施例では、トランジスタ・デバイス６００はまた、トランジスタ・セル７００のそれぞれ１つのソース領域の各々を、共通のソース信号に接続し得る。いくつかの実施例では、ソース領域用の電気接続は、半導体構造６９０の背面（例えば、半導体構造６９０の、ゲート・フィンガ６１０及びドレイン・フィンガ６１５の反対側の面）上に存在し得る。いくつかの実施例では、複数のソース・フィンガ６０５もまた、半導体構造６９０のゲート・フィンガ６１０及びドレイン・フィンガ６１５と同じ側に提供され得る。複数のソース・フィンガ６０５は、ゲート・フィンガ６１０及びドレイン・フィンガ６１５に関して本明細書で検討したものと同様の構造を有し得る。
各ゲート・フィンガ６１０は、複数の第１の導電ゲート・ビア６２８によって、ゲート相互接続部６２５に結合され得る。いくつかの実施例では、ゲート相互接続部６２５は、（例えばＺ方向において）半導体構造６９０よりも上方のゲート・フィンガ６１０よりも高いレベルにあり得る。いくつかの実施例では、ゲート相互接続部６２５は、第１の方向において（例えばＹ方向において）ゲート・フィンガ６１０よりも大きい寸法を有し得る。ゲート相互接続部６２５は、第２の導電ゲート・ビア６２７によって、ゲート・ランナ６２１に接続され得る。いくつかの実施例では、ゲート・ランナ６２１は、半導体構造６９０よりも上方のゲート相互接続部６２５よりも高いレベルにあり得る。いくつかの実施例では、ゲート・ランナ６２１は、第１の方向において（例えばＹ方向において）ゲート相互接続部６２５よりも大きい寸法を有し得る。いくつかの実施例では、ゲート・ランナ６２１は、例えば銅、金、及び／又は複合金属を含む、金属又は他の高導電性材料を含有し得る。ゲート・ランナ６２１は、ゲート・マニホールド６２０に更に接続され得る。ゲート・マニホールド６２０は、複数のトランジスタ・セル７００にゲート信号を提供し得る。
いくつかの実施例では、ゲート・ランナ６２１をそれぞれのゲート相互接続部６２５に接続する各第２の導電ゲート・ビア６２７は、ゲート相互接続部６２５の内側位置６２９においてゲート相互接続部６２５に接続され得る。例えば、ゲート相互接続部６２５は、互いに反対側にある第１の端部６４５及び第２の端部６４６を有し得る。いくつかの実施例では、第２の導電ゲート・ビア６２７は、第１の端部６４５と第２の端部６４６との間にあるゲート相互接続部６２５の内側位置６２９において、ゲート相互接続部６２５に接続され得る。いくつかの実施例では、内側位置６２９は、ゲート相互接続部６２５の第１の端部６４５と第２の端部６４６の中間点（例えばこれらの間の半分のところ）にあってもよい。いくつかの実施例では、内側位置６２９は、ゲート相互接続部６２５の中間点からゲート相互接続部６２５の長さの１０パーセント以内の距離にあってもよい。いくつかの実施例では、内側位置６２９は、ゲート相互接続部６２５の中間点からゲート相互接続部６２５の長さの２０パーセント以内の距離にあってもよい。いくつかの実施例では、内側位置６２９は、ゲート相互接続部６２５の第１の端部６４５と第２の端部６４６との間の距離の３分の１から３分の２の間の距離にあってもよい。
いくつかの実施例では、ゲート・フィンガ６１０の各々は、第１のセグメント６１０Ａ及び第２のセグメント６１０Ｂから構成され得る。いくつかの実施例では、第１のセグメント６１０Ａ及び第２のセグメント６１０Ｂは共線的に延在し得る。いくつかの実施例では、第１のセグメント６１０Ａ及び第２のセグメント６１０Ｂは、第２の導電ゲート・ビア６２７の両側に配置され得る。例えば、幅２Ｗを有するゲート・フィンガ６１０に対して、第１のセグメント６１０Ａ及び第２のセグメント６１０Ｂはいずれも幅Ｗを有し得るが、本発明はこれに限定されない。いくつかの実施例では、第１のセグメント６１０Ａ及び第２のセグメント６１０Ｂは、図６Ｂに示すように、間隙によって物理的に分離され得る。例えば、第１のセグメント６１０Ａと第２のセグメント６１０Ｂとの間に、追加の要素（例えば絶縁層）が配設されてもよい。ただし、本発明はこれに限定されるものではなく、他の実施例では、ゲート・フィンガ６１０が別々の第１のセグメント６１０Ａ及び第２のセグメント６１０Ｂへと分割されない場合があり得ることが、諒解されるであろう。例えば、図７は、第１のセグメント６１０Ａ及び第２のセグメント６１０Ｂが一体に接続されている実施例を示す。
上で指摘したように、いくつかの実施例では、第２の導電ゲート・ビア６２７は、ゲート相互接続部６２５の中間点に位置付けられている内側位置６２９に位置付けられてもよい。ただし、いくつかの実施例では、第２の導電ゲート・ビア６２７は、ゲート相互接続部６２５の中間点からずらされている内側位置６２９に位置付けられてもよい。そのような実施例では、第１のセグメント６１０Ａは、第２のセグメント６１０Ｂとは異なる長さを有し得る（又はその逆も成り立つ）。例えば、図８に示すように、第１のセグメント６１０Ａは第１の長さＷを有してもよく、第２のセグメント６１０Ｂは第１の長さＷとは異なる第２の長さＷ’を有してもよい。
各ドレイン・フィンガ６１５は、複数の第１の導電ドレイン・ビア６３８によって、それぞれのドレイン・相互接続部６３５に結合され得る。いくつかの実施例では、ドレイン相互接続部６３５は、半導体構造６９０よりも上方のドレイン・フィンガ６１５よりも高いレベルにあり得る。いくつかの実施例では、ドレイン相互接続部６３５は、半導体構造６９０よりも上方のゲート相互接続部６２５と同じレベルにあり得る。いくつかの実施例では、ドレイン相互接続部６３５は、半導体構造６９０よりも上方のゲート相互接続部６２５と同じレベルにあり得る。いくつかの実施例では、ドレイン相互接続部６３５は、第１の方向において（例えばＹ方向において）ドレイン・フィンガ６１５よりも大きい寸法を有し得る。
各ドレイン相互接続部６３５は、それぞれの第２の導電ドレイン・ビア６３７によって、それぞれのドレイン・ランナ６３１に接続され得る。いくつかの実施例では、ドレイン・ランナ６３１は、半導体構造６９０よりも上方のドレイン相互接続部６３５よりも高いレベルにあり得る。いくつかの実施例では、ドレイン・ランナ６３１は、半導体構造６９０よりも上方のゲート・ランナ６２１と同じレベルにあり得る。いくつかの実施例では、ドレイン・ランナ６３１は、半導体構造６９０よりも上方のゲート・ランナ６２１とは異なるレベルにあり得る。いくつかの実施例では、ドレイン・ランナ６３１は、第１の方向において（例えばＹ方向において）ドレイン相互接続部６３５よりも大きい寸法を有し得る。いくつかの実施例では、ドレイン・ランナ６３１は、例えば銅、金、及び／又は複合金属を含む、金属又は他の高導電性材料を含有し得る。ドレイン・ランナ６３１は、ドレイン・マニホールド６４０に接続され得る。ドレイン・マニホールド６４０は、複数のトランジスタ・セル７００にドレイン信号を提供し得る。
ゲート・ランナ６２１の場合のように、いくつかの実施例では、各ドレイン・ランナ６３１をそれぞれのドレイン相互接続部６３５に接続する各第２の導電ゲート・ビア６３７は、ドレイン相互接続部６３５の内側位置６３９においてドレイン相互接続部６３５に接続され得る。ドレイン・ランナ６３１をドレイン相互接続部６３５に接続するための様々な可能な態様は、本明細書においてゲート相互接続部６２５へのゲート・ランナ６２１の接続に関して検討したものと同様であり、簡潔にするためにその重複する説明は繰り返さない。
本明細書に記載する解決法では各ゲート相互接続部６２５を２つのセグメントへと分けることができ、ゲート・ランナ６２１からそれぞれのゲート相互接続部６２５への供給は、例えば各ゲート相互接続部６２５の概ね中心（例えば中央部分）に位置付けられた第２の導電ゲート・ビア６２７を通して行うことができ、ゲート・フィンガ６１０の第１のセグメント６１０Ａ及び第２のセグメント６１０Ｂには対称な供給が行われる。ドレイン側について（例えば、ドレイン相互接続部６３５及びドレイン・ランナ６３１について）も、同様の構成を実装することができる。この手法では、元の短いゲート・フィンガ及びドレイン・フィンガの長さ（例えば、個々の長さがＷである別々のセグメント）が維持しながら、所望のより高い出力電力が達成される。いくつかの実施例では、ゲート相互接続部６２５よりも広く且つ抵抗が低い場合のある、ゲート・ランナ６２１の使用は、ゲート抵抗を大きく増大させない可能性があり、トランジスタ・デバイス６００の出力電力を低下させる可能性のあるトランジスタ・セル７００の組み合わされた信号の位相差を、有利に低減し得る。例えば、本発明の実施例では、信号（例えば電流）が第２の導電ゲート・ビア６２７を介してゲート相互接続部６２５に伝送されるとき、ゲート相互接続部６２５の第１の端部６４５において受け取られた信号と、ゲート相互接続部６２５の第２の端部６４６において受け取られた信号との位相差は、１度未満であり得る。いくつかの実施例では、位相差は０．５度未満であり得る。
本発明では、従来のデバイスで使用されるような直列構成ではなく並列構成において、トランジスタ・デバイスのフィンガ長さが大きくなる。しかしながら、本発明は、従来のデバイスと実質的に同じか又はより大きいゲート周辺部を達成する。本明細書に記載する実施例ではしたがって、所望のより高い出力電力が得られるが、従来のデバイスの元のより短い個々のゲート・フィンガの長さは維持される。
この技法の場合、ゲート・フィンガのゲート抵抗（又はドレイン・フィンガのドレイン抵抗）は直列ではなく並列に追加され、高出力構成において全体的な抵抗を低減し、トランジスタ利得を改善する。
この技法はゲート・フィンガの数を２倍にするのと同様の効果を有するが、この結果、ダイ寸法が物理的に過度に広くなり過ぎてパッケージ内に嵌合しないということはない。これによりまた、本明細書において図４に関して検討した広いトランジスタ・ダイと関連付けられる、位相変動の問題も緩和される。
本明細書に記載するこの実施例ではまた、図５Ａ〜図５Ｃに関して記載した、大きくしたゲート・フィンガ及びドレイン・フィンガの長さ（２Ｗ）に沿った位相変動を低減させて、図２Ａ〜図２Ｃに関して記載したより短いゲート長さ（Ｗ）の元の位相差に戻すことができるが、出力電流は増大する（例えば２倍になる）。
図９及び図１０はそれぞれ、従来のトランジスタ・デバイス及び本発明の実施例に係るトランジスタ・デバイスの平面図である。図１０に示す本発明の実施例は、図９に示すような既存のダイと同じゲート及びドレイン接合パッド構成を使用でき、製造において標準的なワイヤ接合処理が可能となっている。例えば、ゲート・フィンガ幅Ｗを有する従来のトランジスタ・デバイスと比較して、本発明の実施例は、第１の方向（例えばＹ方向）における全体的トランジスタ寸法は同じに維持しつつ、例えば、第２の方向（例えばＸ方向）におけるゲート・フィンガ幅を２倍の２Ｗにすることができる。したがって、本発明の実施例に係るトランジスタ・デバイスでは、従来のトランジスタ・デバイスの場合と同じか又は実質的に同様の製造工程の使用が可能になり得る。
図１０に見ることができるように、本明細書に記載するゲート／ドレイン・ランナ及びゲート／ドレイン相互接続部の構成を利用すると、デバイスを通って伝播する信号の位相変位を低減することによって、既存のデバイスの性能を改善することができる。いくつかの実施例では、図１０に示す改善された構成を、製造工程の変更を最小限にしながら、既存のダイと統合することができる。
図１１は、本発明のいくつかの実施例に係る、複数のゲート・ランナが利用されるトランジスタ・デバイスを示す断面図である。いくつかの実施例では、図１１に示すような分岐形態で追加の導体層（例えばゲート・ランナ）が使用され得る。いくつかの実施例では、分岐は対称であってもよい。導体層の数は、より短いフィンガを使用しながら同じ所望のゲート周辺部を作り出せるように、より多くの分岐が可能になるよう拡張することができる。例えば、図１１に示すように、ゲート・フィンガ１１１０は、いくつかのゲート・フィンガ・セグメント１１１０Ａ、１１１０Ｂ、１１１０Ｃ、等へと分離され得る。本明細書において図６Ｂ及び図７に関して検討するように、ゲート・フィンガ・セグメント１１１０Ａ、１１１０Ｂ、１１１０Ｃは互いから分離されてもよく、又は一体化されてもよい。
ゲート・フィンガ１１１０は、複数の第１の導電ゲート・ビア１１２８によって、ゲート相互接続部１１２５に更に結合され得る。いくつかの実施例では、ゲート相互接続部１１２５は、ゲート・フィンガ１１１０よりも高いレベルにあり得る。いくつかの実施例では、ゲート相互接続部１１２５は、第１の方向において（例えばＹ方向において）ゲート・フィンガ１１１０よりも大きい寸法を有し得る。ゲート・フィンガ１１１０は、図６Ａ〜図６Ｃの半導体構造６９０と似た様式で半導体構造１１９０に接続され得る。
ゲート相互接続部１１２５は、複数の第２の導電ゲート・ビア１１２７＿１によって、第１のゲート・ランナ１１２１＿１に更に接続され得る。第１のゲート・ランナ１１２１＿１は、ゲート相互接続部１１２５よりも高いレベルにあり得る。いくつかの実施例では、ゲート・ランナ１１２１＿１は、第１の方向において（例えばＹ方向において）ゲート相互接続部１１２５よりも大きい寸法を有し得る。いくつかの実施例では、ゲート相互接続部１１２５はセグメント化されてもよい。例えば、ゲート相互接続部１１２５は、互いから物理的に隔離され得る複数の（例えば４つの）セグメントへと分離されてもよい。ゲート相互接続部１１２５のセグメントの各々は、ゲート相互接続部１１２５のセグメントの内側位置に設置される複数の第２の導電ゲート・ビア１１２７＿１のうちの１つによって、第１のゲート・ランナ１１２１＿１に接続され得る。いくつかの実施例では、ゲート相互接続部１１２５のセグメントの内側位置は、ゲート相互接続部１１２５のセグメントの中間点であり得る。
第１のゲート・ランナ１１２１＿１は、複数の第３の導電ゲート・ビア１１２７＿２によって、第２のゲート・ランナ１１２１＿２に更に接続され得る。第２のゲート・ランナ１１２１＿２は、ゲート・ランナ１１２１＿１よりも高いレベルにあり得る。いくつかの実施例では、第２のゲート・ランナ１１２１＿２は、第１の方向において（例えばＹ方向において）第１のゲート・ランナ１１２１＿１よりも大きい寸法を有し得る。第２のゲート・ランナ１１２１＿２は、第４の導電ゲート・ビア１１２７＿３によって、第３のゲート・ランナ１１２１＿３に更に接続され得る。第３のゲート・ランナ１１２１＿３は、第２のゲート・ランナ１１２１＿２よりも高いレベルにあり得る。いくつかの実施例では、第３のゲート・ランナ１１２１＿３は、第１の方向において（例えばＹ方向において）第２のゲート・ランナ１１２１＿２よりも大きい寸法を有し得る。このようにして、ゲート・ランナの３つの層１１２１＿１、１１２１＿２、１１２１＿３を有するデバイスを構築できる。
いくつかの実施例では、各ゲート・ランナ層は、その下方にある隣り合う下側の層に、その隣り合う下側の層の内側位置に位置付けられた導電ビアによって接続され得る。例えば、第３のゲート・ランナ１１２１＿３は、第２のゲート・ランナ１１２１＿２のセグメントの内側位置に設置される第４の導電ゲート・ビア１１２７＿３によって、第２のゲート・ランナ１１２１＿２に接続され得る。いくつかの実施例では、内側位置は、第２のゲート・フィンガ１１２１＿２の中間点であってもよい。いくつかの実施例では、内側位置は、ゲート・ランナ層の中間点からゲート・ランナ層の長さの１０パーセント以内の距離にあってもよい。いくつかの実施例では、内側位置は、ゲート・ランナ層の中間点からゲート・ランナ層の長さの２０パーセント以内の距離にあってもよい。いくつかの実施例では、内側位置は、ゲート・ランナ層の第１の端部と第２の端部との間の距離の３分の１から３分の２の間の距離にあってもよい。
図１１に示すように、積み重ねられたゲート・ランナ層のうちのいくつかはセグメント化されていてもよい。例えば、第１のゲート・ランナ１１２１＿１は、互いから物理的に隔離され得る２つのセグメントへと分けられてもよい。第１のゲート・ランナ１１２１＿１のセグメントの各々は、セグメントの内側位置に設置される複数の第３の導電ゲート・ビア１１２７＿２のうちの１つによって、第２のゲート・ランナ１１２１＿２に接続され得る。いくつかの実施例では、第１のゲート・ランナ１１２１＿１のセグメントの内側位置は、セグメントの中間点である。いくつかの実施例では、第１のゲート・ランナ１１２１＿１は単一の層であってもよい。更に、図１１は３つのゲート・ランナ１１２１＿１、１１２１＿２、及び１１２１＿３を示しているが、本発明の範囲を超えることなくより多くの又はより少ないゲート・ランナ及び／又は層が提供され得ることが理解されよう。
本明細書に記載する発明は、ＬＤＭＯＳ、ＧａＮ、及び他の高出力ＲＦトランジスタ技術に適用可能であるという意味において、技術的に独立している。ＬＤＭＯＳ及びＨＥＭＴ構造を参照して本発明の実施例が示されているが、本発明概念はそのようなデバイスに限定されない。したがって、本発明の実施例は、複数の単位セルと制御電極とを有する他のトランジスタ・デバイスを含み得る。本発明の実施例は、より広い制御電極が望まれ且つデバイスの単位セルが複数存在する、任意のトランジスタ・デバイスでの使用に好適であり得る。この場合、例えば、本発明の実施例は、ＭＥＳＦＥＴ、ＭＭＩＣ、ＳＩＴ、ＬＤＭＯＳ、ＢＪＴ、ｐＨＥＭＴ、等といった、ＳｉＣ、ＧａＮ、ＧａＡｓ、シリコン、等を使用して製作される様々なタイプのデバイスでの使用に好適であり得る。
本明細書に記載する実施例にはゲート相互接続部（例えば、図６Ｂのゲート相互接続部６２５及び図６Ｃのドレイン相互接続部６３５を参照）が組み込まれているが、いくつかの実施例では、ドレイン／ゲート・ランナを内側の場所においてドレイン／ゲート・フィンガに直接接続してもよいことが理解されるであろう。図１２Ａは、ゲート・フィンガ及びドレイン・フィンガが介在する相互接続部を用いずに内側の場所において供給を受けるトランジスタ・デバイス１２００を示す平面図である。図１２Ｂは、本発明のいくつかの実施例に係る、線Ａ−Ａ’に沿って取られた図１２Ａの断面図である。図１２Ｃは、本発明のいくつかの実施例に係る、線Ｂ−Ｂ’に沿って取られた図１２Ａの断面図である。図１２Ａ〜図１２Ｃの要素のうち、既に記載したものと同様のものは同様の参照番号で表されており、その重複する説明を省略する場合がある。
図１２Ａ〜図１２Ｃに示すように、介在する相互接続構造を用いずに内側の場所において、ゲート・ランナ６２１はゲート・フィンガ６１０に接続され得る、及び／又は、ドレイン・ランナ６３１はドレイン・フィンガ６１５に接続され得る。例えば、図１２Ｂを参照すると、ゲート・ランナ６２１は、ゲート・フィンガ６１０を覆うように延在して、導電ビア６２７を介してゲート・フィンガ６１０の内側位置１２２９に接続し得る。いくつかの実施例では、内側位置１２２９は、ゲート・フィンガ６１０の中間点にあってもよい。いくつかの実施例では、内側位置１２２９は、ゲート・フィンガ６１０の中間点からゲート・フィンガ６１０の長さの１０パーセント以内の距離にあってもよい。いくつかの実施例では、内側位置１２２９は、ゲート・フィンガ６１０の中間点からゲート・フィンガ６１０の長さの２０パーセント以内の距離にあってもよい。いくつかの実施例では、内側位置１２２９は、ゲート・フィンガ６１０の両端部の間の距離の３分の１から３分の２の間の距離にあってもよい。
同様に、図１２Ｃに示すように、ドレイン・ランナ６３１は、ドレイン・フィンガ６１５を覆うように延在して、導電ビア６３７を介してドレイン・フィンガ６１５の内側位置１２３９に接続し得る。いくつかの実施例では、内側位置１２３９は、ドレイン・フィンガ６１５の中間点にあってもよい。いくつかの実施例では、内側位置１２３９は、ドレイン・フィンガ６１５の中間点からドレイン・フィンガ６１５の長さの１０パーセント以内の距離にあってもよい。いくつかの実施例では、内側位置１２３９は、ドレイン・フィンガ６１５の中間点からドレイン・フィンガ６１５の長さの２０パーセント以内の距離にあってもよい。いくつかの実施例では、内側位置１２３９は、ドレイン・フィンガ６１５の両端部の間の距離の３分の１から３分の２の間の距離にあってもよい。
図１２Ａは、ドレイン・フィンガ６１５及びゲート・フィンガ６１０の両方が、対応する相互接続部を用いずにドレイン・ランナ６３１及びゲート・ランナ６２１にそれぞれ直接接続されることを示しているが、他の構成が可能であることが理解されよう。例えばいくつかの実施例では、ゲート・ランナ６２１は、例えば図６Ｂに示すように、ゲート相互接続部６２５の内側位置６２９を介してゲート・フィンガ６１０に接続されてもよく、一方、ドレイン・ランナ６３１は、例えば図１２Ｃに示すように、内側位置１２３９において、ドレイン相互接続部を用いずにドレイン・フィンガ６１５に接続されてもよい。いくつかの実施例では、ドレイン・ランナ６３１は、例えば図６Ｃに示すように、ドレイン相互接続部６３５の内側位置６３９を介してドレイン・フィンガ６１５に接続されてもよく、一方、ゲート・ランナ６２１は、例えば図１２Ｂに示すように、内側位置１２２９において、ゲート相互接続部を用いずにゲート・フィンガ６１０に接続されてもよい。
相互接続部の使用（例えば、ゲート相互接続部及び／又はドレイン相互接続部）によって、トランジスタ・デバイスの固有のフィンガ（例えば、ゲート・フィンガ及び／又はドレイン・フィンガ）よりも抵抗の低い層の使用が可能になり得る。例えば、相互接続部は、いくつかの実施例では、金属層で形成され得る、及び／又は、フィンガよりも大きい寸法を有し得る。いくつかの実施例では、フィンガはポリシリコンで作製され得る。いくつかの技術においては、相互接続部として使用される追加の金属層が利用可能でない場合がある。いくつかの実施例では、追加の空間が利用可能である場合に、追加の金属層が使用され得る。例えば、本明細書において検討するように、デバイスのソース領域は、デバイスの頂面ではなく背面を通って、電気的に接続され得る。そのような実施例では、ソース領域への接続部と干渉することなく、ソース領域の表面を覆うように、デバイスのゲート・フィンガへの配線層が延在し得る。
図１３Ａは、ゲート・ランナ６２１がソース領域６０５を覆うように延在するトランジスタ・デバイス１３００を示す平面図である。図１３Ｂは、本発明のいくつかの実施例に係る、線Ｃ−Ｃ’に沿って取られた図１３Ａの断面図である。図１３Ｃは、本発明の追加の実施例に係る、同じく線Ｃ−Ｃ’に沿って取られた図１３Ａの断面図である。図１３Ａ〜図１３Ｃの要素のうち、既に記載したものと同様のものは同様の参照番号で表されており、その重複する説明を省略する場合がある。
図１３Ａに示すように、いくつかの実施例では、ゲート・ランナ６２１及び／又はゲート相互接続部６２５の一部は、トランジスタ・デバイス１３００のソース領域６０５を覆うように延在し得る。ゲート・ランナ６２１及び／又はゲート相互接続部６２５の一部は、ゲート・フィンガ６１０から（例えばＹ方向に）ずらされていてもよい。例えば、図１３Ａ及び図１３Ｂに示すように、ゲート・ランナ６２１は、ゲート・フィンガ６１０と隣り合うソース領域６０５を覆うように延在し得る。ゲート・ランナ６２１は、ゲート相互接続部６２５の内側部分６２９において、ゲート相互接続部６２５に接続していてもよい。内側位置６２９は、ゲート相互接続部６２５の第１の端部６４５と第２の端部６４６との間にあってもよい。いくつかの実施例では、内側位置６２９は、ゲート・フィンガ６１０の中間点にあってもよい。いくつかの実施例では、内側位置６２９は、ゲート・フィンガ６１０の中間点からゲート・フィンガ６１０の長さの１０パーセント以内の距離にあってもよい。いくつかの実施例では、内側位置６２９は、ゲート・フィンガ６１０の中間点からゲート・フィンガ６１０の長さの２０パーセント以内の距離にあってもよい。いくつかの実施例では、内側位置６２９は、ゲート・フィンガ６１０の両端部の間の距離の３分の１から３分の２の間の距離にあってもよい。ゲート相互接続部６２５は、複数の導電ビア６２８によって、ゲート・フィンガ６１０（例えば第１のセグメント６１０Ａ及び第２のセグメント６１０Ｂ）に結合され得る。
ゲート・ランナ６２１は、第１の導電性部分６２７’によって、ゲート相互接続部６２５に接続され得る。いくつかの実施例では、導電性部分６２７’は、半導体構造６９０のゲート・ランナ６２１とゲート相互接続部６２５との間の表面と平行な方向（例えばＹ方向）に延在し得る。いくつかの実施例では、導電性部分６２７’は、ゲート・ランナ６２１と同じ又は同様の材料から構成され得る。
ゲート・ランナ６２１を、図１３Ｂに示すように、ゲート相互接続部６２５と同じレベルに配設してもよいが、本明細書に記載する実施例はこれに限定されない。例えば、図１３Ｃに示すように、ゲート・ランナ６２１を、ゲート相互接続部６２５とは異なるレベルに配設してもよい。そのような実施例では、導電性部分６２７’はまた、半導体構造６９０の頂面に対して垂直な方向（例えばＺ方向）にも延在し得る。
本明細書において検討するように、いくつかの実施例では、相互接続部（例えば、ドレイン相互接続部及び／又はゲート相互接続部）は、複数の導電ビア（例えば、図６Ｂの導電ビア６２８及び／又は図６Ｃの導電ビア６３８）を介して、トランジスタ・デバイスの固有のフィンガに接続され得る。いくつかの実施例では、ゲート・フィンガに至る導電ビアの構成が、ドレイン・フィンガに至る導電ビアの構成とは異なっていることは、有益であり得る。
例えば、図６Ａのものなどの平面図で検討すると、ゲート・ランナ６２１に適用されるゲート信号は、ゲート相互接続部６２５の内側位置においてゲート相互接続部６２５に連絡されることになることが見て取れる。図６Ａ〜図６Ｃに示すように、信号はその後、導電ビア６２８を介して、ゲート・フィンガ６１０の内側位置からゲート・フィンガ６１０の外部／縁部まで、電気的に流れることになる。この結果、ゲート信号は、半導体構造６９０の内側位置から縁部へと適用される。
トランジスタ・セルのドレイン側では、ドレイン・フィンガ６１５の内部部分において受け取られた電気信号／電流は、デバイスによって出力されるべくドレイン・ランナ６３１まで移動する距離が最短であり、一方、ドレイン・フィンガ６１５の縁部部分において受け取られた電気信号／電流は、デバイスによって出力されるべくドレイン・ランナ６３１まで移動する距離が最長である。完成したトランジスタ・セルとして見ると、ゲート経路に沿って最も長い距離を移動する、ゲート・フィンガ６１０の最も外側の縁部に適用されるバイアスが、ドレイン・フィンガ６１５上に、ドレイン経路に沿った同じく最も移動距離の長い信号を誘起する場合がある。本発明者らが認識しているように、この変動は、デバイスにおける電流加算に関して問題を引き起こし得る。
図１４Ａは、内側供給のゲート相互接続部６２５がゲート・フィンガ６１０の縁部と隣り合う位置においてゲート・フィンガ６１０に結合されている本発明の実施例を示す、図６Ａの線Ａ−Ａ’に沿って取られた断面図である。図１４Ｂは、内側供給のドレイン相互接続部６３５が複数の導電ビア６３８を介してドレイン・フィンガ６１５に結合されている本発明の実施例を示す、図６Ａの線Ｂ−Ｂ’に沿って取られた断面図である。図１４Ａ及び図１４Ｂの要素のうち、既に記載したものと同様のものは同様の参照番号で表されており、その重複する説明を省略する場合がある。
本発明の態様によれば、ゲート信号はゲート相互接続部６２５の内側位置６２９に供給され、ゲート相互接続部６２５は、内側位置６２９からずらして（例えば、ずれの量１４１２及び／又はずれの量１４２２）、位置６４７、６４８においてゲート・フィンガ６１０に結合されている。いくつかの実施例では、内側供給のゲート相互接続部６２５は、ゲート・フィンガ６１０の縁部と隣り合う位置において、ゲート・フィンガ６１０に結合されている。いくつかの実施例では、１４Ａに関連して記載したゲート相互接続部／フィンガ構成を、本明細書で更に記載する、図１５Ｂのドレイン相互接続部／フィンガ構成と一緒に使用できる。いくつかの実施例では、その他の図のいずれかに記載されている構成などの、他のゲート及び／又はドレインの相互接続部／フィンガの構成が可能である。例えば、図１４Ａのゲート構成は、図１１に記載したような構成内で又は構成を用いて使用することもできる。
図１４Ａに示すように、ゲート・ランナ６２１は、既に記載したものと同様の方法でゲート・フィンガ６１０に結合され得る。例えば、各ゲート・フィンガ６１０は、複数の第１の導電ゲート・ビア６２８によって、ゲート相互接続部６２５に結合され得る。いくつかの実施例では、ゲート相互接続部６２５は、（例えばＺ方向において）半導体構造６９０よりも上方のゲート・フィンガ６１０よりも高いレベルにあり得る。いくつかの実施例では、ゲート相互接続部６２５は、第１の方向において（例えばＹ方向において）ゲート・フィンガ６１０よりも大きい寸法を有し得る。ゲート相互接続部６２５は、ゲート相互接続部６２５の内側位置６２９において、第２の導電ゲート・ビア６２７によってゲート・ランナ６２１に接続され得る。いくつかの実施例では、ゲート・ランナ６２１は、半導体構造６９０よりも上方のゲート相互接続部６２５よりも高いレベルにあり得る。いくつかの実施例では、内側位置６２９は、ゲート相互接続部６２５の第１の端部６４５と第２の端部６４６の中間点（例えばこれらの間の半分のところ）にあってもよい。いくつかの実施例では、内側位置６２９は、ゲート相互接続部６２５の中間点からゲート相互接続部６２５の長さの１０パーセント以内の距離にあってもよい。いくつかの実施例では、内側位置６２９は、ゲート相互接続部６２５の中間点からゲート相互接続部６２５の長さの２０パーセント以内の距離にあってもよい。いくつかの実施例では、内側位置６２９は、ゲート相互接続部６２５の第１の端部６４５と第２の端部６４６との間の距離の３分の１から３分の２の間の距離にあってもよい。
いくつかの実施例では、ゲート・ランナ６２１は、第１の方向において（例えばＹ方向において）ゲート相互接続部６２５よりも大きい寸法を有し得る。いくつかの実施例では、ゲート・ランナ６２１は、例えば銅、金、及び／又は複合金属を含む、金属又は他の高導電性材料を含有し得る。ゲート・ランナ６２１は、ゲート・マニホールド６２０に更に接続され得る。ゲート・マニホールド６２０は、複数のトランジスタ・セル７００にゲート信号を提供し得る。
いくつかの実施例では、ゲート・フィンガ６１０は、間に間隙のある第１のセグメント６１０Ａ及び第２のセグメント６１０Ｂから構成することができるが、本発明はこれに限定されない。例えば、いくつかの実施例では、ゲート・フィンガ６１０は単一のセグメントであってもよい。いくつかの実施例では、第１のセグメント６１０Ａ及び第２のセグメント６１０Ｂは共線的に配置され得る。第１のセグメント６１０Ａの（例えばＸ方向における）長さは、第２のセグメント６１０Ｂの長さと同じであっても異なっていてもよい。ゲート・フィンガ６１０は両縁部６５４及び６５６を有し得る。第１の一方縁部６５４は、ゲート・マニホールド６２０（図６Ａを参照）に最も近いゲート・フィンガ６１０の縁部に位置付けられ得る。第２の一方縁部６５６は、ドレイン・マニホールド６４０（図６Ａを参照）に最も近いゲート・フィンガ６１０の縁部に位置付けられ得る。ゲート相互接続部６２５とゲート・フィンガ６１０との間の第１の導電ビア６２８は、第１の一方縁部６５４から第１のずれの量１４１０だけずらした第１の位置６４７において、ゲート・フィンガ６１０に接続することができ、ゲート相互接続部６２５とゲート・フィンガ６１０との間の第２の導電ビア６２８は、ゲート・フィンガ６１０の第２の一方縁部６５６から第２のずれの量だけ１４２０だけずらした第２の位置６４８において、ゲート・フィンガ６１０に接続することができる。言い換えれば、第１の位置６４７は第１の一方縁部６５４と隣り合っていてもよく、第２の位置６４８は第２の一方縁部６５６と隣り合っていてもよい。
第１のずれの量１４１０及び第２のずれの量１４２０は、第１の及び／又は第２の導電ビア６２８を、ゲート・フィンガ６１０の両縁部６５４、６５６のそれぞれと隣り合わせて位置付けるように構成され得る。いくつかの実施例では、第１の及び／又は第２の導電ビア６２８を、最も近くにあるゲート・フィンガ６１０の一方縁部６５４、６５６から（例えばＸ方向における）ゲート・フィンガの幅の３分の１以内の第１のずれの量１４１０及び第２のずれの量１４２０だけ、ゲート・フィンガ６１０の両縁部６５４、６５６のそれぞれからずらしてもよい。本明細書で使用する場合、ゲート・フィンガ６１０の幅（例えば、関連するトランジスタ・セルのゲートの幅）は、ゲート・フィンガ・セグメント６１０Ａ、６１０Ｂの間の間隙を含まない、（例えばＸ方向における）ゲート・フィンガ６１０の両縁部６５４、６５６の間の距離である。いくつかの実施例では、ゲート・フィンガ６１０の幅は、第１のゲート・フィンガ・セグメント６１０Ａの幅と第２のゲート・フィンガ・セグメント６１０Ｂの幅の合計であり得る。いくつかの実施例では、第１の及び／又は第２の導電ビア６２８を、最も近くにあるゲート・フィンガ６１０の一方縁部６５４、６５６から（例えばＸ方向における）ゲート・フィンガ６１０の幅の４分の１以内の第１のずれの量１４１０及び第２のずれの量１４２０だけ、ゲート・フィンガ６１０の両縁部６５４、６５６のそれぞれからずらしてもよい。縁部６５４、６５６からの第１のずれの量１４１０及び第２のずれの量１４２０は、互いに異なる値を有し得る（例えば、ずれの量の一方が他方よりも大きくなり得る）ことが、理解されるであろう。いくつかの実施例では、ゲート相互接続部６２５の内側位置６２９とゲート・フィンガ６１０の位置６４７及び／又は６４８との間のずれの量１４１２及び／又は１４２２は、導電ビア６２８とゲート・フィンガ６１０の縁部６５４、６５６との間の対応する第１のずれの量１４１０及び／又は第２のずれの量１４２０よりも大きくなり得る。
いくつかの実施例では、ゲート・フィンガ６１０は、第１の及び／又は第２の導電ビア６２８をゲート・フィンガ６１０に接続できる場所である縁部部分Ｅへと分割してもよく、これらの間には中央部分Ｃが存在する。例えば、第１の導電ビア６２８は第１の位置６４７において接続されてもよく、第２の導電ビア６２８は第２の位置６４８において接続されてもよい。第１の導電ビア６２８の第１の位置６４７を、ゲート相互接続部６２５の内側位置から第１のずれの量１４１２だけずらしてもよく、第２の導電ビア６２８の第２の位置６４８を、ゲート相互接続部６２５の内側位置から第２のずれの量１４２２だけずらしてもよい。
いくつかの実施例では、第１の位置６４７は、ゲート・マニホールド６２０（図６Ａを参照）に最も近い第１のセグメント６１０Ａの半分以内にある、ゲート・フィンガ６１０の第１のセグメント６１０Ａ内に位置付けられてもよい。いくつかの実施例では、第２の位置６４８は、ドレイン・マニホールド６４０（図６Ａを参照）に最も近い第２のセグメント６１０Ｂの半分以内にある、ゲート・フィンガ６１０の第２のセグメント６１０Ｂ内に位置付けられてもよい。
いくつかの実施例では、縁部６５４からの第１のずれの量１４１０及び／又は縁部６５６からの第２のずれの量１４２０は実質的にゼロであり得るが、本発明はこれに限定されない。言い換えれば、第１の及び／又は第２の導電ビア６２８は、ゲート・フィンガ６１０の両縁部６５４、６５６のそれぞれに、又はその近くに、位置付けることができる。この実施例は図１４Ｃに示されている。
図１４Ａ及び図１４Ｃは、ゲート・フィンガ６１０の各一方縁部６５４、６５６が、それぞれの縁部からずらされている単一の導電ビア６２８を有する実施例を示しているが、本発明はこれに限定されないことが理解されよう。いくつかの実施例では、ゲート・フィンガ６１０の縁部部分Ｅに（例えば、ゲート・フィンガ６１０の縁部からずらして）、複数の導電ビア６２８が位置付けられ得る。ゲート・フィンガ・セグメント６１０Ａ、６１０Ｂの各々がそれぞれのゲート・フィンガ・セグメント６１０Ａ、６１０Ｂの縁部部分Ｅ内に複数の導電ビア６２８を有する実例が、図１４Ｄに示されている。
いくつかの実施例では、ゲート相互接続部６２５とゲート・フィンガ６１０との間の唯一の接続部は、縁部部分Ｅ内に（例えば、ゲート・フィンガ６１０の両縁部からずらして）、例えば第１の位置６４７及び第２の位置６４８に存在してもよく、この場合、中央部分（例えば中央部分Ｃ）は、ゲート相互接続部６２５への接続部を有さない。
ここで図１４Ｂを参照すると、ドレイン・フィンガ６１５がゲート・フィンガ６１０とは異なる構成の導電ビア６３８を有し得ることが示されている。ゲート相互接続部６２５は、ゲート・フィンガ６１０の両縁部６５４、６５６において又はそこからずらして、ゲート・フィンガ６１０に接続されてもよく、一方、ドレイン相互接続部６３５は、ドレイン・フィンガ６１５の複数の場所にわたってドレイン・フィンガ６１５に接続されてもよい。言い換えれば、ドレイン・フィンガの構成は、図６Ｃに関して既に検討したようなものであり得る。
ドレイン・フィンガ６１５とゲート・フィンガ６１０との間の導電ビアの様々な構成は、デバイス６００のエネルギー伝播方向に沿うことができ、従来のデバイスよりも効率的に動作するトランジスタ・デバイス６００を可能にし得る。
図１４Ａ及び図１４Ｂは、ゲート・フィンガ６１０がゲート・フィンガ６１０の両縁部からずらされている位置においてゲート相互接続部６２５に接続され、ドレイン・フィンガ６１５がドレイン相互接続部６３５にドレイン・フィンガ６１５の長さにわたって接続される実施例を示しているが、この構成は、図１５Ａ及び図１５Ｂに示すように逆にできることが理解されよう。
いくつかの実施例では、ドレイン・フィンガ６１５は、ドレイン・フィンガ６１５の両縁部からずらされている位置においてドレイン相互接続部６３５に接続されてもよく、ゲート・フィンガ６１０は、ゲート・フィンガ６１０の長さにわたってゲート相互接続部６２５に接続されてもよい。この実施例は図１５Ａ及び図１５Ｂに示されている。図１５Ａは、内側供給のゲート相互接続部６２５が複数の導電ビア６２８によってゲート・フィンガ６１０に結合されている本発明の別の実施例を示す、図６Ａの線Ａ−Ａ’に沿って取られた断面図である。図６Ａの線Ｂ−Ｂ’に沿って取られた断面図である図１５Ｂでは、内側供給のドレイン相互接続部６３５が、ドレイン・フィンガ６１５の縁部と隣り合う位置においてドレイン・フィンガ６１５に結合されている。
本発明の態様によれば、図１５Ｂは、ドレイン信号がドレイン相互接続部６３５の内側位置６３９に供給され、ドレイン相互接続部６３５は、内側位置６３９からずれの量１５１２である第１の位置６５７において及び内側位置６３９からずれの量１５２２である第２の位置６５８において、少なくとも１つのドレイン・フィンガ６１５に結合されているのを示している。いくつかの実施例では、内側供給のドレイン相互接続部６３５は、ドレイン・フィンガ６１５の縁部と隣り合う位置において、ドレイン・フィンガ６１５に結合されている。いくつかの実施例では、ドレイン相互接続部／フィンガ構成を、図１５Ａのゲート相互接続部／フィンガ構成と一緒に使用できる。いくつかの実施例では、その他の図のいずれかに記載されている構成などの、他のドレイン及び／又はゲートの相互接続部／フィンガの構成が可能である。図１５Ｂのドレイン構成は、図１１のように構築された構成内で又は構成を用いて使用することもできる。
図１５Ｂを参照すると、ドレイン・フィンガ６１５は、間に間隙のある第１のセグメント６１５Ａ及び第２のセグメント６１５Ｂから構成することができるが、本発明はこれに限定されない。例えば、いくつかの実施例では、ドレイン・フィンガ６１５は単一のセグメントであってもよい。いくつかの実施例では、第１のセグメント６１５Ａ及び第２のセグメント６１５Ｂは、共線的に配置され得る。第１のセグメント６１５Ａの（例えばＸ方向における）長さは、第２のセグメント６１５Ｂの長さと同じであっても異なっていてもよい。ドレイン・フィンガ６１５は両縁部６６４及び６６５を有し得る。第１の一方縁部６６４は、ゲート・マニホールド６２０（図６Ａを参照）に最も近いドレイン・フィンガ６１５の縁部に位置付けられ得る。第２の一方縁部６６５は、ドレイン・マニホールド６４０（図６Ａを参照）に最も近いドレイン・フィンガ６１５の縁部に位置付けられ得る。ドレイン相互接続部６３５とドレイン・フィンガ６１５との間の第２の導電ビア６３８は、第１の一方縁部６６４から第１のずれの量１５１０だけずらした第１の位置６５７において、ドレイン・フィンガ６１５に接続することができ、ドレイン相互接続部６３５とドレイン・フィンガ６１５との間の第２の導電ビア６３８は、ドレイン・フィンガ６１５の第２の一方縁部６６５から第２のずれの量だけ１５２０だけずらした第２の位置６５８において、ドレイン・フィンガ６１５に接続することができる。
第１のずれの量１５１０及び第２のずれの量１５２０は、第１の及び／又は第２の導電ビア６３８を、ドレイン・フィンガ６１５の両縁部６６４、６６５のそれぞれと隣り合わせて位置付けるように構成され得る。いくつかの実施例では、第１の及び／又は第２の導電ビア６３８を、最も近くにあるドレイン・フィンガ６１５の一方縁部６６４、６６５から（例えばＸ方向における）ドレイン・フィンガ６１５の幅の３分の１又はいくつかの実施例では４分の１以内の、第１のずれの量１５１０及び第２のずれの量１５２０だけ、ドレイン・フィンガ６１５の両縁部６６４、６６５のそれぞれからずらしてもよい。本明細書で使用する場合、ドレイン・フィンガ６１５の幅は、ドレイン・フィンガ・セグメント６１５Ａ、６１５Ｂの間の間隙を含まない、（例えばＸ方向における）ドレイン・フィンガ６１５の両縁部６６４、６６５の間の距離である。いくつかの実施例では、ドレイン・フィンガ６１５の幅は、第１のドレイン・フィンガ・セグメント６１５Ａの幅と第２のドレイン・フィンガ・セグメント６１５Ｂの幅の合計であり得る。いくつかの実施例では、第１の及び／又は第２の導電ビア６３８を、最も近くにあるドレイン・フィンガ６１５の一方縁部６６４、６６５から（例えばＸ方向における）ドレイン・フィンガ６１５の幅の４分の１以内の第１のずれの量１５１０及び第２のずれの量１５２０だけ、ドレイン・フィンガ６１５の両縁部６６４、６６５のそれぞれからずらしてもよい。第１のずれの量１５１０及び第２のずれの量１５２０は、互いに異なる値を有し得る（例えば、ずれの量の一方が他方よりも大きくなり得る）ことが、理解されるであろう。いくつかの実施例では、ドレイン相互接続部６３５の内側位置６３９とドレイン・フィンガ６１５の位置６５７及び／又は６５８との間のずれの量１５１２及び／又は１５２２は、導電ビア６３８とドレイン・フィンガ６１５の縁部６６４、６６５との間の対応する第１のずれの量１５１０及び／又は第２のずれの量１５２０よりも大きくなり得る。
いくつかの実施例では、ドレイン・フィンガ６１５は、第１の及び／又は第２の導電ビア６３８をドレイン・フィンガ６１５に接続できる場所である縁部部分Ｅへと分割してもよく、これらの間には中央部分Ｃが存在する。いくつかの実施例では、第１の位置６５７は、ゲート・マニホールド６２０（図６Ａを参照）に最も近い第１のセグメント６１５Ａの半分以内にある、ドレイン・フィンガ６１５の第１のセグメント６１５Ａ内に位置付けられてもよい。いくつかの実施例では、第２の位置６５８は、ドレイン・マニホールド６４０（図６Ａを参照）に最も近い第２のセグメント６１５Ｂの半分以内にある、ドレイン・フィンガ６１５の第２のセグメント６１５Ｂ内に位置付けられてもよい。
いくつかの実施例では、第１のずれの量１５１０及び／又は第２のずれの量１５２０は実質的にゼロであり得るが、本発明はこれに限定されない。言い換えれば、第１の及び／又は第２の導電ビア６３８は、ドレイン・フィンガ６１５の両縁部６６４、６６５のそれぞれに、又はその近くに、位置付けることができる。この実施例は図１５Ｃに示されている。
図１５Ａ及び図１５Ｃは、ドレイン・フィンガ６１５の各一方縁部６６４、６６５が、それぞれの縁部からずらされている単一の導電ビア６３８を有する実施例を示しているが、本発明はこれに限定されないことが理解されよう。いくつかの実施例では、ドレイン・フィンガ６１５の縁部部分Ｅに（例えば、ドレイン・フィンガ６１５の縁部からずらして）、複数の導電ビア６３８が位置付けられ得る。ドレイン・フィンガ・セグメント６１５Ａ、６１５Ｂの各々がそれぞれのドレイン・フィンガ・セグメント６１５Ａ、６１５Ｂの縁部部分Ｅ内に複数の導電ビア６３８を有する実例が、図１５Ｄに示されている。
いくつかの実施例では、ドレイン相互接続部６３５とドレイン・フィンガ６１５との間の唯一の接続部は、縁部部分Ｅ内に（例えば、ドレイン・フィンガ６１５の両縁部からずらして）、例えば第１の位置６５７及び第２の位置６５８に存在してもよく、この場合、中央部分（例えば中央部分Ｃ）は、ドレイン相互接続部６３５への接続部を有さない。
ここで図１５Ａを参照すると、ゲート・フィンガ６１０がドレイン・フィンガ６１５とは異なる構成の導電ビア６２８を有し得ることが示されている。ドレイン相互接続部６３５は、ドレイン・フィンガ６１５の両縁部６６４、６６５において又はそこからずらして、ドレイン・フィンガ６１５に接続されてもよく、一方、ゲート相互接続部６２５は、ゲート・フィンガ６１０の複数の場所にわたってゲート・フィンガ６１０に接続されてもよい。言い換えれば、ゲート・フィンガの構成は、図６Ｂに関して既に検討したようなものであり得る。
既出の実施例に関連して本明細書で検討したように、エッジ供給型のゲート及び／又はドレインを組み込んだ本発明の実施例は、ソース領域を覆ってゲート相互接続部及び／又はゲート・ランナの少なくとも一部に延在するように構成され得る。図１６Ａは、ゲート・ランナ６２１がソース領域６０５を覆うように延在する、エッジ供給ゲート・フィンガ６１０を組み込んだトランジスタ・デバイス１３００’を示す平面図である。図１６Ｂは、本発明のいくつかの実施例に係る、線Ｄ−Ｄ’に沿って取られた図１６Ａの断面図である。図１６Ｃは、本発明の追加の実施例に係る、同じく線Ｄ−Ｄ’に沿って取られた図１６Ａの断面図である。図１６Ａ〜図１６Ｃの要素のうち、既に記載したものと同様のものは同様の参照番号で表されており、その重複する説明を省略する場合がある。
図１６Ａに示すように、いくつかの実施例では、ゲート・ランナ６２１及び／又はゲート相互接続部６２５の一部は、トランジスタ・デバイス１３００’のソース領域６０５を覆うように延在し得る。ゲート・ランナ６２１及び／又はゲート相互接続部６２５の一部は、ゲート・フィンガ６１０から（例えばＹ方向に）ずらされていてもよい。例えば、図１６Ａ及び図１６Ｂに示すように、ゲート・ランナ６２１は、ゲート・フィンガ６１０と隣り合うソース領域６０５を覆うように延在し得る。ゲート・ランナ６２１は、ゲート相互接続部６２５の内側部分６２９において、ゲート相互接続部６２５に接続していてもよい。内側位置６２９は、ゲート相互接続部６２５の第１の端部６４５と第２の端部６４６との間にあってもよい。いくつかの実施例では、内側位置６２９は、ゲート・フィンガ６１０の中間点にあってもよい。いくつかの実施例では、内側位置６２９は、ゲート・フィンガ６１０の中間点からゲート・フィンガ６１０の長さの１０パーセント以内の距離にあってもよい。いくつかの実施例では、内側位置６２９は、ゲート・フィンガ６１０の中間点からゲート・フィンガ６１０の長さの２０パーセント以内の距離にあってもよい。いくつかの実施例では、内側位置６２９は、ゲート・フィンガ６１０の両端部の間の距離の３分の１から３分の２の間の距離にあってもよい。
ゲート・ランナ６２１は、第１の導電性部分６２７’によって、ゲート相互接続部６２５に接続され得る。いくつかの実施例では、導電性部分６２７’は、半導体構造６９０のゲート・ランナ６２１とゲート相互接続部６２５との間の表面と平行な方向（例えばＹ方向）に延在し得る。
いくつかの実施例では、ゲート・フィンガ６１０は第１のゲート・フィンガ・セグメント６１０Ａ及び第２のゲート・フィンガ・セグメント６１０Ｂから構成されてもよく、それらの間には間隙がある。いくつかの実施例では、第１のゲート・フィンガ・セグメント６１０Ａ及び第２のゲート・フィンガ・セグメント６１０Ｂは共線的に配置され得る。ゲート・フィンガ６１０は両縁部６５４及び６５６を有し得る。第１の一方縁部６５４は、ゲート・マニホールド６２０（図６Ａを参照）に最も近いゲート・フィンガ６１０の縁部に位置付けられ得る。第２の一方縁部６５６は、ドレイン・マニホールド６４０（図６Ａを参照）に最も近いゲート・フィンガ６１０の縁部に位置付けられ得る。ゲート相互接続部６２５とゲート・フィンガ６１０との間の第１の導電ビア６２８は、第１の一方縁部６５４からずらされている第１の位置６４７において、ゲート・フィンガ６１０に接続することができ、ゲート相互接続部６２５とゲート・フィンガ６１０との間の第２の導電ビア６２８は、ゲート・フィンガ６１０の第２の一方縁部６５６からずらされている第２の位置６４８において、ゲート・フィンガ６１０に接続することができる。図１６Ａは両縁部６５４、６５６からのずれの量が実質的にゼロである導電ビア６２８を示しているが、本発明はこれに限定されず、導電ビア６２８をゲート・フィンガ６１０の両縁部６５４、６５６からゼロ以外の距離でずらしてもよいことが理解されよう。したがって、ゲート相互接続部６２５とゲート・フィンガ６１０間の接続部は、本明細書で図１４Ａに関して検討したものと実質的に同様であり得る。
ゲート・ランナ６２１を、図１６Ｂに示すように、ゲート相互接続部６２５と同じレベルに配設してもよいが、本明細書に記載する実施例はこれに限定されない。例えば、図１６Ｃに示すように、ゲート・ランナ６２１を、ゲート相互接続部６２５とは異なるレベルに配設してもよい。そのような実施例では、導電性部分６２７’はまた、半導体構造６９０の頂面に対して垂直な方向（例えばＺ方向）にも延在し得る。
図１６Ａ〜図１６Ｃはゲート相互接続部６２５がゲート・フィンガ６１０を覆うように延在する実施例を示しているが、本発明はこれに限定されないことが理解されよう。いくつかの実施例では、ゲート相互接続部６２５の一部は、半導体基板のゲート・フィンガ６１０と隣り合うソース領域との間にある部分上に延在し得る。図１７Ａは、ゲート・ランナ６２１及びゲート相互接続部６２５の両方が、ゲート・フィンガと隣り合っている半導体構造のエリアを覆うように延在する、トランジスタ・デバイス１３００”の実施例を示す。図１７Ｂは、本発明の実施例に係る、線Ｄ−Ｄ’に沿って取られた図１７Ａの断面図を示す。
図１７Ａに示すように、ゲート・ランナ６２１は、ゲート・フィンガ６１０と隣り合っているソース領域６０５を部分的に覆うように延在し得る。ゲート・ランナ６２１は、第１の導電性部分６２７’を介して、ゲート相互接続部６２５に接続され得る。いくつかの実施例では、第１の導電性部分６２７’は、半導体構造６９０のゲート・ランナ６２１とゲート相互接続部６２５との間の表面と平行な方向（例えばＹ方向）に延在し得る。いくつかの実施例では、第１の導電性部分６２７’は、ゲート・ランナ６２１と同じ又は同様の材料から構成され得る。
ゲート相互接続部６２５は、半導体構造６９０のゲート・フィンガ６１０と隣り合っている部分を覆うように延在し得る。いくつかの実施例では、ゲート相互接続部６２５は、半導体基板６９０のゲート・フィンガ６１０とソース領域１０５との間にある部分上に延在し得る。いくつかの実施例では、ゲート相互接続部６２５は、ソース領域１０５の一部を覆うように延在し得る。
ゲート相互接続部は、第２の導電性部分６２７”を通ってゲート・フィンガ６１０に部分的に接続され得る。第２の導電性部分６２７”は、ゲート相互接続部６２５と導電ビア６２８との間に延在し得る。図１７Ｂに示すように、導電ビア６２８は、本明細書において例えば図１４Ａに関して検討するように、ゲート・フィンガ６１０の縁部部分Ｅに結合され得る。
ゲート・ランナ６２１及びゲート相互接続部６２５は、異なる高さに配設してもよい。いくつかの実施例では、ゲート・ランナ６２１の少なくとも一部は、ゲート相互接続部６２５の一部と重なり合ってもよい。いくつかの実施例では、ゲート・ランナ６２１及びゲート相互接続部６２５はいずれも金属を含み得るが、本発明はこれに限定されない。いくつかの実施例では、ゲート・ランナ６２１の断面は、（例えばＹ方向において）ゲート相互接続部６２５の断面よりも大きい寸法を有し得る。
本明細書に記載するような実施例によって、共線的に配置されてそれにも関わらず並列に配置されているかのように動作する、セグメント化されたゲート・フィンガ６１０を実現でき、このときドレインは内側供給（ｉｎｔｅｒｉｏｒ−ｆｅｄ）の様式で動作する。いくつかの実施例では、この構成によって、フィンガの数を２倍にしなくても、２Ｗの幅を有するトランジスタの各ゲート・フィンガが、Ｗの幅を各々有する並列なより短いゲート・フィンガの対として動作することが可能になる。この構成では、より低いゲート抵抗という利益を維持でき、より高い利得が得られると同時に、同じ高出力が得られる。
エッジ供給ゲート・フィンガはセンタ供給ドレイン・フィンガと共にデバイスのエネルギー伝播方向に従っており、電流加算が同位相で行われることを可能にする。このことは、出力電力密度及び効率に関してより短いフィンガのＲＦ性能を保持するのに寄与することになる。いくつかの実施例では、センタ供給ゲート・フィンガをエッジ供給ドレイン・フィンガと共に使用することによって、同様の利益が得ることができる。
第１の、第２の、などの用語が、本明細書において様々な要素を記述するために使用される場合があるが、これらの要素は、それらの用語によって限定されるものではないことが理解されよう。これらの用語は、ある要素を別の要素から区別するためにのみ使用される。例えば、本発明の範囲から逸脱することなく、第１の要素を第２の要素と呼ぶこともでき、同様に第２の要素を第１の要素と呼ぶこともできる。本明細書で使用する場合、用語「及び／又は」は、関連する列挙された事物のうちの１つ又は複数の、ありとあらゆる組合せを含む。
本明細書で用いられる専門用語は、特定の実施例について記載することだけを目的としており、本発明を限定するものとなることを意図していない。本明細書で使用する場合、単数形の「１つの（ａ）」、「１つの（ａｎ）」、及び「その（ｔｈｅ）」は、文脈上そうでないことが明確に示されていない限り、複数形も含むことを意図している。用語「備える（ｃｏｍｐｒｉｓｅｓ）」、「備えている（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｅｓ）」、及び／又は「含んでいる（ｉｎｃｌｕｄｉｎｇ）」は、本明細書で使用するとき、言及された特徴、整数、ステップ、動作、要素、及び／又は構成要素の存在を明示するが、１つ以上の他の特徴、整数、ステップ、動作、要素、構成要素、及び／又はそれらの群の存在又は追加を除外しないことが、更に理解されよう。
別様に定義されていない限り、本明細書で使用する全ての用語（技術及び／又は科学用語を含む）は、本発明が属する技術の当業者が一般に理解するものと同じ意味を有する。本明細書で使用する用語は、本明細書及び関連技術の文脈におけるその意味と矛盾しない意味を有するものとして解釈するべきであり、本明細書において明示的にそうであると定義しない限りは、理想化された又は過度に形式ばった意味に解釈されるものではないことが、更に理解されよう。
ある要素、例えば層、領域、又は基板が、別の要素の「上にある」又は「上へと」と言及される場合、その要素はその別の要素上に直接存在する若しくはその別の要素上へと直接延在するか、又は介在要素が存在してもよいことが、理解されよう。対照的に、ある要素が別の要素「上に直接」存在する又は別の要素「上へと直接」延在すると言及される場合は、介在する要素は存在しない。また、ある要素が別の要素に「接続されている」又は「結合されている」と言及される場合、そのある要素はその別の要素に直接接続若しくは結合され得るか、又は介在する要素が存在してもよいことも、理解されよう。対照的に、ある要素が別の要素に「直接接続されている」又は「直接結合されている」と言及される場合は、介在する要素は存在しない。
本明細書では、図に示すようなある要素、層、又は領域と別の要素、層、又は領域との関係を説明するために、「下方の」又は「上方の」又は「上側の」又は「下側の」又は「水平な」又は「横方向の」又は「垂直な」などのような相対的な用語が使用され得る。これらの用語は、図に描写されている配置の他にもデバイスの様々な配置を包含するように意図されていることが理解されよう。
本明細書では、本発明の理想化された実施例（及び中間構造）概略図である断面図を参照して、本発明の実施例が記載されている。図面における層及び領域の厚さは、明確にするために誇張されている場合がある。更に、例えば製造技法及び／又は公差の結果としての、図の形状からの変化が想定される。したがって、本発明の実施例は、本明細書に示す領域の特定の形状に限定されるものではなく、例えば製造の結果生じる、形状の逸脱を含むものと解釈するべきである。
図面及び明細書では、本発明の典型的な実施例が開示されており、特定の用語が採用されているものの、それらは単に総称的及び説明的な意味において用いられており、限定を目的とはしておらず、本発明の範囲は以下の特許請求の範囲に規定されている。

Claims (44)

  1. 半導体構造と、
    前記半導体構造上で第１の方向に延在するゲート・フィンガと、
    前記第１の方向に延在し且つゲート相互接続部の内側位置においてゲート信号に結合されるように構成されている、前記ゲート相互接続部と、を備え、前記ゲート相互接続部は、前記ゲート相互接続部の前記内側位置からずらした位置において前記ゲート・フィンガに接続されている、
    トランジスタ・デバイス。
  2. 前記ゲート・フィンガは、前記ゲート・フィンガの両縁部に縁部部分を備え、前記縁部部分同士の間には中央部分があり、
    前記ゲート相互接続部は複数の導電ビアを介して前記ゲート・フィンガの前記縁部部分に接続されている、請求項１に記載のトランジスタ・デバイス。
  3. 前記ゲート・フィンガは、前記ゲート・フィンガの中央部分に接続される導電ビアを有さない、
    請求項１又は２に記載のトランジスタ・デバイス。
  4. 前記縁部部分は、前記ゲート・フィンガの両縁部のそれぞれから、前記ゲート・フィンガの前記第１の方向の幅の３分の１以内にある、請求項１から３までのいずれか一項に記載のトランジスタ・デバイス。
  5. 前記ゲート相互接続部は、前記ゲート・フィンガの第１の縁部と隣り合う前記ゲート・フィンガ上の第１の場所において、及び、前記ゲート・フィンガの第２の縁部と隣り合う前記ゲート・フィンガ上の第２の場所において、前記ゲート・フィンガに接続されている、請求項１から４までのいずれか一項に記載のトランジスタ・デバイス。
  6. 前記半導体構造上で前記第１の方向に延在するゲート・ランナを更に備え、
    前記ゲート相互接続部は第１の端部と第２の端部とを有し、
    前記ゲート相互接続部は、前記ゲート相互接続部の前記第１の端部及び前記第２の端部から離れている前記ゲート相互接続部の前記内側位置において前記ゲート・ランナに接続されている、
    請求項１から５までのいずれか一項に記載のトランジスタ・デバイス。
  7. 前記ゲート・フィンガは前記半導体構造よりも上方の第１のレベルで前記半導体構造上に延在し、前記ゲート相互接続部は、前記半導体構造よりも上方の前記第１のレベルよりも高い第２のレベルで前記半導体構造上に延在し、前記ゲート・ランナは、前記半導体構造よりも上方の前記第２のレベルと同じかそれよりも高い第３のレベルで前記半導体構造上に延在する、
    請求項６に記載のトランジスタ・デバイス。
  8. 前記ゲート・フィンガは第１のセグメントと第２のセグメントとを備え、前記第１のセグメントと前記第２のセグメントの間には間隙がある、請求項１から７までのいずれか一項に記載のトランジスタ・デバイス。
  9. 前記半導体構造上で前記第１の方向に延在するドレイン・フィンガと、
    前記第１の方向に延在し且つドレイン相互接続部の内側位置においてドレイン信号に結合されるように構成されている、前記ドレイン相互接続部と、を更に備え、前記ドレイン相互接続部は複数の導電ビアによって前記ドレイン・フィンガに接続されている、
    請求項１から８までのいずれか一項に記載のトランジスタ・デバイス。
  10. 前記ゲート相互接続部の前記内側位置からずらされている前記位置は、前記ゲート相互接続部の前記内側位置から第１のずれの量だけずらされており、且つ、前記ゲート・フィンガの縁部から第２のずれの量だけずらされており、
    前記第１のずれの量は前記第２のずれの量よりも大きい、請求項１から９までのいずれか一項に記載のトランジスタ・デバイス。
  11. 半導体構造と、
    前記半導体構造上で第１の方向に延在するドレイン・フィンガと、
    前記第１の方向に延在し且つドレイン相互接続部の内側位置においてドレイン信号に結合されるように構成されている、前記ドレイン相互接続部と、を備え、前記ドレイン相互接続部は、前記ドレイン相互接続部の前記内側位置からずらした位置において前記ドレイン・フィンガに接続されている、
    トランジスタ・デバイス。
  12. 前記ドレイン・フィンガは、前記ドレイン・フィンガの両縁部に縁部部分を備え、前記縁部部分同士の間には中央部分があり、
    前記ドレイン相互接続部は複数の導電ビアを介して前記ドレイン・フィンガの前記縁部部分に接続されている、請求項１１に記載のトランジスタ・デバイス。
  13. 前記ドレイン・フィンガは、前記ドレイン・フィンガの中央部分に接続されている導電ビアを有さない、請求項１１又は１２に記載のトランジスタ・デバイス。
  14. 前記縁部部分は、前記ドレイン・フィンガの両縁部のそれぞれから、前記ドレイン・フィンガの前記第１の方向の幅の３分の１以内にある、請求項１１から１３までのいずれか一項に記載のトランジスタ・デバイス。
  15. 前記ドレイン相互接続部は、前記ドレイン・フィンガの第１の縁部と隣り合う前記ドレイン・フィンガ上の第１の場所において、及び、前記ドレイン・フィンガの第２の縁部と隣り合う前記ドレイン・フィンガ上の第２の場所において、前記ドレイン・フィンガに接続されている、請求項１１から１４までのいずれか一項に記載のトランジスタ・デバイス。
  16. 前記半導体構造上で前記第１の方向に延在するドレイン・ランナを更に備え、
    前記ドレイン相互接続部は第１の端部と第２の端部とを有し、
    前記ドレイン相互接続部は、前記ドレイン相互接続部の前記第１の端部及び前記第２の端部から離れている前記ドレイン相互接続部の前記内側位置において前記ドレイン・ランナに接続されている、
    請求項１１から１５までのいずれか一項に記載のトランジスタ・デバイス。
  17. 前記ドレイン・フィンガは前記半導体構造よりも上方の第１のレベルで前記半導体構造上に延在し、前記ドレイン相互接続部は、前記半導体構造よりも上方の前記第１のレベルよりも高い第２のレベルで前記半導体構造上に延在し、前記ドレイン・ランナは、前記半導体構造よりも上方の前記第２のレベルと同じかそれよりも高い第３のレベルで前記半導体構造上に延在する、
    請求項１６に記載のトランジスタ・デバイス。
  18. 前記半導体構造上で前記第１の方向に延在するゲート・フィンガと、
    前記第１の方向に延在し且つゲート相互接続部の内側位置においてゲート信号に結合されるように構成されている、前記ゲート相互接続部と、を更に備え、前記ゲート相互接続部は複数の導電ビアによって前記ゲート・フィンガに接続されている、
    請求項１１から１７までのいずれか一項に記載のトランジスタ・デバイス。
  19. 前記ドレイン相互接続部の前記内側位置からずらされている前記位置は、前記ドレイン相互接続部の前記内側位置から第１のずれの量だけずらされており、且つ、前記ドレイン・フィンガの縁部から第２のずれの量だけずらされており、
    前記第１のずれの量は前記第２のずれの量よりも大きい、
    請求項１１から１９までのいずれか一項に記載のトランジスタ・デバイス。
  20. 半導体構造と、
    前記半導体構造上に交互に配置されており各々が第１の方向に延在する、複数のゲート・フィンガ及び複数のドレイン・フィンガと、を備え、
    前記複数のゲート・フィンガのうちのあるゲート・フィンガ及び前記複数のドレイン・フィンガのうちのあるドレイン・フィンガは、その両縁部にそれぞれの縁部部分を備え、前記それぞれの縁部部分同士の間には中央部分があり、
    前記ゲート・フィンガ又は前記ドレイン・フィンガの一方は、前記それぞれの縁部部分に接続されている複数の導電ビアを有し、且つ、前記中央部分に接続されている導電ビアを有さず、
    前記ゲート・フィンガ又は前記ドレイン・フィンガの他方は、前記中央部分に接続されている少なくとも１つの導電ビアを有する、
    トランジスタ・デバイス。
  21. 前記それぞれの縁部部分は、前記ゲート・フィンガ又は前記ドレイン・フィンガの前記両縁部から、前記ゲート・フィンガ又は前記ドレイン・フィンガの前記第１の方向の幅の３分の１以内にある、請求項２０に記載のトランジスタ・デバイス。
  22. 前記半導体構造上にある複数のゲート相互接続部であって、そのそれぞれ１つが前記複数のゲート・フィンガのそれぞれ１つに結合されている、前記複数のゲート相互接続部と、
    前記半導体構造上に延在する複数のゲート・ランナと、を更に備え、
    前記複数のゲート相互接続部の各々は第１の端部と第２の端部とを有し、
    前記ゲート相互接続部のうちの少なくとも１つは、前記ゲート相互接続部のうちの前記少なくとも１つの前記第１の端部及び前記第２の端部から離れている、前記ゲート相互接続部のうちの前記少なくとも１つの内側位置において、前記ゲート・ランナのうちの１つに接続されている、
    請求項２０又は２１に記載のトランジスタ・デバイス。
  23. 前記半導体構造上に交互に配置されている複数のソース領域及び複数のドレイン領域を更に備え、
    前記複数のゲート・フィンガのそれぞれ１つは、前記ソース領域及び前記ドレイン領域のうちの隣り合うものの間に延在し、
    前記ゲート・ランナのうちの前記少なくとも１つは前記ソース領域のうちの１つの上に延在する、
    請求項２０から２２までのいずれか一項に記載のトランジスタ・デバイス。
  24. 前記ゲート・ランナのうちの前記少なくとも１つは前記第１の方向に延在し、
    前記第１の方向と交差する第２の方向における前記ゲート・ランナのうちの前記少なくとも１つの第１の寸法は、前記第２の方向における前記ゲート相互接続部のうちの前記少なくとも１つの第２の寸法よりも大きい、請求項２３に記載のトランジスタ・デバイス。
  25. 半導体構造と、
    前記半導体構造上で第１の方向に延在する複数のゲート・フィンガと、
    前記半導体構造上で前記第１の方向に延在する第１の端部及び第２の端部を各々有する複数のゲート相互接続部であって、各々が複数の第１の導電ビアによってそれぞれのゲート・フィンガに接続されている、前記複数のゲート相互接続部と、
    前記半導体構造上で前記第１の方向に延在する複数のゲート・ランナと、を備え、
    前記ゲート相互接続部のうちの少なくとも１つは、前記少なくとも１つのゲート相互接続部の前記第１の端部及び前記第２の端部から離れている、前記少なくとも１つのゲート相互接続部の内側位置にある第２の導電ビアによって、前記ゲート・ランナのうちの１つに接続されている、
    トランジスタ・デバイス。
  26. 前記ゲート・フィンガのそれぞれ１つは、前記トランジスタ・デバイス用のゲート電極として機能するように構成されている、請求項２５に記載のトランジスタ・デバイス。
  27. 前記ゲート・フィンガは前記半導体構造よりも上方の第１のレベルで前記半導体構造上に延在し、前記ゲート相互接続部は、前記半導体構造よりも上方の前記第１のレベルよりも高い第２のレベルで前記半導体構造上に延在し、前記ゲート・ランナは、前記半導体構造よりも上方の前記第２のレベルよりも高い第３のレベルで前記半導体構造上に延在する、請求項２５又は２６に記載のトランジスタ・デバイス。
  28. 前記少なくとも１つのゲート相互接続部の前記内側位置は、前記少なくとも１つのゲート相互接続部の前記第１の端部と前記第２の端部との間の距離の３分の１から３分の２の間にある、請求項２５から２７までのいずれか一項に記載のトランジスタ・デバイス。
  29. 前記少なくとも１つのゲート相互接続部の前記内側位置は、前記少なくとも１つのゲート相互接続部の前記第１の端部と前記第２の端部との間の半分の地点にある、請求項２５から２８までのいずれか一項に記載のトランジスタ・デバイス。
  30. 前記ゲート・フィンガのうちの第１のものは第１のセグメントと第２のセグメントとを備え、前記第１のセグメントと前記第２のセグメントの間には間隙がある、請求項２５から２９までのいずれか一項に記載のトランジスタ・デバイス。
  31. 前記ゲート相互接続部のうちの前記少なくとも１つの前記内側位置は、前記間隙と垂直方向に重なり合っている、請求項３０に記載のトランジスタ・デバイス。
  32. 前記ゲート・ランナに接続されている前記半導体構造上にあるゲート・マニホールドを更に備え、前記ゲート・マニホールドは前記半導体構造上で前記第１の方向と交差する第２の方向に延在する、請求項２５から３１までのいずれか一項に記載のトランジスタ・デバイス。
  33. 前記ゲート・ランナは第１のゲート・ランナであり、各第１のゲート・ランナは第３の端部と第４の端部とを有し、
    前記内側位置は第１の内側位置であり、
    前記トランジスタ・デバイスは、前記半導体構造上で前記第１の方向に延在する複数の第２のゲート・ランナを更に備え、
    少なくとも１つの第２のゲート・ランナが第３の導電ビアによって第１のゲート・ランナに接続されており、前記第３の導電ビアは、前記第１のゲート・ランナの前記第３の端部及び前記第４の端部から離れている、前記第１のゲート・ランナの第２の内側位置において、前記第１のゲート・ランナに接続されており、
    前記ゲート・マニホールドは、前記第２のゲート・ランナのそれぞれ１つを介して、前記第１のゲート・ランナに接続されている、
    請求項３２に記載のトランジスタ・デバイス。
  34. 前記内側位置は第１の内側位置であり、
    前記トランジスタ・デバイスは、
    前記半導体構造上で前記第１の方向に延在する複数のドレイン・フィンガと、
    前記半導体構造上で前記第１の方向に延在する第３の端部及び第４の端部を各々有する複数のドレイン相互接続部であって、各々が複数の第３の導電ビアによってそれぞれのドレイン・フィンガに接続されている、前記複数のドレイン相互接続部と、
    前記半導体構造上で前記第１の方向に延在する複数のドレイン・ランナと、を更に備え、
    少なくとも１つのドレイン相互接続部の前記第３の端部及び前記第４の端部から離れている、前記少なくとも１つのドレイン相互接続部の第２の内側位置は、第４の導電ビアによってドレイン・ランナに接続されており、
    前記トランジスタ・デバイスはまた、前記半導体構造上にあり且つ前記複数のドレイン・ランナに接続されているドレイン・マニホールドを更に備える、
    請求項２５から３３までのいずれか一項に記載のトランジスタ・デバイス。
  35. 半導体構造と、
    前記半導体構造上に交互に配置されている複数のソース領域及び複数のドレイン領域と、
    前記半導体構造よりも上方の第１のレベルで前記ソース領域及び前記ドレイン領域の隣り合うものの間にそれぞれ延在する、複数のゲート・フィンガと、
    前記半導体構造よりも上方の前記第１のレベルよりも高い第２のレベルにある、前記半導体構造上にある複数のゲート相互接続部であって、各々が複数の第１の導電ビアによってそれぞれのゲート・フィンガに接続されている、前記複数のゲート相互接続部と、
    前記半導体構造よりも上方の前記第２のレベルよりも高い第３のレベルにある、前記半導体構造上にある複数のゲート・ランナと、を備え、前記ゲート・ランナのうちの少なくとも１つは、第２の導電ビアによって前記ゲート相互接続部のうちの少なくとも１つに接続されており、前記第２の導電ビアは、隣り合うソース領域と重なり合う、前記ゲート相互接続部のうちの前記少なくとも１つにおける第１の内側位置において、前記ゲート相互接続部のうちの前記少なくとも１つに接続している、
    トランジスタ・デバイス。
  36. 前記第１の内側位置は、前記ゲート相互接続部のうちの前記少なくとも１つの第１の端部と第２の端部との間の距離の３分の１と３分の２との間にある、請求項３５に記載のトランジスタ・デバイス。
  37. 前記半導体構造上にあり且つ前記ゲート・ランナに接続されているゲート・マニホールドを更に備え、
    前記複数のゲート・ランナは第１のゲート・ランナであり、各第１のゲート・ランナは第３の端部と第４の端部とを有し、
    前記トランジスタ・デバイスは、前記半導体構造上に延在する複数の第２のゲート・ランナを更に備え、
    第２のゲート・ランナは、第３の導電ビアによって前記第１のゲート・ランナのうちの前記少なくとも１つに接続されており、前記第３の導電ビアは、前記第１のゲート・ランナのうちの前記少なくとも１つの前記第３の端部及び前記第４の端部から離れている、前記第１のゲート・ランナのうちの前記少なくとも１つの第２の内側位置において、前記第１のゲート・ランナのうちの前記少なくとも１つに接続されており、
    前記ゲート・マニホールドは、前記複数の第２のゲート・ランナのそれぞれ１つを介して、前記複数の第１のゲート・ランナに接続されている、請求項３５又は３６に記載のトランジスタ・デバイス。
  38. 前記ゲート・ランナのうちの前記少なくとも１つの幅は、前記ゲート相互接続部のうちの前記少なくとも１つの幅よりも大きい、請求項３５から３７までのいずれか一項に記載のトランジスタ・デバイス。
  39. 前記トランジスタ・デバイスは、
    前記複数のドレイン領域のそれぞれの上にある複数のドレイン・フィンガと、
    前記半導体構造上にある複数のドレイン相互接続部であって、各々が複数の第３の導電ビアによってそれぞれのドレイン・フィンガに接続されている、前記複数のドレイン相互接続部と、
    前記半導体構造上にある複数のドレイン・ランナであって、前記ドレイン・ランナのうちの少なくとも１つは、隣り合うソース領域と重なり合う前記ドレイン相互接続部のうちの少なくとも１つにおける第２の内側位置において、前記ドレイン相互接続部のうちの前記少なくとも１つに接続している第４の導電ビアによって、前記ドレイン相互接続部のうちの前記少なくとも１つに接続されている、前記複数のドレイン・ランナと、
    前記半導体構造上にあり且つ前記ドレイン・ランナに接続されているドレイン・マニホールドと、を更に備える、請求項３５から３８までのいずれか一項に記載のトランジスタ・デバイス。
  40. 前記ゲート・ランナは、前記半導体構造よりも上方の前記ドレイン・ランナのうちの前記少なくとも１つとは異なるレベルにある、請求項３９に記載のトランジスタ・デバイス。
  41. 半導体構造と、
    前記半導体構造上に延在する複数のゲート・フィンガと、
    前記半導体構造上にある複数のゲート相互接続部であって、前記ゲート相互接続部の各々は前記ゲート・フィンガのそれぞれ１つに電気的に結合されており、各ゲート相互接続部は第１の端部及び第２の端部を有する、前記複数のゲート相互接続部と、
    前記半導体構造上にある複数のゲート・ランナと、を備え、前記ゲート・ランナのうちの少なくとも１つは、導電ビアによって前記ゲート相互接続部のうちの少なくとも１つに接続されており、前記導電ビアを介して前記ゲート相互接続部のうちの前記少なくとも１つの前記第１の端部において受け取られた電流は、前記導電ビアを介して前記ゲート相互接続部のうちの前記少なくとも１つの前記第２の端部において受け取られた電流との位相差が１度未満である、
    トランジスタ・デバイス。
  42. 前記ゲート・ランナ及び前記ゲート相互接続部は第１の方向に延在し、
    前記第１の方向と交差する第２の方向における前記ゲート・ランナのうちの前記少なくとも１つの第１の寸法は、前記第２の方向における前記ゲート相互接続部のうちの前記少なくとも１つの第２の寸法よりも大きい、請求項４１に記載のトランジスタ・デバイス。
  43. 前記導電ビアは、前記ゲート相互接続部のうちの前記少なくとも１つの前記第１の端部と前記第２の端部との間の距離の３分の１と３分の２との間にある、前記ゲート相互接続部のうちの前記少なくとも１つの内側位置に接続されている、請求項４１又は４２に記載のトランジスタ・デバイス。
  44. 前記ゲート・フィンガのうちの第１のものは第１のセグメントと第２のセグメントとを備え、前記第１のセグメントと前記第２のセグメントの間には間隙がある、請求項４１から４３までのいずれか一項に記載のトランジスタ・デバイス。
JP2021500669A 2018-07-11 2019-07-09 改善されたドレイン相互接続部及び／又はゲート相互接続部、並びにフィンガ構造 Active JP7132419B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2022133786A JP7443437B2 (ja) 2018-07-11 2022-08-25 改善されたドレイン相互接続部及び／又はゲート相互接続部、並びにフィンガ構造

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US16/032,571 2018-07-11
US16/032,571 US10483352B1 (en) 2018-07-11 2018-07-11 High power transistor with interior-fed gate fingers
US16/375,398 2019-04-04
US16/375,398 US10763334B2 (en) 2018-07-11 2019-04-04 Drain and/or gate interconnect and finger structure
PCT/US2019/040960 WO2020014199A1 (en) 2018-07-11 2019-07-09 Improved drain and/or gate interconnect and finger structure

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2022133786A Division JP7443437B2 (ja) 2018-07-11 2022-08-25 改善されたドレイン相互接続部及び／又はゲート相互接続部、並びにフィンガ構造

Publications (2)

Publication Number Publication Date
JP2021530868A true JP2021530868A (ja) 2021-11-11
JP7132419B2 JP7132419B2 (ja) 2022-09-06

Family

ID=67470700

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2021500669A Active JP7132419B2 (ja) 2018-07-11 2019-07-09 改善されたドレイン相互接続部及び／又はゲート相互接続部、並びにフィンガ構造
JP2022133786A Active JP7443437B2 (ja) 2018-07-11 2022-08-25 改善されたドレイン相互接続部及び／又はゲート相互接続部、並びにフィンガ構造

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2022133786A Active JP7443437B2 (ja) 2018-07-11 2022-08-25 改善されたドレイン相互接続部及び／又はゲート相互接続部、並びにフィンガ構造

Country Status (6)

Country Link
US (3) US10763334B2 (ja)
EP (1) EP3821462A1 (ja)
JP (2) JP7132419B2 (ja)
KR (2) KR102531010B1 (ja)
CN (1) CN112424930A (ja)
WO (1) WO2020014199A1 (ja)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4318909A3 (en) * 2011-05-05 2024-03-06 PSEMI Corporation Dc-dc converter with modular stages
US10763334B2 (en) 2018-07-11 2020-09-01 Cree, Inc. Drain and/or gate interconnect and finger structure
US10600746B2 (en) 2018-07-19 2020-03-24 Cree, Inc. Radio frequency transistor amplifiers and other multi-cell transistors having gaps and/or isolation structures between groups of unit cell transistors
US10770415B2 (en) 2018-12-04 2020-09-08 Cree, Inc. Packaged transistor devices with input-output isolation and methods of forming packaged transistor devices with input-output isolation
US11417746B2 (en) 2019-04-24 2022-08-16 Wolfspeed, Inc. High power transistor with interior-fed fingers
US10720913B1 (en) * 2019-05-28 2020-07-21 Infineon Technologies Austria Ag Integrated failsafe pulldown circuit for GaN switch
CN112447834A (zh) * 2019-08-30 2021-03-05 广东致能科技有限公司 半导体器件及其制造方法
US10958268B1 (en) 2019-09-04 2021-03-23 Infineon Technologies Austria Ag Transformer-based driver for power switches
US10979032B1 (en) 2020-01-08 2021-04-13 Infineon Technologies Austria Ag Time-programmable failsafe pulldown circuit for GaN switch
EP4016611A1 (en) * 2020-12-21 2022-06-22 Nxp B.V. Metal oxide semicondutor device and method of construction therefor

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5744843A (en) * 1996-08-28 1998-04-28 Texas Instruments Incorporated CMOS power device and method of construction and layout
JP2002299351A (ja) * 2001-03-30 2002-10-11 Fujitsu Quantum Devices Ltd 電力増幅用半導体装置
JP2007173731A (ja) * 2005-12-26 2007-07-05 Mitsumi Electric Co Ltd 半導体装置
JP2010147254A (ja) * 2008-12-18 2010-07-01 Renesas Electronics Corp 半導体装置
US20110102077A1 (en) * 2009-10-30 2011-05-05 Freescale Semiconductor, Inc. Semiconductor device with feedback control
JP2011524079A (ja) * 2008-05-07 2011-08-25 インターナショナル・ビジネス・マシーンズ・コーポレーション エレクトロマイグレーション対応のｆｅｔトランジスタ
US9653410B1 (en) * 2016-03-15 2017-05-16 Nxp Usa, Inc. Transistor with shield structure, packaged device, and method of manufacture
US20180190814A1 (en) * 2016-12-29 2018-07-05 Texas Instruments Incorporated Laterally Diffused Metal Oxide Semiconductor with Gate Poly Contact within Source Window

Family Cites Families (93)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS555915B2 (ja) 1975-01-14 1980-02-12
US4498093A (en) 1981-09-14 1985-02-05 At&T Bell Laboratories High-power III-V semiconductor device
US4721986A (en) 1984-02-21 1988-01-26 International Rectifier Corporation Bidirectional output semiconductor field effect transistor and method for its maufacture
US5025296A (en) 1988-02-29 1991-06-18 Motorola, Inc. Center tapped FET
EP0606350B1 (en) 1991-09-30 1998-05-13 Luminis Pty. Limited Gallium arsenide mesfet imager
JPH0643970A (ja) 1992-07-24 1994-02-18 Matsushita Electric Ind Co Ltd 情報記憶媒体とこの情報記憶媒体に使用される情報記憶媒体用機能ブロックとこの情報記憶媒体を使用した情報記憶装置
US5430247A (en) 1993-08-31 1995-07-04 Motorola, Inc. Twisted-pair planar conductor line off-set structure
US5592006A (en) 1994-05-13 1997-01-07 International Rectifier Corporation Gate resistor for IGBT
US6023086A (en) 1997-09-02 2000-02-08 Motorola, Inc. Semiconductor transistor with stabilizing gate electrode
US6316793B1 (en) 1998-06-12 2001-11-13 Cree, Inc. Nitride based transistors on semi-insulating silicon carbide substrates
US6169302B1 (en) * 1999-07-27 2001-01-02 Advanced Micro Devices, Inc. Determination of parasitic capacitance between the gate and drain/source local interconnect of a field effect transistor
JP2001094094A (ja) 1999-09-21 2001-04-06 Hitachi Ltd 半導体装置およびその製造方法
US6274896B1 (en) 2000-01-14 2001-08-14 Lexmark International, Inc. Drive transistor with fold gate
SE520109C2 (sv) 2000-05-17 2003-05-27 Ericsson Telefon Ab L M Effekttransistorer för radiofrekvenser
JP4322414B2 (ja) 2000-09-19 2009-09-02 株式会社ルネサステクノロジ 半導体装置
JP3542116B2 (ja) 2000-09-29 2004-07-14 ユーディナデバイス株式会社 高周波回路
US6548333B2 (en) 2000-12-01 2003-04-15 Cree, Inc. Aluminum gallium nitride/gallium nitride high electron mobility transistors having a gate contact on a gallium nitride based cap segment
US6849882B2 (en) 2001-05-11 2005-02-01 Cree Inc. Group-III nitride based high electron mobility transistor (HEMT) with barrier/spacer layer
JP2003007727A (ja) 2001-06-22 2003-01-10 Sanyo Electric Co Ltd 化合物半導体装置
JP2003115732A (ja) 2001-10-03 2003-04-18 Hitachi Ltd 半導体装置
JP2003168736A (ja) 2001-11-30 2003-06-13 Hitachi Ltd 半導体素子及び高周波電力増幅装置並びに無線通信機
US7030428B2 (en) 2001-12-03 2006-04-18 Cree, Inc. Strain balanced nitride heterojunction transistors
US6982204B2 (en) 2002-07-16 2006-01-03 Cree, Inc. Nitride-based transistors and methods of fabrication thereof using non-etched contact recesses
JP2005183770A (ja) 2003-12-22 2005-07-07 Mitsubishi Electric Corp 高周波用半導体装置
US7045404B2 (en) 2004-01-16 2006-05-16 Cree, Inc. Nitride-based transistors with a protective layer and a low-damage recess and methods of fabrication thereof
US7135747B2 (en) 2004-02-25 2006-11-14 Cree, Inc. Semiconductor devices having thermal spacers
GB0416174D0 (en) 2004-07-20 2004-08-18 Koninkl Philips Electronics Nv Insulated gate field effect transistors
US7238560B2 (en) 2004-07-23 2007-07-03 Cree, Inc. Methods of fabricating nitride-based transistors with a cap layer and a recessed gate
US7288803B2 (en) 2004-10-01 2007-10-30 International Rectifier Corporation III-nitride power semiconductor device with a current sense electrode
JP2006156902A (ja) 2004-12-01 2006-06-15 Mitsubishi Electric Corp 高周波用半導体装置
JP5011549B2 (ja) 2004-12-28 2012-08-29 株式会社村田製作所 半導体装置
US7956421B2 (en) 2008-03-13 2011-06-07 Tela Innovations, Inc. Cross-coupled transistor layouts in restricted gate level layout architecture
US7692223B2 (en) * 2006-04-28 2010-04-06 Semiconductor Energy Laboratory Co., Ltd Semiconductor device and method for manufacturing the same
US7492235B2 (en) 2006-10-25 2009-02-17 Avago Technologies Wireless Ip (Singapore) Pte. Ltd. Transmission line transistor attenuator
JP5300238B2 (ja) 2006-12-19 2013-09-25 パナソニック株式会社 窒化物半導体装置
US20080157222A1 (en) 2006-12-27 2008-07-03 Mediatek Inc. Rf integrated circuit device
US9741673B2 (en) 2007-06-22 2017-08-22 Cree, Inc. RF transistor packages with high frequency stabilization features and methods of forming RF transistor packages with high frequency stabilization features
US8076994B2 (en) 2007-06-22 2011-12-13 Cree, Inc. RF power transistor packages with internal harmonic frequency reduction and methods of forming RF power transistor packages with internal harmonic frequency reduction
JP2009016686A (ja) 2007-07-06 2009-01-22 Toshiba Corp 高周波用トランジスタ
US8026596B2 (en) 2007-08-15 2011-09-27 International Rectifier Corporation Thermal designs of packaged gallium nitride material devices and methods of packaging
JP5106041B2 (ja) 2007-10-26 2012-12-26 株式会社東芝 半導体装置
US20120012908A1 (en) 2009-03-30 2012-01-19 Koji Matsunaga Semiconductor device
JP5238633B2 (ja) 2009-07-27 2013-07-17 株式会社東芝 半導体装置
WO2011114535A1 (ja) 2010-03-19 2011-09-22 富士通株式会社 化合物半導体装置及びその製造方法
JP5457292B2 (ja) 2010-07-12 2014-04-02 パナソニック株式会社 窒化物半導体装置
JP5185341B2 (ja) 2010-08-19 2013-04-17 株式会社東芝 半導体装置及びその製造方法
JP2012084743A (ja) 2010-10-13 2012-04-26 Fujitsu Semiconductor Ltd 半導体装置及び電源装置
JP2012182438A (ja) 2011-02-08 2012-09-20 Toshiba Corp 半導体装置
JP5733616B2 (ja) 2011-04-21 2015-06-10 住友電工デバイス・イノベーション株式会社 半導体装置
WO2012176399A1 (ja) 2011-06-24 2012-12-27 パナソニック株式会社 窒化物半導体装置
JP2013183061A (ja) 2012-03-02 2013-09-12 Toshiba Corp 半導体装置
US20130313653A1 (en) 2012-05-25 2013-11-28 Infineon Technologies Austria Ag MOS Transistor with Multi-finger Gate Electrode
JP5580365B2 (ja) 2012-05-29 2014-08-27 旭化成エレクトロニクス株式会社 電流制御回路およびこれを用いたｐｌｌ回路
JP5983117B2 (ja) 2012-07-11 2016-08-31 三菱電機株式会社 半導体装置
JP2014078568A (ja) 2012-10-09 2014-05-01 Sumitomo Electric Ind Ltd 半導体装置
JP6043970B2 (ja) 2012-12-21 2016-12-14 パナソニックＩｐマネジメント株式会社 半導体装置
JP5940481B2 (ja) 2013-03-22 2016-06-29 株式会社東芝 半導体装置
US9788466B2 (en) 2013-04-16 2017-10-10 Skyworks Solutions, Inc. Apparatus and methods related to ground paths implemented with surface mount devices
US10833185B2 (en) 2013-09-10 2020-11-10 Delta Electronics, Inc. Heterojunction semiconductor device having source and drain pads with improved current crowding
US10236236B2 (en) 2013-09-10 2019-03-19 Delta Electronics, Inc. Heterojunction semiconductor device for reducing parasitic capacitance
TWI577022B (zh) 2014-02-27 2017-04-01 台達電子工業股份有限公司 半導體裝置與應用其之半導體裝置封裝體
US9741653B2 (en) 2013-09-18 2017-08-22 Skyworks Solutions, Inc. Devices and methods related to radio-frequency switches having reduced-resistance metal layout
JP6211867B2 (ja) 2013-09-24 2017-10-11 ルネサスエレクトロニクス株式会社 半導体装置
JP6199147B2 (ja) 2013-10-02 2017-09-20 トランスフォーム・ジャパン株式会社 電界効果型化合物半導体装置及びその製造方法
JP5505915B1 (ja) 2013-10-30 2014-05-28 太陽誘電株式会社 通信モジュール
JP6219140B2 (ja) 2013-11-22 2017-10-25 ルネサスエレクトロニクス株式会社 半導体装置
US9450547B2 (en) 2013-12-12 2016-09-20 Freescale Semiconductor, Inc. Semiconductor package having an isolation wall to reduce electromagnetic coupling
CN103730346B (zh) * 2013-12-24 2016-08-31 京东方科技集团股份有限公司 一种薄膜晶体管及其制备方法、阵列基板、显示装置
US9673164B2 (en) 2014-04-25 2017-06-06 Nxp Usa, Inc. Semiconductor package and system with an isolation structure to reduce electromagnetic coupling
US9641163B2 (en) 2014-05-28 2017-05-02 Cree, Inc. Bandwidth limiting methods for GaN power transistors
JP6600491B2 (ja) 2014-07-31 2019-10-30 エイブリック株式会社 Ｅｓｄ素子を有する半導体装置
US9564861B2 (en) 2014-10-31 2017-02-07 Nxp Usa, Inc. Broadband radio frequency power amplifiers, and methods of manufacture thereof
JP2016100471A (ja) 2014-11-21 2016-05-30 住友電気工業株式会社 半導体装置及び半導体装置の製造方法
WO2016181954A1 (ja) 2015-05-11 2016-11-17 株式会社村田製作所 高周波モジュール
US9986639B2 (en) 2015-06-29 2018-05-29 Analog Devices Global Vertical magnetic barrier for integrated electronic module and related methods
US9607953B1 (en) 2016-02-24 2017-03-28 Nxp Usa, Inc. Semiconductor package with isolation wall
US10128365B2 (en) 2016-03-17 2018-11-13 Cree, Inc. Bypassed gate transistors having improved stability
US9786660B1 (en) * 2016-03-17 2017-10-10 Cree, Inc. Transistor with bypassed gate structure field
JP6724546B2 (ja) 2016-05-24 2020-07-15 Tdk株式会社 電子部品パッケージ
US10249725B2 (en) 2016-08-15 2019-04-02 Delta Electronics, Inc. Transistor with a gate metal layer having varying width
CN109863592B (zh) 2016-10-24 2022-12-20 三菱电机株式会社 高频放大器
US9979361B1 (en) 2016-12-27 2018-05-22 Nxp Usa, Inc. Input circuits for RF amplifier devices, and methods of manufacture thereof
US10515924B2 (en) 2017-03-10 2019-12-24 Skyworks Solutions, Inc. Radio frequency modules
CN106941121B (zh) * 2017-05-16 2019-11-26 厦门天马微电子有限公司 一种薄膜晶体管及其制备方法、阵列基板和显示装置
US9917104B1 (en) 2017-06-19 2018-03-13 Tower Semiconductor Ltd. Hybrid MOS-PCM CMOS SOI switch
US10270402B1 (en) 2017-11-30 2019-04-23 Nxp Usa, Inc. Broadband input matching and video bandwidth circuits for power amplifiers
US10763334B2 (en) * 2018-07-11 2020-09-01 Cree, Inc. Drain and/or gate interconnect and finger structure
US10483352B1 (en) * 2018-07-11 2019-11-19 Cree, Inc. High power transistor with interior-fed gate fingers
US10600746B2 (en) 2018-07-19 2020-03-24 Cree, Inc. Radio frequency transistor amplifiers and other multi-cell transistors having gaps and/or isolation structures between groups of unit cell transistors
US10506704B1 (en) 2018-08-21 2019-12-10 Nxp Usa, Inc. Electromagnetically-shielded microelectronic assemblies and methods for the fabrication thereof
US10593619B1 (en) 2018-08-28 2020-03-17 Nsp Usa, Inc. Transistor shield structure, packaged device, and method of manufacture
US10886399B2 (en) 2018-09-07 2021-01-05 Nxp Usa, Inc. High voltage semiconductor device and method of fabrication
US11417746B2 (en) 2019-04-24 2022-08-16 Wolfspeed, Inc. High power transistor with interior-fed fingers

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5744843A (en) * 1996-08-28 1998-04-28 Texas Instruments Incorporated CMOS power device and method of construction and layout
JP2002299351A (ja) * 2001-03-30 2002-10-11 Fujitsu Quantum Devices Ltd 電力増幅用半導体装置
JP2007173731A (ja) * 2005-12-26 2007-07-05 Mitsumi Electric Co Ltd 半導体装置
JP2011524079A (ja) * 2008-05-07 2011-08-25 インターナショナル・ビジネス・マシーンズ・コーポレーション エレクトロマイグレーション対応のｆｅｔトランジスタ
JP2010147254A (ja) * 2008-12-18 2010-07-01 Renesas Electronics Corp 半導体装置
US20110102077A1 (en) * 2009-10-30 2011-05-05 Freescale Semiconductor, Inc. Semiconductor device with feedback control
US9653410B1 (en) * 2016-03-15 2017-05-16 Nxp Usa, Inc. Transistor with shield structure, packaged device, and method of manufacture
US20180190814A1 (en) * 2016-12-29 2018-07-05 Texas Instruments Incorporated Laterally Diffused Metal Oxide Semiconductor with Gate Poly Contact within Source Window

Also Published As

Publication number Publication date
KR102457015B1 (ko) 2022-10-21
WO2020014199A1 (en) 2020-01-16
US10763334B2 (en) 2020-09-01
US11424333B2 (en) 2022-08-23
EP3821462A1 (en) 2021-05-19
US20200381527A1 (en) 2020-12-03
KR20210020143A (ko) 2021-02-23
US11757013B2 (en) 2023-09-12
KR102531010B1 (ko) 2023-05-11
JP7443437B2 (ja) 2024-03-05
CN112424930A (zh) 2021-02-26
KR20220147694A (ko) 2022-11-03
US20200020779A1 (en) 2020-01-16
JP7132419B2 (ja) 2022-09-06
US20220302272A1 (en) 2022-09-22
JP2022169706A (ja) 2022-11-09

Similar Documents

Publication Publication Date Title
KR102586156B1 (ko) 내부-급전 핑거들을 갖는 고전력 트랜지스터
JP7443437B2 (ja) 改善されたドレイン相互接続部及び／又はゲート相互接続部、並びにフィンガ構造
US10483352B1 (en) High power transistor with interior-fed gate fingers
US10600746B2 (en) Radio frequency transistor amplifiers and other multi-cell transistors having gaps and/or isolation structures between groups of unit cell transistors
US7135747B2 (en) Semiconductor devices having thermal spacers
KR102632903B1 (ko) 트랜지스터 레벨 입력 및 출력 고조파 종단들
US5287072A (en) Semiconductor device for improving high-frequency characteristics and avoiding chip cracking
US8357979B2 (en) Electronic device comprising a field effect transistor for high-frequency applications

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210304

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210304

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20220414

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220517

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220722

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220802

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220825

R150 Certificate of patent or registration of utility model

Ref document number: 7132419

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150