JP6600491B2 - Ｅｓｄ素子を有する半導体装置 - Google Patents

Ｅｓｄ素子を有する半導体装置 Download PDF

Info

Publication number
JP6600491B2
JP6600491B2 JP2015114024A JP2015114024A JP6600491B2 JP 6600491 B2 JP6600491 B2 JP 6600491B2 JP 2015114024 A JP2015114024 A JP 2015114024A JP 2015114024 A JP2015114024 A JP 2015114024A JP 6600491 B2 JP6600491 B2 JP 6600491B2
Authority
JP
Japan
Prior art keywords
type
semiconductor substrate
esd element
region
well
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2015114024A
Other languages
English (en)
Other versions
JP2016036014A (ja
Inventor
智光 理崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ablic Inc
Original Assignee
Ablic Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ablic Inc filed Critical Ablic Inc
Priority to JP2015114024A priority Critical patent/JP6600491B2/ja
Priority to TW104122041A priority patent/TWI678785B/zh
Priority to PCT/JP2015/069643 priority patent/WO2016017383A1/ja
Priority to KR1020177005387A priority patent/KR20170038020A/ko
Priority to EP15828226.9A priority patent/EP3176823B1/en
Priority to CN201580040741.5A priority patent/CN106575653B/zh
Priority to US15/328,724 priority patent/US10438944B2/en
Publication of JP2016036014A publication Critical patent/JP2016036014A/ja
Application granted granted Critical
Publication of JP6600491B2 publication Critical patent/JP6600491B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
    • H01L27/027—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements specially adapted to provide an electrical current path other than the field effect induced current path
    • H01L27/0274—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements specially adapted to provide an electrical current path other than the field effect induced current path involving a parasitic bipolar transistor triggered by the electrical biasing of the gate electrode of the field effect transistor, e.g. gate coupled transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/4824—Pads with extended contours, e.g. grid structure, branch structure, finger structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
    • H01L27/027—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements specially adapted to provide an electrical current path other than the field effect induced current path
    • H01L27/0277—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements specially adapted to provide an electrical current path other than the field effect induced current path involving a parasitic bipolar transistor triggered by the local electrical biasing of the layer acting as base of said parasitic bipolar transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Geometry (AREA)
  • General Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

本発明は、トランジスタよりなるＥＳＤ素子を有する半導体装置に関する。
ＩＣの機能に関係ないが信頼性上無くてはならないのがＥＳＤ素子である。これは静電気放電素子のことで、静電気によってＩＣが破壊されないように静電気を放電させる素子のことである。
そのため、静電気によってＥＳＤ素子自体が熱破壊されず、内部回路に静電気が入る前に素早く電荷を引き抜き、内部回路を守れることが必須条件となる。これらの条件を満足するために、局所的な発熱を抑制し、かつ、駆動能力の高いことがＥＳＤ素子特性に求められる。
代表的なＥＳＤ保護回路として図８（Ａ）〜（Ｃ）に示すようなＮＭＯＳトランジスタが上げられる。ここで（Ａ）は平面図、（Ｂ）は線分Ａ−Ａ’の断面図、（Ｃ）は等価回路である。このＮＭＯＳトランジスタのゲート電極１〜６とＮ＋ソース１１は低い方の電源電位を有するVｓｓ端子に配線１７を介して接続され、Ｎ＋ドレイン１２はパッドに配線１８を介して接続されている。ＮＭＯＳトランジスタはＰウェル１４内にある。Ｐウェル１４には電位を固定するためのＰウェル電位固定用Ｐ＋領域１３があり、コンタクト１６を介してVｓｓ電位を有する配線１７に接続されている。なお、ここで、Ｎ＋あるいはＰ＋の表示は半導体の導電型と共に＋の記号によりその不純物濃度がＮあるいはＰで表される領域に比べて高く、金属配線とオーミックコンタクトが概ね形成できる濃度であることを表している。Ｎ＋ドレインを高濃度のＮ型ドレインと書いても同じ意味であるとする。
パッドに注入された静電気がＮ＋ドレイン１２でブレイクダウンを起こし、それによって発生した正孔がＰウェル１４の電位を上昇させることによってＮＭＯＳトランジスタの寄生バイポーラ動作を誘発させ、Ｎ＋ドレイン１２からＮ＋ソース１１に静電気を逃がすため、ダイオード型ＥＳＤ素子に比べてＥＳＤ耐量が高いことで知られている。
一方でこの構造特有の問題がある。特許文献１に記載があるようにＰウェル１４は抵抗が高いため、Ｐウェル１４の電位を固定するためのＰウェル電位固定用Ｐ＋領域１３から離れているトランジスタ付近のＰウェルに正孔が溜まり、寄生バイポーラ動作が起こり易い。そのため、Ｐウェル電位固定用Ｐ＋領域１３から離れているトランジスタに電流が集中しＥＳＤ耐量が思うように得られない問題が生じる。
図８（Ｂ）から分かるように、Ｐウェル電位固定用Ｐ＋領域１３から最も離れているのはゲート電極３と４のトランジスタ、最も近いのはゲート電極１と６のトランジスタであり、その中間の距離はゲート電極２と５のトランジスタである。なお、両側のトランジスタとウェル電位固定用Ｐ＋領域１３との間には分離のためのＬＯＣＯＳ酸化膜１０があり、それぞれのゲート電極の下にはゲート絶縁膜１５が配置されている。そして、図８（Ｃ）に示すようにゲート電極１、６のトランジスタはＲｐｗ１、ゲート電極２、５のトランジスタはＲｐｗ２、ゲート電極３、４のトランジスタはＲｐｗ３のＰウェル寄生抵抗がそれぞれのトランジスタ直下のＰ0ウェル１４からＶｓｓの間に存在する。この寄生抵抗は、それぞれのトランジスタからＰウェル電位固定用Ｐ＋領域１３までの距離に対応しているので以下の関係が成り立つ。
Ｒｐｗ１＜Ｒｐｗ２＜Ｒｐｗ３
したがって、最も寄生バイポーラ動作を起こし易いのはＲｐｗ３の寄生抵抗を持つゲート電極３、４のトランジスタであり、その電流電圧特性は図８（Ｄ）のＩＶ特性５２にしめされるものとなり、電流の集中が生じる。ゲート電極２、５のトランジスタ、ゲート電極１、６のトランジスタはそれぞれＩＶ特性５１および５０を示す。
この解決策として特許文献1に示される発明が成されている。図９（Ａ）〜（Ｃ）はこの発明の概念図であり、（Ａ）は平面図、（Ｂ）は線分Ｂ−Ｂ’の断面図、（Ｃ）は等価回路である。また（Ａ）においてパッド電極１８はフローティングにしているわけではなく上層電極を介してパッドに繋がることを想定している。
図８（Ａ）〜（Ｃ）と図９（Ａ）〜（Ｃ）を比較すると、図９（Ａ）〜（Ｃ）はゲート電極１〜６をＰウェル固定用第一Ｐ＋領域２３が接続されているＶｓｓ電極１７に直接接続せず、Ｐウェル固定用第二Ｐ＋領域２４とゲート電極をつなぐ電極２０でゲート電極１〜６とＰウェル固定用第二Ｐ＋領域２４と接続することによって、ゲート電極１〜６とＶｓｓの間にＰウェル１４の寄生抵抗Ｒｐｗ９を付加している。ここでＲｐｗ４〜９はＰウェルの寄生抵抗で、以下の関係が成り立つ。
Ｒｐｗ４＜Ｒｐｗ５＜Ｒｐｗ６＜Ｒｐｗ７＜Ｒｐｗ８＜Ｒｐｗ９
これによってＥＳＤ電流がＰＡＤに流れ込んだときに最も電位が上昇するＰウェル固定用第二Ｐ＋領域２４付近のＰウェル１４の電位がゲート電極１〜６に伝わり、全てのトランジスタのＮ＋ドレイン１２とＮ＋ソース１１間にチャネル電流が流れ、電流集中を防ぐ効果が得られる。
特開平９−１８１１９５号公報
しかしながら、特許文献１の発明においても完全な電流均一性が得られるわけではない。即ち、全てのトランジスタ間において同一の電流は流れず、電流集中を完全には解決できない。なぜならば、電流集中の主原因となるトランジスタ直下のＰウェル１４の電位上昇の差を解消していないからである。確かに、ゲート電極１〜６の電位が上昇することで全てのトランジスタにチャネル電流が流れるようにはなるが、たとえばゲート電極１とゲート電極６のトランジスタについて比較すると、ゲート電極１のトランジスタとゲート電極６のトランジスタのチャネル部のＰウェル電位はゲート電極１の方が上昇しやすいためバックゲート効果によりゲート電極１のトランジスタのＶｔｈがゲート電極６のそれより下がり、同じゲート電位におけるチャネル電流はゲート電極１のトランジスタの方が大きい。また、寄生バイポーラ電流に関してはゲート電極１のトランジスタのみとなる。つまり以下の関係が得られる。
ゲート電極１のトランジスタ電流＝大きいチャネル電流＋寄生バイポーラ電流
ゲート電極６のトランジスタ電流＝小さいチャネル電流のみ
この電流電圧特性を模式図で示したのが図９（Ｄ）である。曲線５３はゲート電極１のトランジスタに流れる電流であり、曲線５４はゲート電極６のトランジスタに流れる電流を示している。ゲート電極１のトランジスタに寄生バイポーラ動作が発生した時点でゲート電極６のトランジスタにチャネル電流が流れ始めるが、ゲート電極１のトランジスタ電流に比べると小さい。
また、図９の構造においてＲｐｗ９は大きいため、寄生バイポーラ動作に必要以上に入り易く、図９（Ｄ）のホールド電圧Ｖｈｏｌｄが極端に下がり、ＩＣの電源電圧以下になってしまうことがある。パッド電極１８が電源電圧パッドで、かつ、電源電圧＞Ｖｈｏｌｄの関係が成り立の場合、電源電圧供給時にトリガ電圧Ｖｔｒｉｇを越える何らかのノイズが電源電圧パッドから注入されると、電源電圧パッドとＶｓｓパッド間でラッチアップが発生してしまう。
図１０に示すトランジスタでは、更に、ＥＳＤ素子をＩＣに搭載する場合、ＰＡＤから注入されるノイズによってＩＣ内部の回路がラッチアップ動作しないように、トランジスタを囲うような形状でＰウェル固定用第一Ｐ＋領域２３をレイアウトしている。
この場合の電流集中するトランジスタは図９と同様にゲート電極１のトランジスタであるが、その中でもゲート幅方向（Ｎ＋ソースとＮ＋ドレインを結ぶ方向と垂直の方向）に対するゲート電極１の両端と中央とではＰ＋ガードリング１４までの距離が中央のほうが遠いため、ゲート電極１のトランジスタの中でもゲート電極１の中央付近のチャネルに電流が集中してしまい、更にＥＳＤ耐量が低下する。したがって、図８〜図１０に示すような複数のトランジスタが並ぶマルチフィンガータイプではなく、トランジスタが一つだけのシングルフィンガータイプのＥＳＤ素子においても電流集中が生じＥＳＤ素子の性能を引き出すことが出来ない。
このことから特許文献1の発明である図９は、図８の従来法に比べるとＥＳＤ耐量を向上させる効果があるものの、ゲート電極１のトランジスタに電流が集中しやすく、電源電圧パッドに使用する場合、ラッチアップを誘発させる可能性が高い。更にラッチアップ強度を高める構造にすると更に電流が集中し易くなり、ＥＳＤ素子の能力を完全に引き出せない。
理想的には全てのトランジスタ、全てのチャネルにおいて一様な電流を流し、Ｖｈｏｌｄを下げすぎないためには、根本原因となる全てのトランジスタ、チャネル直下のＰウェル１４の電位の上昇を同じにし、かつ、急激な電位上昇を避けなければならない。これを実現するために周知の技術として図１１（Ａ）〜（Ｃ）に示す方法がある。（Ａ）は平面図、（Ｂ）はＣ−Ｃ’の断面図、（Ｃ）は等価回路である。これは、トランジスタのＮ＋ソース１１に隣接してＰウェル固定用第二Ｐ＋領域２４を設けＶｓｓ電極１７に接続する手法で、全てのトランジスタ、全てのチャネルに対するＰウェル固定用第二Ｐ＋領域２４までの距離が同一となるため、全てのチャネル直下のＰウェルとＶｓｓ間に付加される寄生Ｐウェル抵抗が全て同一となり（等価回路（Ｃ）のＲｐｗ１０）、全てのトランジスタ、全てのチャネルに一様の電流が流れる。また、Ｒｐｗ１０は小さく寄生バイポーラ動作に入りにくくなるため、ラッチアップ誘発の可能性が低くなる。しかし、それが仇となり、熱破壊しやすいという欠点がある。その理由を以下に示す。図１１（Ｄ）に図１１（Ａ）〜（Ｃ）の電流電圧特性を示す。比較し易いように図８（Ｄ）の特性に重ねて示した。図１１（Ａ）〜（Ｃ）のようにチャネル直下のＰウェル電位が上昇しづらく寄生バイポーラ動作に入りにくい場合、図１１（Ｄ）のゲート電極１〜６のトランジスタのＩＶ特性５５のようにトリガ電圧Ｖｔｒｉｇ、ホールド電圧Ｖｈｏｌｄが共に上昇し、かつ、ＶｔｒｉｇとＶｈｏｌｄの間隔が狭くなる。そのためラッチアップ誘発の危険性は回避できるが、静電気を逃がす際の熱量（電流×電圧）が大きいためＥＳＤ素子が熱破壊し易く、図８の構造よりＥＳＤ耐量が下がり、得たい特性が得られなくなる。
上記課題を解決するために以下の構成を取る。
ある態様ではＥＳＤ素子を有する半導体装置であって、
前記ＥＳＤ素子は、
半導体基板と、
前記半導体基板表面に設けられた前記半導体基板よりも不純物濃度が高いＰウェルと、
前記Ｐウェル内の前記半導体基板表面に設けられた、前記半導体基板よりも不純物濃度が高いＮ型ソースおよびＮ型ドレインと、
前記Ｎ型ソースに接触して前記半導体基板表面に設けられた、前記半導体基板よりも不純物濃度が高いＰ型領域と、
前記Ｎ型ソースと前記Ｎ型ドレインの間となる前記半導体基板表面に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
を有し、
前記Ｎ型ドレインはパッド電極に接続され、
前記Ｎ型ソースは低い方の電源電位に接続され、
前記Ｎ型ソースと前記Ｐ型領域とが電極によって接続されていないことを特徴とするＥＳＤ素子を有する半導体装置とする。
また別の態様では、上記ＥＳＤ素子を有する半導体装置は、前記Ｐ型領域を複数有し、複数の前記Ｐ型領域同士が複数の前記Ｐ型領域と同等もしくは小さい抵抗率の物質で電気的に接続されているＥＳＤ素子を有する半導体装置とする。
また別の態様では、上記ＥＳＤ素子を有する半導体装置は、前記ゲート電極が前記Ｎ型ソースと電気的に接続されているＥＳＤ素子を有する半導体装置とする。
また別の態様では、上記ＥＳＤ素子を有する半導体装置は、前記ゲート電極が前記Ｐ型領域と電気的に接続されているＥＳＤ素子を有する半導体装置とする。
ＥＳＤ素子が動作した際に、ＥＳＤ素子を構成する複数のトランジスタのチャネルにおいて一様な電流が流れるようになり、発熱を抑えつつＥＳＤ素子の能力を十分に引き出せるようになるため、結果としてＥＳＤ素子面積を縮小することが可能となる。
さらに、構造によっては耐圧調整も容易となる。
本発明の実施例１の図であり、（Ａ）は平面図、（Ｂ）は線分Ｄ-Ｄ'の断面図、（Ｃ）は等価回路である。 本発明の実施例２の図であり、（Ａ）は平面図、（Ｂ）は線分Ｅ-Ｅ'の断面図、（Ｃ）は等価回路である。 本発明の実施例３の図であり、（Ａ）は平面図、（Ｂ）は線分Ｆ-Ｆ'の断面図、（Ｃ）は線分Ｇ-Ｇ'の断面図である。 本発明の実施例４の図であり、（Ａ）は平面図、（Ｂ）は線分Ｈ-Ｈ'の断面図、（Ｃ）は線分Ｉ-Ｉ'の断面図である。 本発明の実施例５の図であり、（Ａ）は平面図、（Ｂ）は線分Ｊ-Ｊ'の断面図、（Ｃ）は線分Ｋ-Ｋ'の断面図である。 本発明の実施例６の図であり、（Ａ）は平面図、（Ｂ）は線分Ｌ-Ｌ'の断面図である。 本発明の実施例７の図であり、（Ａ）は平面図、（Ｂ）は線分Ｍ-Ｍ'の断面図、（Ｃ）は等価回路である。 従来のＥＳＤ素子の図であり、（Ａ）は平面図、（Ｂ）は線分Ａ−Ａ’の断面図、（Ｃ）は等価回路、（Ｄ）は電流電圧特性である。 特許文献１の従来のＥＳＤ素子の図であり、（Ａ）は平面図、（Ｂ）は線分Ｂ−Ｂ’の断面図、（Ｃ）は等価回路、（Ｄ）は電流電圧特性である。 特許文献１の従来のＥＳＤ素子のＰウェル固定用第一Ｐ＋を、トラジスタを囲うように配置したときの平面図である。 全てのトランジスタ、全てのチャネルに流れる電流を一様にするための従来のＥＳＤ素子の図であり、（Ａ）は平面図、（Ｂ）は線分Ｃ−Ｃ’の断面図、（Ｃ）は等価回路、（Ｄ）は電流電圧特性である。 本発明の実施例８の図であり、（Ａ）は平面図、（Ｂ）は線分Ｎ-Ｎ'の断面図、（Ｃ）は線分Ｏ-Ｏ'の断面図である。 本発明の実施例９の図であり、（Ａ）は平面図、（Ｂ）は線分Ｐ-Ｐ'の断面図、（Ｃ）は線分Ｑ-Ｑ'の断面図である。
以下、本発明の実施形態について、図面を参照して説明する。
図１は、本発明のＥＳＤ素子の実施例１を示す図であり、（Ａ）は平面図、（Ｂ）は線分Ｄ-Ｄ'の断面図である。図１（Ａ）においてパッド電極（あるいはパッド電極に接続されるドレイン電極）１８はフローティングにしているわけではなく上層電極を介してパッドに繋がることを想定している。
ＮＭＯＳトランジスタは半導体基板９に設けられたＰウェル１４内にある。ＮＭＯＳトランジスタの周囲のＰウェル１４表面には電位を固定するためのＰウェル固定用第一Ｐ＋領域２３があり、コンタクト１６を介してVｓｓ電位を有する配線１７に接続されている。このＮＭＯＳトランジスタのゲート電極１〜６とＮ＋ソース１１は低い方の電源電位を有するVｓｓ端子に配線１７を介して接続され、Ｎ＋ドレイン１２はパッド電極に配線１８を介して接続されている。それぞれのＮ＋ソース１１にはＰウェル固定用第二Ｐ＋領域２４が隣に接触して設けられている。最も外側に位置するＰウェル固定用第二Ｐ＋領域２４とＰウェル固定用第一Ｐ＋領域２３との間にはＬＯＣＯＳ酸化膜１０が配置されている。それぞれのゲート電極の下にはゲート絶縁膜１５が配置されている。なお、ここで、Ｎ＋あるいはＰ＋の表示は半導体の導電型と共に＋の記号によりその不純物濃度がＮあるいはＰで表される領域に比べて高く、金属配線とオーミックコンタクトが概ね形成できる濃度であることを表している。Ｎ＋ドレインを高濃度のＮ型ドレインと書いても同じ意味であるとする。
図１は図１０に示した従来のＥＳＤ素子と全てのＰウェル固定用第二Ｐ＋領域２４がＰウェル固定用第二Ｐ＋電極２１で繋がっている点は似ているが、Ｐウェル固定用第二Ｐ＋電極２１が低い方の電源電位を有するＶｓｓ電極１７に低抵抗の金属の電極により繋がっていないことが本実施例の特徴である。この構造にすることで図１（Ｃ）に示すように全てのトランジスタ、チャネル直下のＰウェル１４の寄生抵抗が同一のＲｐｗ１１となり全てのトランジスタ、チャネルで一様の電流が流れる。この効果は図１０の従来技術と同じであるため図８、図９の問題を回避することが出来る。ここでＰウェル固定用第二Ｐ＋電極２１はＰウェル固定用第二Ｐ＋領域２４の抵抗率以下の物質、たとえば金属等で繋がなければならない。なぜならば、仮にＰウェル固定用第二Ｐ＋領域２４同士を高い抵抗で繋いでしまうと、それぞれのＰウェル固定用第二Ｐ＋領域２４の電位に差ができ、電流集中が生じる可能性があるからである。
また、図１（Ｂ）からも分かるようにＲｐｗ１１はゲート電極１と６のトランジスタからＰウェル固定用第一Ｐ＋領域２３の距離で決まるため、Ｒｐｗ１０＜Ｒｐｗ１１の関係が成り立ち、図１０の従来技術の問題点である発熱による破壊が発生しづらくなる。
図２は、本発明の実施例２を示す図であり、（Ａ）は平面図、（Ｂ）は線分Ｅ-Ｅ'の断面図である。図２（Ａ）においてパッド電極（あるいはパッド電極に接続されるドレイン電極）１８はフローティングにしてあるわけではなく上層電極を介してパッドに繋がることを想定している。図２は図１の実施例１においてゲート電極１〜６をＶｓｓ電極１７に接続せずにＰウェル固定用第二Ｐ＋とゲート電極をつなぐ電極２０によってＰウェル固定用第二Ｐ＋領域２４と接続した例である。こうすることで、パッド電極から注入された静電気を逃がす際にゲート電極１〜６に電位が印加され、寄生バイポーラ電流だけではなくチャネル電流も流れるため、実施例１で得られる効果だけでなく、実施例１よりもＥＳＤ耐量が向上する。
図３は、本発明の実施例３を示す図であり、（Ａ）は平面図、（Ｂ）は線分Ｆ-Ｆ'の断面図、（Ｃ）は線分Ｇ−Ｇ’の断面図である。この構造は、図１および図２のＮ＋ソース１１と隣接したＰウェル固定用第二Ｐ＋領域２４のチャネル直下の領域の電位を固定する機能を、Ｎ＋ソース１１及びＮ＋ドレイン１２の直下に接するように埋め込まれた高濃度のＰ型領域である埋め込みＰ＋領域２２で実現したものである。図３（Ｂ）および（Ｃ）に示すように、それぞれのＮ＋ソース１１及びＮ＋ドレイン１２の直下の埋め込みＰ＋領域２２は独立しているため図３（Ａ）の上側に横たわっているＰウェル固定用第二Ｐ＋領域２４とその直下に存在する埋め込みＰ＋領域２２によって電気的に接続している。Ｐウェル固定用第二Ｐ＋領域２４は低い方の電源電位を有するＶｓｓ電極１７に低抵抗の金属の電極により繋がっていない。これにより、等価回路は図１（Ｃ）と同じになり実施例１と同じ効果が得られる。また、実施例１のＮ＋ソース１１に隣接するＰウェル固定用第二Ｐ＋領域２４が埋め込みＰ＋領域２２によって半導体基板の中に埋め込まれているため実施例１に比べて面積を縮小できる。また、Ｎ＋ドレイン１２の直下の埋め込みＰ＋領域２２の不純物濃度や深さを調整することにより、簡単にＶｈｏｌｄとＶｔｒｉｇを調整することが出来るため、ＥＳＤ素子のＶｔｒｉｇがＩＣの耐圧以下にならないように微調整することが容易となる。なお、図３（Ｃ）においてはＮ＋ドレイン１２上の配線およびコンタクトは省略してある。
図４は、本発明の実施例４を示す図であり、（Ａ）は平面図、（Ｂ）は線分Ｈ-Ｈ'の断面図、（Ｃ）は線分Ｉ−Ｉ’の断面図である。図４（Ａ）においてパッド電極（あるいはパッド電極に接続されるドレイン電極）１８はフローティングにしているわけではなく上層電極を介してパッドに繋がることを想定している。図４は図３の実施例３においてゲート電極１〜６をＶｓｓ電極１７に接続せずにＰウェル固定用第二Ｐ＋とゲート電極をつなぐ電極２０によってＰウェル固定用第二Ｐ＋領域２４と接続した例である。こうすることで、パッド電極から注入された静電気を逃がす際にゲート電極１〜６に電位が印加され、寄生バイポーラ電流だけではなくチャネル電流も流れるため、実施例３で得られる効果だけでなく、実施例３よりもＥＳＤ耐量が向上する。
ここで、Ｐウェル固定用第二Ｐ＋とゲート電極をつなぐ電極２０はＰウェル固定用第二Ｐ＋領域２４の抵抗率以下の物質、たとえば金属等で繋がなければならない。なぜならば、仮にＰウェル固定用第二Ｐ＋２４同士を高い抵抗で繋いでしまうと、それぞれのＰウェル固定用第二Ｐ＋領域２４の電位に差ができ、電流集中が生じる可能性があるからである。
また、実施例３と４のＮ＋ソース１１及びＮ＋ドレイン１２の直下の埋め込みＰ＋領域２２をＮ＋ソース１１もしくはＮ＋ドレイン１２の直下のどちらか一方でも同じ効果が得られる。ただし、Ｎ＋ソース１１の直下にのみ埋め込みＰ＋領域２２を配置した場合、埋め込みＰ＋領域２２の不純物濃度や深さを用いてＶｈｏｌｄとＶｔｒｉｇの電圧を調整することは出来なくなる。
図５は、本発明の実施例５を示す図であり、（Ａ）は平面図、（Ｂ）は線分Ｊ-Ｊ'の断面図、（Ｃ）は線分Ｋ−Ｋ’の断面図である。平面図である図５（Ａ）においては従来技術の図８とほぼ同じ構造であるが、図５（Ｂ）と（Ｃ）の断面図をみると分かるとおり埋め込みＰ＋領域２２が存在する。図３の実施例３と図４の実施例４におけるＮ＋ソース１１とＮ＋ドレイン１２の直下の埋め込みＰ＋領域２２とは異なり、トランジスタ直下の全面にＮ＋ソース１１とＮ＋ドレイン１２と接触する埋め込みＰ＋領域２２が存在するのが実施例５の特徴である。この構造は図３と同じ効果を得ることが出来るが、埋め込みＰ＋領域２２が独立していないために実施例３および実施例４に示すように別領域で埋め込みＰ＋領域２２同士を接続させる必要が無いため、図３よりもさらに面積を縮小できる効果がある。本実施例においては埋め込みＰ＋領域２２には引出し口等は設けていないので、埋め込みＰ＋領域２２は低い方の電源電位を有するＶｓｓ電極１７に低抵抗の金属の電極により繋がっていない。
図６は本発明の実施例６を示す図であり、（Ａ）は平面図、（Ｂ）は線分Ｌ-Ｌ'の断面図である。図６（Ａ）においてパッド電極（あるいはパッド電極に接続されるドレイン電極）１８はフローティングにしているわけではなく上層電極を介してパッドに繋がることを想定している。図６は図５の実施例５において図６（Ａ）の上側に横たわっているＰウェル固定用第二Ｐ＋領域２４とその直下に存在する埋め込みＰ＋領域２２を追加した構造になっている。ゲート電極１〜６をＶｓｓ電極１７に接続せずにＰウェル固定用第二Ｐ＋とゲート電極をつなぐ電極２０でＰウェル固定用第二Ｐ＋領域２４と接続することによって、パッド電極から注入された静電気を逃がす際にゲート電極１〜６に電位が印加され、寄生バイポーラ電流だけではなくチャネル電流も流れるため、実施例５と同じ効果が得られるが、Ｐウェル固定用第二Ｐ＋領域２４を追加したことにより実施例５よりは面積は大きくなる。
ここで、Ｐウェル固定用第二Ｐ＋領域２４とゲート電極をつなぐ電極２０はＰウェル固定用第二Ｐ＋領域２４の抵抗率以下の物質、たとえば金属等で繋がなければならない。なぜならば、仮にＰウェル固定用第二Ｐ＋領域２４同士を高い抵抗で繋いでしまうと、それぞれのＰウェル固定用第二Ｐ＋領域２４の電位に差ができ、電流集中が生じる可能性があるからである。
図７は、本発明のＥＳＤ素子の実施例７を示す図であり、（Ａ）は平面図、（Ｂ）は線分Ｍ-Ｍ'の断面図である。図７（Ａ）においてパッド電極（あるいはパッド電極に接続されるドレイン電極）１８はフローティングにしているわけではなく上層電極を介してパッドに繋がることを想定している。この実施例７は実施例１のＭＯＳトランジスタをバイポーラトランジスタにしたものであり、実施例１と同様の効果が得られる。ここで、図１におけるＮ＋ソース１１とＮ＋ドレイン１２はＭＯＳトランジスタからバイポーラトランジスタに変換したことで、図７においてはＮ＋コレクタ２５、Ｎ＋エミッタ２６となっている。また、図１におけるＰウェル固定用第二Ｐ＋領域２４が図７においてはベースに相当するが、用語の統一化を図るために「ベース」という言葉はここでは用いないことにする。実施例１同様に、Ｐウェル固定用第二Ｐ＋電極２１は低い方の電源電位を有するＶｓｓ電極１７に低抵抗の金属の電極により繋がっていない。
なお、このＭＯＳトランジスタからバイポーラトランジスタへの変換は実施例３と実施例５においても適用可能である。ただし、実施例２、実施例４、実施例６は実施例１、実施例３、実施例５において、それぞれのゲート電極の接続先を変更しただけなので、ＭＯＳトランジスタをゲート電極が存在しないバイポーラトランジスタに変換すると実施例１、実施例３、実施例５に適用する場合と、実施例２、実施例４、実施例６に適用する場合とでは、それぞれ同一構造になる。
図１２は上に述べた実施例３におけるＭＯＳトランジスタをバイポーラトランジスタに変換したＥＳＤ保護素子である。（Ａ）は平面図、（Ｂ）は線分Ｎ-Ｎ'の断面図、（Ｃ）は線分Ｏ−Ｏ’の断面図である。実施例７と同様にＮ＋コレクタ２５、Ｎ＋エミッタ２６とが設けられており、Ｎ＋コレクタ２５とＮ＋エミッタ２６の下には埋め込みＰ＋領域２２がそれぞれ接触するように独立して設けられている。図１２（Ｃ）から分かるように、埋め込みＰ＋領域２２同士はＰウェル固定用第二Ｐ＋領域２４とその直下に存在する埋め込みＰ＋領域２２によって電気的に接続している。Ｐウェル固定用第二Ｐ＋領域２４は低い方の電源電位を有するＶｓｓ電極１７に低抵抗の金属の電極により繋がっていない。本ＥＳＤ保護素子はバイポーラ動作により保護動作を行う。
図１３は実施例８と同様に、実施例５におけるＭＯＳトランジスタをバイポーラトランジスタに変換したＥＳＤ保護素子である。（Ａ）は平面図、（Ｂ）は線分Ｐ-Ｐ'の断面図、（Ｃ）は線分Ｑ−Ｑ’の断面図である。実施例８と同様にＮ＋コレクタ２５、Ｎ＋エミッタ２６とが設けられており、Ｎ＋コレクタ２５とＮ＋エミッタ２６の下には一体である埋め込みＰ＋領域２２がそれぞれ接触するように連続して設けられている。図１３（Ｃ）からも分かるように、本実施例においては埋め込みＰ＋領域２２には引出し口等は設けていないので、埋め込みＰ＋領域２２は、低い方の電源電位を有するＶｓｓ電極１７に低抵抗の金属の電極により繋がっていない。本ＥＳＤ保護素子はバイポーラ動作により保護動作を行う。
このように本発明における共通する根幹は、ＥＳＤ素子のそれぞれのトランジスタ、それぞれのチャネルに存在するさまざまな基板電位を低抵抗物質で電気的につなげ、さらにＶｓｓ電位とは別にすることによって、電流の均一化と低電圧動作による発熱抑制をさせＥＳＤ耐量を向上させることである。この考え方は、上記のゲート電極つきのＭＯＳ型ＥＳＤ素子だけではなく、ゲート電極無しのバイポーラ型ＥＳＤ素子においても適用することが出来る。
また、これまでマルチフィンガータイプのＥＳＤ素子について記述してきたが、シングルフィンガータイプのＥＳＤ素子においても展開可能であり、同じ効果が得られる。
また、当然であるが、本発明は半導体基板上で実施されることを想定しており、実施形態の全体を通してＮ＋ソース１１、Ｎ＋ドレイン、Ｐウェル固定用Ｐ＋領域、埋め込みＰ＋領域、Ｐウェル固定用第一Ｐ＋領域、Ｐウェル固定用第二Ｐ＋領域の不純物濃度はＰウェル１４のそれより濃く、Ｐウェル１４の不純物濃度は半導体基板のそれより濃い。
１〜６ ゲート電極
９ 半導体基板
１０ ＬＯＣＯＳ酸化膜
１１ Ｎ＋ソース
１２ Ｎ＋ドレイン
１３ Ｐウェル電位固定用Ｐ＋領域
１４ Ｐウェル
１５ ゲート酸化膜
１６ コンタクト
１７ Ｖｓｓ電極
１８ パッド電極
２０ Ｐウェル固定用第二Ｐ＋領域とゲート電極をつなぐ電極
２１ Ｐウェル固定用第二Ｐ＋電極
２２ 埋め込みＰ＋領域
２３ Ｐウェル固定用第一Ｐ＋領域
２４ Ｐウェル固定用第二Ｐ＋領域
２５ Ｎ＋コレクタ
２６ Ｎ＋エミッタ
５０ 図８のゲート電極１と６のトランジスタのＩＶ特性
５１ 図８のゲート電極２と５のトランジスタのＩＶ特性
５２ 図８のゲート電極３と４のトランジスタのＩＶ特性
５３ 図９のゲート電極１のトランジスタのＩＶ特性
５４ 図９のゲート電極６のトランジスタのＩＶ特性
５５ 図１０のゲート電極１〜６のトランジスタのＩＶ特性

Claims (16)

  1. ＥＳＤ素子を有する半導体装置であって、
    前記ＥＳＤ素子は、
    半導体基板と、
    前記半導体基板表面に設けられた前記半導体基板よりも不純物濃度が高いＰウェルと、
    前記Ｐウェル内の前記半導体基板表面に設けられた、前記半導体基板よりも不純物濃度が高いＮ型ソースおよびＮ型ドレインと、
    前記Ｎ型ソースに接触して前記半導体基板表面に設けられた、前記半導体基板よりも不純物濃度が高いＰ型領域と、
    前記Ｐ型領域を複数有し、複数の前記Ｐ型領域同士が複数の前記Ｐ型領域と同等もしくは小さい抵抗率の物質で電気的に接続され、
    前記Ｎ型ソースと前記Ｎ型ドレインの間となる前記半導体基板表面に設けられたゲート絶縁膜と、
    前記ゲート絶縁膜上に設けられたゲート電極と、
    を有し、
    前記Ｎ型ドレインはパッド電極に接続され、
    前記Ｎ型ソースは低い方の電源電位に接続され、
    前記Ｎ型ソースと前記Ｐ型領域とが電極によって接続されていないことを特徴とするＥＳＤ素子を有する半導体装置。
  2. 前記ゲート電極が前記Ｎ型ソースと電気的に接続されている請求項１に記載のＥＳＤ素子を有する半導体装置。
  3. 前記ゲート電極が前記Ｐ型領域と電気的に接続されている請求項１に記載のＥＳＤ素子を有する半導体装置。
  4. ＥＳＤ素子を有する半導体装置であって、
    前記ＥＳＤ素子は、
    半導体基板と、
    前記半導体基板表面に設けられた前記半導体基板よりも不純物濃度が高いＰウェルと、
    前記Ｐウェル内の前記半導体基板表面に設けられた前記半導体基板よりも不純物濃度が高いＮ型ソースおよびＮ型ドレインと、
    前記Ｎ型ソースおよび前記Ｎ型ドレインを複数有し、一方向に配置され、
    前記Ｎ型ソースおよび前記Ｎ型ドレインのそれぞれの直下に前記Ｎ型ソースおよび前記Ｎ型ドレインのそれぞれに接触して設けられた前記半導体基板よりも不純物濃度が高い埋め込みＰ型領域と、
    前記Ｎ型ソースと前記Ｎ型ドレインとの間の前記半導体基板表面に設けられたゲート絶縁膜と、
    前記ゲート絶縁膜上に設けられたゲート電極と、
    を有し、
    前記Ｎ型ドレインはパッド電極に接続され、
    前記Ｎ型ソースは低い方の電源電位に接続され
    前記Ｎ型ソースと前記埋め込みＰ型領域とが電極によって接続されていないことを特徴とするＥＳＤ素子を有する半導体装置。
  5. 前記埋め込みＰ型領域が前記Ｎ型ドレインの直下にのみ設けられた請求項４記載のＥＳＤ素子を有する半導体装置。
  6. 前記埋め込みＰ型領域が前記Ｎ型ソースの直下にのみ設けられた請求項４記載のＥＳＤ素子を有する半導体装置。
  7. 前記埋め込みＰ型領域を複数有し、前記埋め込みＰ型領域同士が前記半導体基板の抵抗値よりも小さい抵抗率の物質で電気的に接続されている請求項４乃至６のいずれか１項に記載のＥＳＤ素子を有する半導体装置。
  8. ＥＳＤ素子を有する半導体装置であって、
    前記ＥＳＤ素子は、
    半導体基板と、
    前記半導体基板表面に設けられた前記半導体基板よりも不純物濃度が高いＰウェルと、
    前記Ｐウェル内の前記半導体基板表面に設けられた前記半導体基板よりも不純物濃度が高いＮ型ソースおよびＮ型ドレインと、
    前記Ｎ型ソースおよび前記Ｎ型ドレインを複数有し、一方向に配置され、
    前記Ｎ型ソースと前記Ｎ型ドレインとの間の前記半導体基板表面に設けられたゲート絶縁膜と、
    前記Ｎ型ソースおよび前記Ｎ型ドレインの直下に前記Ｎ型ソースおよび前記Ｎ型ドレインと接触するように連続して設けられた一体からなる前記半導体基板よりも不純物濃度が高い埋め込みＰ型領域と、
    前記ゲート絶縁膜上に設けられたゲート電極と、
    を有し、
    前記Ｎ型ドレインはパッド電極に接続され、
    前記Ｎ型ソースは低い方の電源電位に接続され
    前記Ｎ型ソースと前記埋め込みＰ型領域とが電極によって接続されていないことを特徴とするＥＳＤ素子を有する半導体装置。
  9. 前記ゲート電極が前記Ｎ型ソースと電気的に接続されている請求項４乃至８のいずれか１項に記載のＥＳＤ素子を有する半導体装置。
  10. 前記ゲート電極が前記埋め込みＰ型領域と電気的に接続されている請求項４乃至８のいずれか１項に記載のＥＳＤ素子を有する半導体装置
  11. ＥＳＤ素子を有する半導体装置であって、
    前記ＥＳＤ素子は、
    半導体基板と、
    前記半導体基板表面に設けられた前記半導体基板よりも不純物濃度が高いＰウェルと、
    前記Ｐウェル内の前記半導体基板表面に設けられた、前記半導体基板よりも不純物濃度が高いＮ型ソースおよびＮ型ドレインと、
    前記Ｎ型ソースに接触して前記半導体基板表面に設けられた、前記半導体基板よりも不純物濃度が高いＰ型領域と、
    を有し、
    前記Ｐ型領域が複数あり、複数の前記Ｐ型領域同士が複数の前記Ｐ型領域と同等もしくは小さい抵抗率の物質で電気的に接続され、
    前記Ｎ型ドレインはパッド電極に接続され、
    前記Ｎ型ソースは低い方の電源電位に接続され、
    前記Ｎ型ソースと前記Ｐ型領域とが電極によって接続されていないことを特徴とするＥＳＤ素子を有する半導体装置。
  12. ＥＳＤ素子を有する半導体装置であって、
    前記ＥＳＤ素子は、
    半導体基板と、
    前記半導体基板表面に設けられた前記半導体基板よりも不純物濃度が高いＰウェルと、
    前記Ｐウェル内の前記半導体基板表面に設けられた前記半導体基板よりも不純物濃度が高いＮ型ソースおよびＮ型ドレインと、
    前記Ｎ型ソースおよび前記Ｎ型ドレインを複数有し、一方向に配置され、
    前記Ｎ型ソースおよび前記Ｎ型ドレインのそれぞれの直下に前記Ｎ型ソースおよび前記Ｎ型ドレインのそれぞれに接触して設けられた前記半導体基板よりも不純物濃度が高い埋め込みＰ型領域と、
    を有し、
    前記Ｎ型ドレインはパッド電極に接続され、
    前記Ｎ型ソースは低い方の電源電位に接続され、
    前記Ｎ型ソースと前記埋め込みＰ型領域とが電極によって接続されていないことを特徴とするＥＳＤ素子を有する半導体装置。
  13. 前記埋め込みＰ型領域が前記Ｎ型ドレインの直下にのみ設けられた請求項１２記載のＥＳＤ素子を有する半導体装置。
  14. 前記埋め込みＰ型領域が前記Ｎ型ソースの直下にのみ設けられた請求項１２記載のＥＳＤ素子を有する半導体装置。
  15. 前記埋め込みＰ型領域が複数あり、複数の前記埋め込みＰ型領域同士が前記半導体基板の抵抗値よりも小さい抵抗率の物質で電気的に接続されている請求項１２乃至１４のいずれか１項に記載のＥＳＤ素子を有する半導体装置。
  16. ＥＳＤ素子を有する半導体装置であって、
    前記ＥＳＤ素子は、
    半導体基板と、
    前記半導体基板表面に設けられた前記半導体基板よりも不純物濃度が高いＰウェルと、
    前記Ｐウェル内の前記半導体基板表面に設けられた前記半導体基板よりも不純物濃度が高いＮ型ソースおよびＮ型ドレインと、
    前記Ｎ型ソースおよび前記Ｎ型ドレインを複数有し、一方向に配置され、
    前記Ｎ型ソースおよび前記Ｎ型ドレインの直下に前記Ｎ型ソースおよび前記Ｎ型ドレインと接触するように連続して設けられた一体からなる前記半導体基板よりも不純物濃度が高い埋め込みＰ型領域と、
    を有し、
    前記Ｎ型ドレインはパッド電極に接続され、
    前記Ｎ型ソースは低い方の電源電位に接続され、
    前記Ｎ型ソースと前記埋め込みＰ型領域とが電極によって接続されていないことを特徴とするＥＳＤ素子を有する半導体装置。
JP2015114024A 2014-07-31 2015-06-04 Ｅｓｄ素子を有する半導体装置 Expired - Fee Related JP6600491B2 (ja)

Priority Applications (7)

Application Number Priority Date Filing Date Title
JP2015114024A JP6600491B2 (ja) 2014-07-31 2015-06-04 Ｅｓｄ素子を有する半導体装置
TW104122041A TWI678785B (zh) 2014-07-31 2015-07-07 具有靜電放電（ｅｓｄ）元件之半導體裝置
KR1020177005387A KR20170038020A (ko) 2014-07-31 2015-07-08 Esd 소자를 가지는 반도체 장치
EP15828226.9A EP3176823B1 (en) 2014-07-31 2015-07-08 Semiconductor device having esd element
PCT/JP2015/069643 WO2016017383A1 (ja) 2014-07-31 2015-07-08 Ｅｓｄ素子を有する半導体装置
CN201580040741.5A CN106575653B (zh) 2014-07-31 2015-07-08 具有esd元件的半导体装置
US15/328,724 US10438944B2 (en) 2014-07-31 2015-07-08 Semiconductor device having ESD element

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2014156501 2014-07-31
JP2014156501 2014-07-31
JP2015114024A JP6600491B2 (ja) 2014-07-31 2015-06-04 Ｅｓｄ素子を有する半導体装置

Publications (2)

Publication Number Publication Date
JP2016036014A JP2016036014A (ja) 2016-03-17
JP6600491B2 true JP6600491B2 (ja) 2019-10-30

Family

ID=55217288

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015114024A Expired - Fee Related JP6600491B2 (ja) 2014-07-31 2015-06-04 Ｅｓｄ素子を有する半導体装置

Country Status (7)

Country Link
US (1) US10438944B2 (ja)
EP (1) EP3176823B1 (ja)
JP (1) JP6600491B2 (ja)
KR (1) KR20170038020A (ja)
CN (1) CN106575653B (ja)
TW (1) TWI678785B (ja)
WO (1) WO2016017383A1 (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018003001A1 (ja) * 2016-06-28 2018-01-04 株式会社ソシオネクスト 半導体装置及び半導体集積回路
CN106773410B (zh) * 2016-12-30 2020-01-17 武汉华星光电技术有限公司 显示面板及其静电释放电路
US10763334B2 (en) 2018-07-11 2020-09-01 Cree, Inc. Drain and/or gate interconnect and finger structure
US10600746B2 (en) * 2018-07-19 2020-03-24 Cree, Inc. Radio frequency transistor amplifiers and other multi-cell transistors having gaps and/or isolation structures between groups of unit cell transistors
US10770415B2 (en) 2018-12-04 2020-09-08 Cree, Inc. Packaged transistor devices with input-output isolation and methods of forming packaged transistor devices with input-output isolation
JP7380310B2 (ja) * 2019-02-28 2023-11-15 住友電工デバイス・イノベーション株式会社 電界効果トランジスタ及び半導体装置
US11417746B2 (en) 2019-04-24 2022-08-16 Wolfspeed, Inc. High power transistor with interior-fed fingers
CN113672018B (zh) * 2021-08-13 2024-04-16 北京同芯科技有限公司 能消除衬底电压影响的多晶电阻匹配方法及电路
WO2023190001A1 (ja) * 2022-03-31 2023-10-05 ローム株式会社 半導体装置

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0700089A1 (en) * 1994-08-19 1996-03-06 STMicroelectronics S.r.l. A device for protection against electrostatic discharges on the I/O terminals of a MOS integrated circuit
KR100203054B1 (ko) 1995-12-02 1999-06-15 윤종용 개선된 정전기 방전 능력을 갖는 집적 회로
US6424013B1 (en) * 1999-07-09 2002-07-23 Texas Instruments Incorporated Body-triggered ESD protection circuit
US6306695B1 (en) * 1999-09-27 2001-10-23 Taiwan Semiconductor Manufacturing Company Modified source side inserted anti-type diffusion ESD protection device
JP2001284540A (ja) * 2000-04-03 2001-10-12 Nec Corp 半導体装置およびその製造方法
US6815775B2 (en) * 2001-02-02 2004-11-09 Industrial Technology Research Institute ESD protection design with turn-on restraining method and structures
US6621133B1 (en) * 2002-05-09 2003-09-16 United Microelectronics Corp. Electrostatic discharge protection device
JP3879063B2 (ja) * 2002-06-11 2007-02-07 富士通株式会社 半導体装置およびその製造方法
US7394630B2 (en) * 2002-10-11 2008-07-01 Ming-Dou Ker Electrostatic discharge protection device for mixed voltage interface
KR100532463B1 (ko) * 2003-08-27 2005-12-01 삼성전자주식회사 정전기 보호 소자와 파워 클램프로 구성된 입출력 정전기방전 보호 셀을 구비하는 집적 회로 장치
US7187527B2 (en) * 2004-09-02 2007-03-06 Macronix International Co., Ltd. Electrostatic discharge conduction device and mixed power integrated circuits using same
JP5108250B2 (ja) * 2006-04-24 2012-12-26 オンセミコンダクター・トレーディング・リミテッド 半導体装置及びその製造方法
US7705404B2 (en) * 2006-12-20 2010-04-27 Amazing Microelectronic Corporation Electrostatic discharge protection device and layout thereof
JP2008193019A (ja) * 2007-02-08 2008-08-21 Matsushita Electric Ind Co Ltd 半導体集積回路装置
TWI361485B (en) * 2008-04-30 2012-04-01 Macronix Int Co Ltd Transistor layout for electrostatic discharge protective circuit
US8362564B2 (en) * 2010-08-20 2013-01-29 Intersil Americas Inc. Isolated epitaxial modulation device
JP2013008715A (ja) * 2011-06-22 2013-01-10 Semiconductor Components Industries Llc 半導体装置
US9673187B2 (en) * 2015-04-07 2017-06-06 Analog Devices, Inc. High speed interface protection apparatus

Also Published As

Publication number Publication date
CN106575653B (zh) 2020-03-27
EP3176823A4 (en) 2018-03-28
JP2016036014A (ja) 2016-03-17
TW201618273A (zh) 2016-05-16
CN106575653A (zh) 2017-04-19
US20170221878A1 (en) 2017-08-03
US10438944B2 (en) 2019-10-08
WO2016017383A1 (ja) 2016-02-04
EP3176823A1 (en) 2017-06-07
EP3176823B1 (en) 2021-02-24
KR20170038020A (ko) 2017-04-05
TWI678785B (zh) 2019-12-01

Similar Documents

Publication Publication Date Title
JP6600491B2 (ja) Ｅｓｄ素子を有する半導体装置
JP4703196B2 (ja) 半導体装置
US20120074459A1 (en) Semiconductor device
JP5537359B2 (ja) 半導体装置
JP4209433B2 (ja) 静電破壊保護装置
JP5359072B2 (ja) 半導体装置
JP2009038130A (ja) 横型ｍｏｓトランジスタ及びこれを用いた半導体装置
JP6013876B2 (ja) 半導体装置
JP5567437B2 (ja) 半導体装置および集積回路
US9153570B2 (en) ESD tolerant I/O pad circuit including a surrounding well
JP6033054B2 (ja) 半導体装置
JP6838504B2 (ja) 半導体装置および半導体回路装置
TWI703702B (zh) 場效電晶體及半導體裝置
JP4897029B2 (ja) 半導体装置
JP2007129089A (ja) 半導体装置
JP2011054983A (ja) 半導体装置
JP2008270367A (ja) 半導体装置
JP2013191597A (ja) 半導体装置
JP2009141071A (ja) 静電気保護用半導体素子
JP2009038101A (ja) 半導体装置
JP5437598B2 (ja) Ｅｓｄ保護素子および該ｅｓｄ保護素子を設けた半導体装置
JP5567405B2 (ja) 櫛形の静電気保護用のｍｏｓ型半導体装置
JP2011171662A (ja) 保護トランジスタおよび半導体集積回路
JP2008034586A (ja) 半導体装置
JP2009170579A (ja) 半導体装置

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20160112

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180409

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190618

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190801

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20191001

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20191007

R150 Certificate of patent or registration of utility model

Ref document number: 6600491

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees