JP6600491B2 - Esd素子を有する半導体装置 - Google Patents

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Description

本発明は、トランジスタよりなるESD素子を有する半導体装置に関する。
ICの機能に関係ないが信頼性上無くてはならないのがESD素子である。これは静電気放電素子のことで、静電気によってICが破壊されないように静電気を放電させる素子のことである。
そのため、静電気によってESD素子自体が熱破壊されず、内部回路に静電気が入る前に素早く電荷を引き抜き、内部回路を守れることが必須条件となる。これらの条件を満足するために、局所的な発熱を抑制し、かつ、駆動能力の高いことがESD素子特性に求められる。
代表的なESD保護回路として図8(A)〜(C)に示すようなNMOSトランジスタが上げられる。ここで(A)は平面図、(B)は線分A−A’の断面図、(C)は等価回路である。このNMOSトランジスタのゲート電極1〜6とN+ソース11は低い方の電源電位を有するVss端子に配線17を介して接続され、N+ドレイン12はパッドに配線18を介して接続されている。NMOSトランジスタはPウェル14内にある。Pウェル14には電位を固定するためのPウェル電位固定用P+領域13があり、コンタクト16を介してVss電位を有する配線17に接続されている。なお、ここで、N+あるいはP+の表示は半導体の導電型と共に+の記号によりその不純物濃度がNあるいはPで表される領域に比べて高く、金属配線とオーミックコンタクトが概ね形成できる濃度であることを表している。N+ドレインを高濃度のN型ドレインと書いても同じ意味であるとする。
パッドに注入された静電気がN+ドレイン12でブレイクダウンを起こし、それによって発生した正孔がPウェル14の電位を上昇させることによってNMOSトランジスタの寄生バイポーラ動作を誘発させ、N+ドレイン12からN+ソース11に静電気を逃がすため、ダイオード型ESD素子に比べてESD耐量が高いことで知られている。
一方でこの構造特有の問題がある。特許文献1に記載があるようにPウェル14は抵抗が高いため、Pウェル14の電位を固定するためのPウェル電位固定用P+領域13から離れているトランジスタ付近のPウェルに正孔が溜まり、寄生バイポーラ動作が起こり易い。そのため、Pウェル電位固定用P+領域13から離れているトランジスタに電流が集中しESD耐量が思うように得られない問題が生じる。
図8(B)から分かるように、Pウェル電位固定用P+領域13から最も離れているのはゲート電極3と4のトランジスタ、最も近いのはゲート電極1と6のトランジスタであり、その中間の距離はゲート電極2と5のトランジスタである。なお、両側のトランジスタとウェル電位固定用P+領域13との間には分離のためのLOCOS酸化膜10があり、それぞれのゲート電極の下にはゲート絶縁膜15が配置されている。そして、図8(C)に示すようにゲート電極1、6のトランジスタはRpw1、ゲート電極2、5のトランジスタはRpw2、ゲート電極3、4のトランジスタはRpw3のPウェル寄生抵抗がそれぞれのトランジスタ直下のP0ウェル14からVssの間に存在する。この寄生抵抗は、それぞれのトランジスタからPウェル電位固定用P+領域13までの距離に対応しているので以下の関係が成り立つ。
Rpw1<Rpw2<Rpw3
したがって、最も寄生バイポーラ動作を起こし易いのはRpw3の寄生抵抗を持つゲート電極3、4のトランジスタであり、その電流電圧特性は図8(D)のIV特性52にしめされるものとなり、電流の集中が生じる。ゲート電極2、5のトランジスタ、ゲート電極1、6のトランジスタはそれぞれIV特性51および50を示す。
この解決策として特許文献1に示される発明が成されている。図9(A)〜(C)はこの発明の概念図であり、(A)は平面図、(B)は線分B−B’の断面図、(C)は等価回路である。また(A)においてパッド電極18はフローティングにしているわけではなく上層電極を介してパッドに繋がることを想定している。
図8(A)〜(C)と図9(A)〜(C)を比較すると、図9(A)〜(C)はゲート電極1〜6をPウェル固定用第一P+領域23が接続されているVss電極17に直接接続せず、Pウェル固定用第二P+領域24とゲート電極をつなぐ電極20でゲート電極1〜6とPウェル固定用第二P+領域24と接続することによって、ゲート電極1〜6とVssの間にPウェル14の寄生抵抗Rpw9を付加している。ここでRpw4〜9はPウェルの寄生抵抗で、以下の関係が成り立つ。
Rpw4<Rpw5<Rpw6<Rpw7<Rpw8<Rpw9
これによってESD電流がPADに流れ込んだときに最も電位が上昇するPウェル固定用第二P+領域24付近のPウェル14の電位がゲート電極1〜6に伝わり、全てのトランジスタのN+ドレイン12とN+ソース11間にチャネル電流が流れ、電流集中を防ぐ効果が得られる。
特開平9−181195号公報
しかしながら、特許文献1の発明においても完全な電流均一性が得られるわけではない。即ち、全てのトランジスタ間において同一の電流は流れず、電流集中を完全には解決できない。なぜならば、電流集中の主原因となるトランジスタ直下のPウェル14の電位上昇の差を解消していないからである。確かに、ゲート電極1〜6の電位が上昇することで全てのトランジスタにチャネル電流が流れるようにはなるが、たとえばゲート電極1とゲート電極6のトランジスタについて比較すると、ゲート電極1のトランジスタとゲート電極6のトランジスタのチャネル部のPウェル電位はゲート電極1の方が上昇しやすいためバックゲート効果によりゲート電極1のトランジスタのVthがゲート電極6のそれより下がり、同じゲート電位におけるチャネル電流はゲート電極1のトランジスタの方が大きい。また、寄生バイポーラ電流に関してはゲート電極1のトランジスタのみとなる。つまり以下の関係が得られる。
ゲート電極1のトランジスタ電流=大きいチャネル電流+寄生バイポーラ電流
ゲート電極6のトランジスタ電流=小さいチャネル電流のみ
この電流電圧特性を模式図で示したのが図9(D)である。曲線53はゲート電極1のトランジスタに流れる電流であり、曲線54はゲート電極6のトランジスタに流れる電流を示している。ゲート電極1のトランジスタに寄生バイポーラ動作が発生した時点でゲート電極6のトランジスタにチャネル電流が流れ始めるが、ゲート電極1のトランジスタ電流に比べると小さい。
また、図9の構造においてRpw9は大きいため、寄生バイポーラ動作に必要以上に入り易く、図9(D)のホールド電圧Vholdが極端に下がり、ICの電源電圧以下になってしまうことがある。パッド電極18が電源電圧パッドで、かつ、電源電圧>Vholdの関係が成り立の場合、電源電圧供給時にトリガ電圧Vtrigを越える何らかのノイズが電源電圧パッドから注入されると、電源電圧パッドとVssパッド間でラッチアップが発生してしまう。
図10に示すトランジスタでは、更に、ESD素子をICに搭載する場合、PADから注入されるノイズによってIC内部の回路がラッチアップ動作しないように、トランジスタを囲うような形状でPウェル固定用第一P+領域23をレイアウトしている。
この場合の電流集中するトランジスタは図9と同様にゲート電極1のトランジスタであるが、その中でもゲート幅方向(N+ソースとN+ドレインを結ぶ方向と垂直の方向)に対するゲート電極1の両端と中央とではP+ガードリング14までの距離が中央のほうが遠いため、ゲート電極1のトランジスタの中でもゲート電極1の中央付近のチャネルに電流が集中してしまい、更にESD耐量が低下する。したがって、図8〜図10に示すような複数のトランジスタが並ぶマルチフィンガータイプではなく、トランジスタが一つだけのシングルフィンガータイプのESD素子においても電流集中が生じESD素子の性能を引き出すことが出来ない。
このことから特許文献1の発明である図9は、図8の従来法に比べるとESD耐量を向上させる効果があるものの、ゲート電極1のトランジスタに電流が集中しやすく、電源電圧パッドに使用する場合、ラッチアップを誘発させる可能性が高い。更にラッチアップ強度を高める構造にすると更に電流が集中し易くなり、ESD素子の能力を完全に引き出せない。
理想的には全てのトランジスタ、全てのチャネルにおいて一様な電流を流し、Vholdを下げすぎないためには、根本原因となる全てのトランジスタ、チャネル直下のPウェル14の電位の上昇を同じにし、かつ、急激な電位上昇を避けなければならない。これを実現するために周知の技術として図11(A)〜(C)に示す方法がある。(A)は平面図、(B)はC−C’の断面図、(C)は等価回路である。これは、トランジスタのN+ソース11に隣接してPウェル固定用第二P+領域24を設けVss電極17に接続する手法で、全てのトランジスタ、全てのチャネルに対するPウェル固定用第二P+領域24までの距離が同一となるため、全てのチャネル直下のPウェルとVss間に付加される寄生Pウェル抵抗が全て同一となり(等価回路(C)のRpw10)、全てのトランジスタ、全てのチャネルに一様の電流が流れる。また、Rpw10は小さく寄生バイポーラ動作に入りにくくなるため、ラッチアップ誘発の可能性が低くなる。しかし、それが仇となり、熱破壊しやすいという欠点がある。その理由を以下に示す。図11(D)に図11(A)〜(C)の電流電圧特性を示す。比較し易いように図8(D)の特性に重ねて示した。図11(A)〜(C)のようにチャネル直下のPウェル電位が上昇しづらく寄生バイポーラ動作に入りにくい場合、図11(D)のゲート電極1〜6のトランジスタのIV特性55のようにトリガ電圧Vtrig、ホールド電圧Vholdが共に上昇し、かつ、VtrigとVholdの間隔が狭くなる。そのためラッチアップ誘発の危険性は回避できるが、静電気を逃がす際の熱量(電流×電圧)が大きいためESD素子が熱破壊し易く、図8の構造よりESD耐量が下がり、得たい特性が得られなくなる。
上記課題を解決するために以下の構成を取る。
ある態様ではESD素子を有する半導体装置であって、
前記ESD素子は、
半導体基板と、
前記半導体基板表面に設けられた前記半導体基板よりも不純物濃度が高いPウェルと、
前記Pウェル内の前記半導体基板表面に設けられた、前記半導体基板よりも不純物濃度が高いN型ソースおよびN型ドレインと、
前記N型ソースに接触して前記半導体基板表面に設けられた、前記半導体基板よりも不純物濃度が高いP型領域と、
前記N型ソースと前記N型ドレインの間となる前記半導体基板表面に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
を有し、
前記N型ドレインはパッド電極に接続され、
前記N型ソースは低い方の電源電位に接続され、
前記N型ソースと前記P型領域とが電極によって接続されていないことを特徴とするESD素子を有する半導体装置とする。
また別の態様では、上記ESD素子を有する半導体装置は、前記P型領域を複数有し、複数の前記P型領域同士が複数の前記P型領域と同等もしくは小さい抵抗率の物質で電気的に接続されているESD素子を有する半導体装置とする。
また別の態様では、上記ESD素子を有する半導体装置は、前記ゲート電極が前記N型ソースと電気的に接続されているESD素子を有する半導体装置とする。
また別の態様では、上記ESD素子を有する半導体装置は、前記ゲート電極が前記P型領域と電気的に接続されているESD素子を有する半導体装置とする。
ESD素子が動作した際に、ESD素子を構成する複数のトランジスタのチャネルにおいて一様な電流が流れるようになり、発熱を抑えつつESD素子の能力を十分に引き出せるようになるため、結果としてESD素子面積を縮小することが可能となる。
さらに、構造によっては耐圧調整も容易となる。
本発明の実施例1の図であり、(A)は平面図、(B)は線分D-D'の断面図、(C)は等価回路である。 本発明の実施例2の図であり、(A)は平面図、(B)は線分E-E'の断面図、(C)は等価回路である。 本発明の実施例3の図であり、(A)は平面図、(B)は線分F-F'の断面図、(C)は線分G-G'の断面図である。 本発明の実施例4の図であり、(A)は平面図、(B)は線分H-H'の断面図、(C)は線分I-I'の断面図である。 本発明の実施例5の図であり、(A)は平面図、(B)は線分J-J'の断面図、(C)は線分K-K'の断面図である。 本発明の実施例6の図であり、(A)は平面図、(B)は線分L-L'の断面図である。 本発明の実施例7の図であり、(A)は平面図、(B)は線分M-M'の断面図、(C)は等価回路である。 従来のESD素子の図であり、(A)は平面図、(B)は線分A−A’の断面図、(C)は等価回路、(D)は電流電圧特性である。 特許文献1の従来のESD素子の図であり、(A)は平面図、(B)は線分B−B’の断面図、(C)は等価回路、(D)は電流電圧特性である。 特許文献1の従来のESD素子のPウェル固定用第一P+を、トラジスタを囲うように配置したときの平面図である。 全てのトランジスタ、全てのチャネルに流れる電流を一様にするための従来のESD素子の図であり、(A)は平面図、(B)は線分C−C’の断面図、(C)は等価回路、(D)は電流電圧特性である。 本発明の実施例8の図であり、(A)は平面図、(B)は線分N-N'の断面図、(C)は線分O-O'の断面図である。 本発明の実施例9の図であり、(A)は平面図、(B)は線分P-P'の断面図、(C)は線分Q-Q'の断面図である。
以下、本発明の実施形態について、図面を参照して説明する。
図1は、本発明のESD素子の実施例1を示す図であり、(A)は平面図、(B)は線分D-D'の断面図である。図1(A)においてパッド電極(あるいはパッド電極に接続されるドレイン電極)18はフローティングにしているわけではなく上層電極を介してパッドに繋がることを想定している。
NMOSトランジスタは半導体基板9に設けられたPウェル14内にある。NMOSトランジスタの周囲のPウェル14表面には電位を固定するためのPウェル固定用第一P+領域23があり、コンタクト16を介してVss電位を有する配線17に接続されている。このNMOSトランジスタのゲート電極1〜6とN+ソース11は低い方の電源電位を有するVss端子に配線17を介して接続され、N+ドレイン12はパッド電極に配線18を介して接続されている。それぞれのN+ソース11にはPウェル固定用第二P+領域24が隣に接触して設けられている。最も外側に位置するPウェル固定用第二P+領域24とPウェル固定用第一P+領域23との間にはLOCOS酸化膜10が配置されている。それぞれのゲート電極の下にはゲート絶縁膜15が配置されている。なお、ここで、N+あるいはP+の表示は半導体の導電型と共に+の記号によりその不純物濃度がNあるいはPで表される領域に比べて高く、金属配線とオーミックコンタクトが概ね形成できる濃度であることを表している。N+ドレインを高濃度のN型ドレインと書いても同じ意味であるとする。
図1は図10に示した従来のESD素子と全てのPウェル固定用第二P+領域24がPウェル固定用第二P+電極21で繋がっている点は似ているが、Pウェル固定用第二P+電極21が低い方の電源電位を有するVss電極17に低抵抗の金属の電極により繋がっていないことが本実施例の特徴である。この構造にすることで図1(C)に示すように全てのトランジスタ、チャネル直下のPウェル14の寄生抵抗が同一のRpw11となり全てのトランジスタ、チャネルで一様の電流が流れる。この効果は図10の従来技術と同じであるため図8、図9の問題を回避することが出来る。ここでPウェル固定用第二P+電極21はPウェル固定用第二P+領域24の抵抗率以下の物質、たとえば金属等で繋がなければならない。なぜならば、仮にPウェル固定用第二P+領域24同士を高い抵抗で繋いでしまうと、それぞれのPウェル固定用第二P+領域24の電位に差ができ、電流集中が生じる可能性があるからである。
また、図1(B)からも分かるようにRpw11はゲート電極1と6のトランジスタからPウェル固定用第一P+領域23の距離で決まるため、Rpw10<Rpw11の関係が成り立ち、図10の従来技術の問題点である発熱による破壊が発生しづらくなる。
図2は、本発明の実施例2を示す図であり、(A)は平面図、(B)は線分E-E'の断面図である。図2(A)においてパッド電極(あるいはパッド電極に接続されるドレイン電極)18はフローティングにしてあるわけではなく上層電極を介してパッドに繋がることを想定している。図2は図1の実施例1においてゲート電極1〜6をVss電極17に接続せずにPウェル固定用第二P+とゲート電極をつなぐ電極20によってPウェル固定用第二P+領域24と接続した例である。こうすることで、パッド電極から注入された静電気を逃がす際にゲート電極1〜6に電位が印加され、寄生バイポーラ電流だけではなくチャネル電流も流れるため、実施例1で得られる効果だけでなく、実施例1よりもESD耐量が向上する。
図3は、本発明の実施例3を示す図であり、(A)は平面図、(B)は線分F-F'の断面図、(C)は線分G−G’の断面図である。この構造は、図1および図2のN+ソース11と隣接したPウェル固定用第二P+領域24のチャネル直下の領域の電位を固定する機能を、N+ソース11及びN+ドレイン12の直下に接するように埋め込まれた高濃度のP型領域である埋め込みP+領域22で実現したものである。図3(B)および(C)に示すように、それぞれのN+ソース11及びN+ドレイン12の直下の埋め込みP+領域22は独立しているため図3(A)の上側に横たわっているPウェル固定用第二P+領域24とその直下に存在する埋め込みP+領域22によって電気的に接続している。Pウェル固定用第二P+領域24は低い方の電源電位を有するVss電極17に低抵抗の金属の電極により繋がっていない。これにより、等価回路は図1(C)と同じになり実施例1と同じ効果が得られる。また、実施例1のN+ソース11に隣接するPウェル固定用第二P+領域24が埋め込みP+領域22によって半導体基板の中に埋め込まれているため実施例1に比べて面積を縮小できる。また、N+ドレイン12の直下の埋め込みP+領域22の不純物濃度や深さを調整することにより、簡単にVholdとVtrigを調整することが出来るため、ESD素子のVtrigがICの耐圧以下にならないように微調整することが容易となる。なお、図3(C)においてはN+ドレイン12上の配線およびコンタクトは省略してある。
図4は、本発明の実施例4を示す図であり、(A)は平面図、(B)は線分H-H'の断面図、(C)は線分I−I’の断面図である。図4(A)においてパッド電極(あるいはパッド電極に接続されるドレイン電極)18はフローティングにしているわけではなく上層電極を介してパッドに繋がることを想定している。図4は図3の実施例3においてゲート電極1〜6をVss電極17に接続せずにPウェル固定用第二P+とゲート電極をつなぐ電極20によってPウェル固定用第二P+領域24と接続した例である。こうすることで、パッド電極から注入された静電気を逃がす際にゲート電極1〜6に電位が印加され、寄生バイポーラ電流だけではなくチャネル電流も流れるため、実施例3で得られる効果だけでなく、実施例3よりもESD耐量が向上する。
ここで、Pウェル固定用第二P+とゲート電極をつなぐ電極20はPウェル固定用第二P+領域24の抵抗率以下の物質、たとえば金属等で繋がなければならない。なぜならば、仮にPウェル固定用第二P+24同士を高い抵抗で繋いでしまうと、それぞれのPウェル固定用第二P+領域24の電位に差ができ、電流集中が生じる可能性があるからである。
また、実施例3と4のN+ソース11及びN+ドレイン12の直下の埋め込みP+領域22をN+ソース11もしくはN+ドレイン12の直下のどちらか一方でも同じ効果が得られる。ただし、N+ソース11の直下にのみ埋め込みP+領域22を配置した場合、埋め込みP+領域22の不純物濃度や深さを用いてVholdとVtrigの電圧を調整することは出来なくなる。
図5は、本発明の実施例5を示す図であり、(A)は平面図、(B)は線分J-J'の断面図、(C)は線分K−K’の断面図である。平面図である図5(A)においては従来技術の図8とほぼ同じ構造であるが、図5(B)と(C)の断面図をみると分かるとおり埋め込みP+領域22が存在する。図3の実施例3と図4の実施例4におけるN+ソース11とN+ドレイン12の直下の埋め込みP+領域22とは異なり、トランジスタ直下の全面にN+ソース11とN+ドレイン12と接触する埋め込みP+領域22が存在するのが実施例5の特徴である。この構造は図3と同じ効果を得ることが出来るが、埋め込みP+領域22が独立していないために実施例3および実施例4に示すように別領域で埋め込みP+領域22同士を接続させる必要が無いため、図3よりもさらに面積を縮小できる効果がある。本実施例においては埋め込みP+領域22には引出し口等は設けていないので、埋め込みP+領域22は低い方の電源電位を有するVss電極17に低抵抗の金属の電極により繋がっていない。
図6は本発明の実施例6を示す図であり、(A)は平面図、(B)は線分L-L'の断面図である。図6(A)においてパッド電極(あるいはパッド電極に接続されるドレイン電極)18はフローティングにしているわけではなく上層電極を介してパッドに繋がることを想定している。図6は図5の実施例5において図6(A)の上側に横たわっているPウェル固定用第二P+領域24とその直下に存在する埋め込みP+領域22を追加した構造になっている。ゲート電極1〜6をVss電極17に接続せずにPウェル固定用第二P+とゲート電極をつなぐ電極20でPウェル固定用第二P+領域24と接続することによって、パッド電極から注入された静電気を逃がす際にゲート電極1〜6に電位が印加され、寄生バイポーラ電流だけではなくチャネル電流も流れるため、実施例5と同じ効果が得られるが、Pウェル固定用第二P+領域24を追加したことにより実施例5よりは面積は大きくなる。
ここで、Pウェル固定用第二P+領域24とゲート電極をつなぐ電極20はPウェル固定用第二P+領域24の抵抗率以下の物質、たとえば金属等で繋がなければならない。なぜならば、仮にPウェル固定用第二P+領域24同士を高い抵抗で繋いでしまうと、それぞれのPウェル固定用第二P+領域24の電位に差ができ、電流集中が生じる可能性があるからである。
図7は、本発明のESD素子の実施例7を示す図であり、(A)は平面図、(B)は線分M-M'の断面図である。図7(A)においてパッド電極(あるいはパッド電極に接続されるドレイン電極)18はフローティングにしているわけではなく上層電極を介してパッドに繋がることを想定している。この実施例7は実施例1のMOSトランジスタをバイポーラトランジスタにしたものであり、実施例1と同様の効果が得られる。ここで、図1におけるN+ソース11とN+ドレイン12はMOSトランジスタからバイポーラトランジスタに変換したことで、図7においてはN+コレクタ25、N+エミッタ26となっている。また、図1におけるPウェル固定用第二P+領域24が図7においてはベースに相当するが、用語の統一化を図るために「ベース」という言葉はここでは用いないことにする。実施例1同様に、Pウェル固定用第二P+電極21は低い方の電源電位を有するVss電極17に低抵抗の金属の電極により繋がっていない。
なお、このMOSトランジスタからバイポーラトランジスタへの変換は実施例3と実施例5においても適用可能である。ただし、実施例2、実施例4、実施例6は実施例1、実施例3、実施例5において、それぞれのゲート電極の接続先を変更しただけなので、MOSトランジスタをゲート電極が存在しないバイポーラトランジスタに変換すると実施例1、実施例3、実施例5に適用する場合と、実施例2、実施例4、実施例6に適用する場合とでは、それぞれ同一構造になる。
図12は上に述べた実施例3におけるMOSトランジスタをバイポーラトランジスタに変換したESD保護素子である。(A)は平面図、(B)は線分N-N'の断面図、(C)は線分O−O’の断面図である。実施例7と同様にN+コレクタ25、N+エミッタ26とが設けられており、N+コレクタ25とN+エミッタ26の下には埋め込みP+領域22がそれぞれ接触するように独立して設けられている。図12(C)から分かるように、埋め込みP+領域22同士はPウェル固定用第二P+領域24とその直下に存在する埋め込みP+領域22によって電気的に接続している。Pウェル固定用第二P+領域24は低い方の電源電位を有するVss電極17に低抵抗の金属の電極により繋がっていない。本ESD保護素子はバイポーラ動作により保護動作を行う。
図13は実施例8と同様に、実施例5におけるMOSトランジスタをバイポーラトランジスタに変換したESD保護素子である。(A)は平面図、(B)は線分P-P'の断面図、(C)は線分Q−Q’の断面図である。実施例8と同様にN+コレクタ25、N+エミッタ26とが設けられており、N+コレクタ25とN+エミッタ26の下には一体である埋め込みP+領域22がそれぞれ接触するように連続して設けられている。図13(C)からも分かるように、本実施例においては埋め込みP+領域22には引出し口等は設けていないので、埋め込みP+領域22は、低い方の電源電位を有するVss電極17に低抵抗の金属の電極により繋がっていない。本ESD保護素子はバイポーラ動作により保護動作を行う。
このように本発明における共通する根幹は、ESD素子のそれぞれのトランジスタ、それぞれのチャネルに存在するさまざまな基板電位を低抵抗物質で電気的につなげ、さらにVss電位とは別にすることによって、電流の均一化と低電圧動作による発熱抑制をさせESD耐量を向上させることである。この考え方は、上記のゲート電極つきのMOS型ESD素子だけではなく、ゲート電極無しのバイポーラ型ESD素子においても適用することが出来る。
また、これまでマルチフィンガータイプのESD素子について記述してきたが、シングルフィンガータイプのESD素子においても展開可能であり、同じ効果が得られる。
また、当然であるが、本発明は半導体基板上で実施されることを想定しており、実施形態の全体を通してN+ソース11、N+ドレイン、Pウェル固定用P+領域、埋め込みP+領域、Pウェル固定用第一P+領域、Pウェル固定用第二P+領域の不純物濃度はPウェル14のそれより濃く、Pウェル14の不純物濃度は半導体基板のそれより濃い。
1〜6 ゲート電極
9 半導体基板
10 LOCOS酸化膜
11 N+ソース
12 N+ドレイン
13 Pウェル電位固定用P+領域
14 Pウェル
15 ゲート酸化膜
16 コンタクト
17 Vss電極
18 パッド電極
20 Pウェル固定用第二P+領域とゲート電極をつなぐ電極
21 Pウェル固定用第二P+電極
22 埋め込みP+領域
23 Pウェル固定用第一P+領域
24 Pウェル固定用第二P+領域
25 N+コレクタ
26 N+エミッタ
50 図8のゲート電極1と6のトランジスタのIV特性
51 図8のゲート電極2と5のトランジスタのIV特性
52 図8のゲート電極3と4のトランジスタのIV特性
53 図9のゲート電極1のトランジスタのIV特性
54 図9のゲート電極6のトランジスタのIV特性
55 図10のゲート電極1〜6のトランジスタのIV特性

Claims (16)

  1. ESD素子を有する半導体装置であって、
    前記ESD素子は、
    半導体基板と、
    前記半導体基板表面に設けられた前記半導体基板よりも不純物濃度が高いPウェルと、
    前記Pウェル内の前記半導体基板表面に設けられた、前記半導体基板よりも不純物濃度が高いN型ソースおよびN型ドレインと、
    前記N型ソースに接触して前記半導体基板表面に設けられた、前記半導体基板よりも不純物濃度が高いP型領域と、
    前記P型領域を複数有し、複数の前記P型領域同士が複数の前記P型領域と同等もしくは小さい抵抗率の物質で電気的に接続され、
    前記N型ソースと前記N型ドレインの間となる前記半導体基板表面に設けられたゲート絶縁膜と、
    前記ゲート絶縁膜上に設けられたゲート電極と、
    を有し、
    前記N型ドレインはパッド電極に接続され、
    前記N型ソースは低い方の電源電位に接続され、
    前記N型ソースと前記P型領域とが電極によって接続されていないことを特徴とするESD素子を有する半導体装置。
  2. 前記ゲート電極が前記N型ソースと電気的に接続されている請求項1に記載のESD素子を有する半導体装置。
  3. 前記ゲート電極が前記P型領域と電気的に接続されている請求項1に記載のESD素子を有する半導体装置。
  4. ESD素子を有する半導体装置であって、
    前記ESD素子は、
    半導体基板と、
    前記半導体基板表面に設けられた前記半導体基板よりも不純物濃度が高いPウェルと、
    前記Pウェル内の前記半導体基板表面に設けられた前記半導体基板よりも不純物濃度が高いN型ソースおよびN型ドレインと、
    前記N型ソースおよび前記N型ドレインを複数有し、一方向に配置され、
    前記N型ソースおよび前記N型ドレインのそれぞれの直下に前記N型ソースおよび前記N型ドレインのそれぞれに接触して設けられた前記半導体基板よりも不純物濃度が高い埋め込みP型領域と、
    前記N型ソースと前記N型ドレインとの間の前記半導体基板表面に設けられたゲート絶縁膜と、
    前記ゲート絶縁膜上に設けられたゲート電極と、
    を有し、
    前記N型ドレインはパッド電極に接続され、
    前記N型ソースは低い方の電源電位に接続され
    前記N型ソースと前記埋め込みP型領域とが電極によって接続されていないことを特徴とするESD素子を有する半導体装置。
  5. 前記埋め込みP型領域が前記N型ドレインの直下にのみ設けられた請求項記載のESD素子を有する半導体装置。
  6. 前記埋め込みP型領域が前記N型ソースの直下にのみ設けられた請求項記載のESD素子を有する半導体装置。
  7. 前記埋め込みP型領域を複数有し、前記埋め込みP型領域同士が前記半導体基板の抵抗値よりも小さい抵抗率の物質で電気的に接続されている請求項乃至のいずれか1項に記載のESD素子を有する半導体装置。
  8. ESD素子を有する半導体装置であって、
    前記ESD素子は、
    半導体基板と、
    前記半導体基板表面に設けられた前記半導体基板よりも不純物濃度が高いPウェルと、
    前記Pウェル内の前記半導体基板表面に設けられた前記半導体基板よりも不純物濃度が高いN型ソースおよびN型ドレインと、
    前記N型ソースおよび前記N型ドレインを複数有し、一方向に配置され、
    前記N型ソースと前記N型ドレインとの間の前記半導体基板表面に設けられたゲート絶縁膜と、
    前記N型ソースおよび前記N型ドレインの直下に前記N型ソースおよび前記N型ドレインと接触するように連続して設けられた一体からなる前記半導体基板よりも不純物濃度が高い埋め込みP型領域と、
    前記ゲート絶縁膜上に設けられたゲート電極と、
    を有し、
    前記N型ドレインはパッド電極に接続され、
    前記N型ソースは低い方の電源電位に接続され
    前記N型ソースと前記埋め込みP型領域とが電極によって接続されていないことを特徴とするESD素子を有する半導体装置。
  9. 前記ゲート電極が前記N型ソースと電気的に接続されている請求項乃至のいずれか1項に記載のESD素子を有する半導体装置。
  10. 前記ゲート電極が前記埋め込みP型領域と電気的に接続されている請求項乃至のいずれか1項に記載のESD素子を有する半導体装置
  11. ESD素子を有する半導体装置であって、
    前記ESD素子は、
    半導体基板と、
    前記半導体基板表面に設けられた前記半導体基板よりも不純物濃度が高いPウェルと、
    前記Pウェル内の前記半導体基板表面に設けられた、前記半導体基板よりも不純物濃度が高いN型ソースおよびN型ドレインと、
    前記N型ソースに接触して前記半導体基板表面に設けられた、前記半導体基板よりも不純物濃度が高いP型領域と、
    を有し、
    前記P型領域が複数あり、複数の前記P型領域同士が複数の前記P型領域と同等もしくは小さい抵抗率の物質で電気的に接続され、
    前記N型ドレインはパッド電極に接続され、
    前記N型ソースは低い方の電源電位に接続され、
    前記N型ソースと前記P型領域とが電極によって接続されていないことを特徴とするESD素子を有する半導体装置。
  12. ESD素子を有する半導体装置であって、
    前記ESD素子は、
    半導体基板と、
    前記半導体基板表面に設けられた前記半導体基板よりも不純物濃度が高いPウェルと、
    前記Pウェル内の前記半導体基板表面に設けられた前記半導体基板よりも不純物濃度が高いN型ソースおよびN型ドレインと、
    前記N型ソースおよび前記N型ドレインを複数有し、一方向に配置され、
    前記N型ソースおよび前記N型ドレインのそれぞれの直下に前記N型ソースおよび前記N型ドレインのそれぞれに接触して設けられた前記半導体基板よりも不純物濃度が高い埋め込みP型領域と、
    を有し、
    前記N型ドレインはパッド電極に接続され、
    前記N型ソースは低い方の電源電位に接続され、
    前記N型ソースと前記埋め込みP型領域とが電極によって接続されていないことを特徴とするESD素子を有する半導体装置。
  13. 前記埋め込みP型領域が前記N型ドレインの直下にのみ設けられた請求項12記載のESD素子を有する半導体装置。
  14. 前記埋め込みP型領域が前記N型ソースの直下にのみ設けられた請求項12記載のESD素子を有する半導体装置。
  15. 前記埋め込みP型領域が複数あり、複数の前記埋め込みP型領域同士が前記半導体基板の抵抗値よりも小さい抵抗率の物質で電気的に接続されている請求項12乃至14のいずれか1項に記載のESD素子を有する半導体装置。
  16. ESD素子を有する半導体装置であって、
    前記ESD素子は、
    半導体基板と、
    前記半導体基板表面に設けられた前記半導体基板よりも不純物濃度が高いPウェルと、
    前記Pウェル内の前記半導体基板表面に設けられた前記半導体基板よりも不純物濃度が高いN型ソースおよびN型ドレインと、
    前記N型ソースおよび前記N型ドレインを複数有し、一方向に配置され、
    前記N型ソースおよび前記N型ドレインの直下に前記N型ソースおよび前記N型ドレインと接触するように連続して設けられた一体からなる前記半導体基板よりも不純物濃度が高い埋め込みP型領域と、
    を有し、
    前記N型ドレインはパッド電極に接続され、
    前記N型ソースは低い方の電源電位に接続され、
    前記N型ソースと前記埋め込みP型領域とが電極によって接続されていないことを特徴とするESD素子を有する半導体装置。
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