JP6600491B2 - Esd素子を有する半導体装置 - Google Patents
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Description
したがって、最も寄生バイポーラ動作を起こし易いのはRpw3の寄生抵抗を持つゲート電極3、4のトランジスタであり、その電流電圧特性は図8(D)のIV特性52にしめされるものとなり、電流の集中が生じる。ゲート電極2、5のトランジスタ、ゲート電極1、6のトランジスタはそれぞれIV特性51および50を示す。
これによってESD電流がPADに流れ込んだときに最も電位が上昇するPウェル固定用第二P+領域24付近のPウェル14の電位がゲート電極1〜6に伝わり、全てのトランジスタのN+ドレイン12とN+ソース11間にチャネル電流が流れ、電流集中を防ぐ効果が得られる。
ゲート電極6のトランジスタ電流=小さいチャネル電流のみ
この電流電圧特性を模式図で示したのが図9(D)である。曲線53はゲート電極1のトランジスタに流れる電流であり、曲線54はゲート電極6のトランジスタに流れる電流を示している。ゲート電極1のトランジスタに寄生バイポーラ動作が発生した時点でゲート電極6のトランジスタにチャネル電流が流れ始めるが、ゲート電極1のトランジスタ電流に比べると小さい。
ある態様ではESD素子を有する半導体装置であって、
前記ESD素子は、
半導体基板と、
前記半導体基板表面に設けられた前記半導体基板よりも不純物濃度が高いPウェルと、
前記Pウェル内の前記半導体基板表面に設けられた、前記半導体基板よりも不純物濃度が高いN型ソースおよびN型ドレインと、
前記N型ソースに接触して前記半導体基板表面に設けられた、前記半導体基板よりも不純物濃度が高いP型領域と、
前記N型ソースと前記N型ドレインの間となる前記半導体基板表面に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
を有し、
前記N型ドレインはパッド電極に接続され、
前記N型ソースは低い方の電源電位に接続され、
前記N型ソースと前記P型領域とが電極によって接続されていないことを特徴とするESD素子を有する半導体装置とする。
また別の態様では、上記ESD素子を有する半導体装置は、前記ゲート電極が前記P型領域と電気的に接続されているESD素子を有する半導体装置とする。
さらに、構造によっては耐圧調整も容易となる。
9 半導体基板
10 LOCOS酸化膜
11 N+ソース
12 N+ドレイン
13 Pウェル電位固定用P+領域
14 Pウェル
15 ゲート酸化膜
16 コンタクト
17 Vss電極
18 パッド電極
20 Pウェル固定用第二P+領域とゲート電極をつなぐ電極
21 Pウェル固定用第二P+電極
22 埋め込みP+領域
23 Pウェル固定用第一P+領域
24 Pウェル固定用第二P+領域
25 N+コレクタ
26 N+エミッタ
50 図8のゲート電極1と6のトランジスタのIV特性
51 図8のゲート電極2と5のトランジスタのIV特性
52 図8のゲート電極3と4のトランジスタのIV特性
53 図9のゲート電極1のトランジスタのIV特性
54 図9のゲート電極6のトランジスタのIV特性
55 図10のゲート電極1〜6のトランジスタのIV特性
Claims (16)
- ESD素子を有する半導体装置であって、
前記ESD素子は、
半導体基板と、
前記半導体基板表面に設けられた前記半導体基板よりも不純物濃度が高いPウェルと、
前記Pウェル内の前記半導体基板表面に設けられた、前記半導体基板よりも不純物濃度が高いN型ソースおよびN型ドレインと、
前記N型ソースに接触して前記半導体基板表面に設けられた、前記半導体基板よりも不純物濃度が高いP型領域と、
前記P型領域を複数有し、複数の前記P型領域同士が複数の前記P型領域と同等もしくは小さい抵抗率の物質で電気的に接続され、
前記N型ソースと前記N型ドレインの間となる前記半導体基板表面に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
を有し、
前記N型ドレインはパッド電極に接続され、
前記N型ソースは低い方の電源電位に接続され、
前記N型ソースと前記P型領域とが電極によって接続されていないことを特徴とするESD素子を有する半導体装置。 - 前記ゲート電極が前記N型ソースと電気的に接続されている請求項1に記載のESD素子を有する半導体装置。
- 前記ゲート電極が前記P型領域と電気的に接続されている請求項1に記載のESD素子を有する半導体装置。
- ESD素子を有する半導体装置であって、
前記ESD素子は、
半導体基板と、
前記半導体基板表面に設けられた前記半導体基板よりも不純物濃度が高いPウェルと、
前記Pウェル内の前記半導体基板表面に設けられた前記半導体基板よりも不純物濃度が高いN型ソースおよびN型ドレインと、
前記N型ソースおよび前記N型ドレインを複数有し、一方向に配置され、
前記N型ソースおよび前記N型ドレインのそれぞれの直下に前記N型ソースおよび前記N型ドレインのそれぞれに接触して設けられた前記半導体基板よりも不純物濃度が高い埋め込みP型領域と、
前記N型ソースと前記N型ドレインとの間の前記半導体基板表面に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
を有し、
前記N型ドレインはパッド電極に接続され、
前記N型ソースは低い方の電源電位に接続され
前記N型ソースと前記埋め込みP型領域とが電極によって接続されていないことを特徴とするESD素子を有する半導体装置。 - 前記埋め込みP型領域が前記N型ドレインの直下にのみ設けられた請求項4記載のESD素子を有する半導体装置。
- 前記埋め込みP型領域が前記N型ソースの直下にのみ設けられた請求項4記載のESD素子を有する半導体装置。
- 前記埋め込みP型領域を複数有し、前記埋め込みP型領域同士が前記半導体基板の抵抗値よりも小さい抵抗率の物質で電気的に接続されている請求項4乃至6のいずれか1項に記載のESD素子を有する半導体装置。
- ESD素子を有する半導体装置であって、
前記ESD素子は、
半導体基板と、
前記半導体基板表面に設けられた前記半導体基板よりも不純物濃度が高いPウェルと、
前記Pウェル内の前記半導体基板表面に設けられた前記半導体基板よりも不純物濃度が高いN型ソースおよびN型ドレインと、
前記N型ソースおよび前記N型ドレインを複数有し、一方向に配置され、
前記N型ソースと前記N型ドレインとの間の前記半導体基板表面に設けられたゲート絶縁膜と、
前記N型ソースおよび前記N型ドレインの直下に前記N型ソースおよび前記N型ドレインと接触するように連続して設けられた一体からなる前記半導体基板よりも不純物濃度が高い埋め込みP型領域と、
前記ゲート絶縁膜上に設けられたゲート電極と、
を有し、
前記N型ドレインはパッド電極に接続され、
前記N型ソースは低い方の電源電位に接続され
前記N型ソースと前記埋め込みP型領域とが電極によって接続されていないことを特徴とするESD素子を有する半導体装置。 - 前記ゲート電極が前記N型ソースと電気的に接続されている請求項4乃至8のいずれか1項に記載のESD素子を有する半導体装置。
- 前記ゲート電極が前記埋め込みP型領域と電気的に接続されている請求項4乃至8のいずれか1項に記載のESD素子を有する半導体装置
- ESD素子を有する半導体装置であって、
前記ESD素子は、
半導体基板と、
前記半導体基板表面に設けられた前記半導体基板よりも不純物濃度が高いPウェルと、
前記Pウェル内の前記半導体基板表面に設けられた、前記半導体基板よりも不純物濃度が高いN型ソースおよびN型ドレインと、
前記N型ソースに接触して前記半導体基板表面に設けられた、前記半導体基板よりも不純物濃度が高いP型領域と、
を有し、
前記P型領域が複数あり、複数の前記P型領域同士が複数の前記P型領域と同等もしくは小さい抵抗率の物質で電気的に接続され、
前記N型ドレインはパッド電極に接続され、
前記N型ソースは低い方の電源電位に接続され、
前記N型ソースと前記P型領域とが電極によって接続されていないことを特徴とするESD素子を有する半導体装置。 - ESD素子を有する半導体装置であって、
前記ESD素子は、
半導体基板と、
前記半導体基板表面に設けられた前記半導体基板よりも不純物濃度が高いPウェルと、
前記Pウェル内の前記半導体基板表面に設けられた前記半導体基板よりも不純物濃度が高いN型ソースおよびN型ドレインと、
前記N型ソースおよび前記N型ドレインを複数有し、一方向に配置され、
前記N型ソースおよび前記N型ドレインのそれぞれの直下に前記N型ソースおよび前記N型ドレインのそれぞれに接触して設けられた前記半導体基板よりも不純物濃度が高い埋め込みP型領域と、
を有し、
前記N型ドレインはパッド電極に接続され、
前記N型ソースは低い方の電源電位に接続され、
前記N型ソースと前記埋め込みP型領域とが電極によって接続されていないことを特徴とするESD素子を有する半導体装置。 - 前記埋め込みP型領域が前記N型ドレインの直下にのみ設けられた請求項12記載のESD素子を有する半導体装置。
- 前記埋め込みP型領域が前記N型ソースの直下にのみ設けられた請求項12記載のESD素子を有する半導体装置。
- 前記埋め込みP型領域が複数あり、複数の前記埋め込みP型領域同士が前記半導体基板の抵抗値よりも小さい抵抗率の物質で電気的に接続されている請求項12乃至14のいずれか1項に記載のESD素子を有する半導体装置。
- ESD素子を有する半導体装置であって、
前記ESD素子は、
半導体基板と、
前記半導体基板表面に設けられた前記半導体基板よりも不純物濃度が高いPウェルと、
前記Pウェル内の前記半導体基板表面に設けられた前記半導体基板よりも不純物濃度が高いN型ソースおよびN型ドレインと、
前記N型ソースおよび前記N型ドレインを複数有し、一方向に配置され、
前記N型ソースおよび前記N型ドレインの直下に前記N型ソースおよび前記N型ドレインと接触するように連続して設けられた一体からなる前記半導体基板よりも不純物濃度が高い埋め込みP型領域と、
を有し、
前記N型ドレインはパッド電極に接続され、
前記N型ソースは低い方の電源電位に接続され、
前記N型ソースと前記埋め込みP型領域とが電極によって接続されていないことを特徴とするESD素子を有する半導体装置。
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