JP5437598B2 - Ｅｓｄ保護素子および該ｅｓｄ保護素子を設けた半導体装置 - Google Patents

Description

本発明は、一般的にＥＳＤ（ｅｌｅｃｔｒｏｓｔａｔｉｃ ｄｉｓｃｈａｇｅ）と称される静電気放電による破壊を防止するためのＥＳＤ保護素子および該ＥＳＤ保護素子を備えた半導体装置に関するものである。

集積回路（ＩＣ）などの半導体素子の破壊や特性劣化の原因としてＥＳＤ（ｅｌｅｃｔｒｏｓｔａｔｉｃ ｄｉｓｃｈａｇｅ）と称される静電気破壊が知られている。このＥＳＤから保護するための素子として例えばツェナーダイオードが用いられている。

具体的には、図１０に示すように半導体素子と該半導体素子から導出する端子のためのパッドとの間のノードに、ツェナーダイオードのアノードを接続し、該ツェナーダイオードのカソードを接地する。尚、半導体素子およびノード間には抵抗が設けられており、該抵抗によって分圧された電圧がツェナーダイオードに印加される。

例えば通常の端子電圧（低電圧）がツェナーダイオードのアノードに印加された場合には、ｐｎ接合における逆方向バイアスによって電流が制限される。一方、ＥＳＤに因る高電圧がツェナーダイオードに印加された場合には、当該ダイオードにおいてアバランシェ降伏を招き、該ツェナーダイオードを介して放電される。このようにツェナーダイオードのクランプ電圧を利用してＥＳＤから半導体素子を保護していた。

この関係を図１１のグラフに示す。該グラフには、ＥＳＤ試験における電流および電圧の関係が保護特性として示されている。グラフからも明らかなようにアバランシェ降伏を招くような高電圧であり、かつツェナーダイオードの破壊電圧以下の電圧が印加された場合に、ＥＳＤから半導体素子が保護される。尚、当該グラフにおける保護特性を示す所定の傾きは、ツェナーダイオードにおけるｐｎ接合長（詳細には、断面からみて半導体基板の表面側に設けたｐ型領域と、該ｐ型領域内の表面側に設けたｎ型領域とを備えたツェナーダイオードにおいて、平面（基板の表面）から見てｐ型領域内に形成されたｎ型領域の周辺長）に起因している。

ところでツェナーダイオードを用いたＥＳＤ保護素子において、その性能特性は破壊電圧とそのピーク電流との関係で決まる。図１１に示されている保護特性を示すグラフを例に説明すると、所定の傾きが緩やかなほど、ピーク電流に達することなく破壊電圧に至るまでの余裕がない。すなわち、保護特性を示すグラフの傾きが急峻になるほど、破壊に至るまでの余裕があり、端的にはグラフの傾きが垂直になることが好ましく、この場合に破壊電圧に対する最大の余裕が生じる。

尚、保護特性を示すグラフの傾きを急峻にさせるために、ツェナーダイオードの形成面積を大きくすることが考えられる。すなわち、ツェナーダイオードの形成面積を広くすることでｐｎ接合長を長くすることができ、長くなったｐｎ接合によりツェナーダイオードにおけるダイナミックインピーダンスを改善することができ、もって保護特性の改善を図ることができる。しかし、形成面積の増加といった弊害が生じる。

更に、ＥＳＤ保護素子を形成するための面積が増加すること、ｐｎ接合での寄生容量が増加することも問題となる。

また、前記したツェナーダイオードを用いたＥＳＤ保護素子に代えて、例えば特許文献１に示すようにサイリスタを用いたＥＳＤ保護素子が考えられる。

特許文献１に示されたＥＳＤ保護素子は、当該文献の図１１に示されているように、半導体基板２５６において、信号出力電極２１０がアノード電極、Ｐ型不純物拡散層２３１がアノード領域、Ｎ型不純物拡散層２３２がＮベース領域、Ｐ型不純物拡散層２３３がＰベース領域、Ｐ^＋型高濃度不純物拡散領域２３４がゲート領域、Ｎ^＋型高濃度不純物拡散領域２３５がカソード領域及び接地電極２１４が構成されている。

更に、特許文献１に示されたＥＳＤ保護素子は、Ｎ^＋型高濃度不純物拡散領域２３５（カソード領域）及びＰ^＋型高濃度不純物拡散領域２３４（ゲート領域）が、抵抗層２３６を介して接地電極２１４及び信号出力電極２１０（アノード電極）に接続されており、これらの構成によってサイリスタ２３０として機能させることができる。

ここで、サイリスタに注視したＥＳＤ試験における電流および電圧関係を示すグラフを図１２に示す。当該グラフから明らかなように、サイリスタを用いたＥＳＤ保護素子は、サイリスタのスナップバック（ターンオフ後の特性）によって通常の電圧（低電圧）内に保護特性が遷移すると、ＥＳＤに因らないような低電圧がサイリスタに印加された場合であっても、ＥＳＤ保護素子が誤動作する恐れがあり、これが問題となる。
特開２００７−１７３７９３（実施例７、図１０および図１１）

そこで、本発明は上記した事情に鑑みてなされたものであり、本発明の目的は、ＥＳＤ保護素子の平面サイズの増大を図ることなく、良好なＥＳＤ特性を有するＥＳＤ素子および該素子を用いた半導体装置を提供することにある。

本発明は、第１導電型の第１半導体領域と、第１半導体領域の表面上に所定の間隔を有してそれぞれ設けられた第１電極および第２電極と、第１半導体領域の表面側に設けられた第２導電型の第２半導体領域と、第２半導体領域内であって当該領域の表面側にそれぞれ間隔を置いて設けられ第１半導体領域より高濃度の第１導電型の第３半導体領域および第４半導体領域と、第３半導体領域内であって当該領域の表面側に設けられて、第１電極と電気的に接続された第２導電型の第５半導体領域と、第４半導体領域内であって当該領域の表面側に設けられて、前記第２電極と電気的に接続された第２導電型の第６半導体領域と、第１半導体領域の表面上に設けられ、前記第２電極と電気的に接続された第３電極と、該第３電極と電気的に接続され第１半導体領域の表面側に第２半導体領域と所定の間隔を有して形成された第１半導体領域より高濃度の第１導電型の第７半導体領域と、を備えており、第１導電型がｐ型および第２導電型がｎ型のとき、第1電極は通常電圧が印加され、第２電極および第３電極は接地されている状態で、第２半導体領域、第３半導体領域および第４半導体領域は、それぞれが浮遊電位に保たれていることを特徴とする。

第７半導体領域内であって当該領域の表面側に第３電極と電気的に接続されるように形成され、第７半導体領域より高濃度の第１導電型の第８半導体領域を備えることを特徴とする。

半導体素子と、該半導体素子に接続された電極パッドと、半導体素子および電極パッド間のノードに接続されたＥＳＤ保護素子と、が半導体基板上に設けられていることを特徴とする。

本発明によれば、第１導電型の第１半導体領域の表面側に第２導電型の第２半導体領域が形成され、該第２半導体領域内の表面側に第１導電型の第３半導体領域および第４半導体領域がそれぞれ形成され、更に第３半導体領域内の表面側に第２導電型の第５半導体領域が形成され、第４半導体領域内の表面側に第２導電型の第６半導体領域が形成されており、第２半導体領域、第３半導体領域および第４半導体領域は、それぞれが浮遊電位に保たれている。これにより、第５半導体領域、第３半導体領域および第２半導体領域によって逆ＮＰＮトランジスタが構成され、第３半導体領域、第２半導体領域、第４半導体領域および第６半導体領域によってサイリスタが構成され、逆ＮＰＮトランジスタにサイリスタが直列接続された構成となり、逆ＮＰＮトランジスタのブレークダウン電圧でサイリスタの保護特性を遷移させることができ、サイリスタの保護特性が入力端子電圧以下になることを防ぎ、かつ破壊電圧に達する前にピーク電流を迎え得る良好なＥＳＤ特性を得ることができる。更に、本発明によれば、ＥＳＤに因る動作時においてサイリスタの構成部位で伝導度変調を招くことができ、動的抵抗の低減を図って効率的に放電することができ、良好なＥＳＤ特性を得ることができる。加えて本発明によれば、前記したように良好なＥＳＤ特性を得ることができることから、従来のように長大なｐｎ接合長を確保する必要がなく、保護素子の平面サイズの増大を抑えることができる。

以下、図面を用いて、本発明の実施形態を詳細に説明するが、以下の説明では、実施の形態に用いる図面について同一の構成要素は同一の符号を付し、かつ重複する説明は可能な限り省略する。

本発明のＥＳＤ保護素子１０は、図１に示すように、第１半導体領域、第２半導体領域、第３半導体領域、第４半導体領域、第５半導体領域、第６半導体領域、第７半導体領域および第８半導体領域を備えており、該ＥＳＤ保護素子１０は例えば半導体装置に設けられている。半導体装置１００は、図２に示すように集積回路（ＩＣ）などの半導体素子５０と、該半導体素子５０から導出する端子のためのパッド６０と、該パッド６０および半導体素子５０間に本発明のＥＳＤ保護素子１０とを備える。

本発明のＥＳＤ保護素子１０は、半導体素子５０と半導体基板を共有して形成されており、該半導体素子５０と同時的に形成される。
ここで、本発明の半導体素子１０について詳細に説明する。尚、請求項における第１導電型をｐ型とし、第２導電型をｎ型として以降の説明を行う。

本発明の半導体装置１０は、図１に示すように、ｐ型の半導体基板を第１半導体領域１とし、該第１の半導体領域１の表面側にｎ型の第２半導体領域２が形成されている。

第２半導体領域２の表面側には、所定の間隔を有してｐ型の第３半導体領域３と、ｐ型の第４半導体領域４が形成されており、これらの領域の不純物濃度は第１の半導体領域１の不純物濃度よりも高濃度に設定されている。

第３不純物領域３の表面側には、ｎ型の第５半導体領域５が形成されており、該第５半導体領域の表面上には、第１電極１１が形成されている。

また第４不純物領域４の表面側にも、第５半導体領域と同様に高濃度に設定された第６不純物領域６が形成されており、該第６半導体領域６の表面上には第２電極１２が形成されている。尚、第５半導体領域および第６半導体領域は、表面上に形成される各電極とオーミック接触を得るべく、第３半導体領域および第４半導体領域よりも高濃度に不純物濃度が設定されている。

また、第１半導体領域の表面側には、第２半導体領域２と乖離した位置にｐ型の第７半導体領域が形成されており、該第７半導体領域７の不純物濃度は第１半導体領域１の不純物濃度よりも高濃度に設定されている。

第７半導体領域７の表面側には、ｐ型の第８半導体領域８が形成されており、該第８半導体領域８の表面上には第３電極３が形成されている。第８半導体領域は、表面上に形成される電極と良好なオーミック接触を得るべく、第７半導体領域７よりも高濃度に不純物濃度が設定されている。

第３電極１３は、第8半導体領域および第７半導体領域を介して接地状態に保たれており、当該第３電極１３は第２電極１２に電気的に接続されている。

一方、第１電極１１は、半導体素子５０およびパッド６０間のノードに電気的に接続されており、このノードによって半導体素子５０およびパッド６０間に印加される正極電圧を受ける。

ところで、第１電極１１が接続される第５半導体領域５と第２電極１２が接続される第６半導体領域とが、それぞれ形成される第３半導体領域３および第４半導体領域４は、それぞれ浮遊電位（フローティング状態）に保たれており、特許文献１における構造と大きく異なっており、電極からの電位を直接受けることがなく、後述するサイリスタの構成の一部を成すことができる。

本発明の半導体装置１０は、その構成でもって図３に示す等価回路２０を構成する。この等価回路２０は、図３の（ａ）に示すように第１のＮＰＮトランジスタ２１と、第１のＰＮＰトランジスタ２２と、第２のＰＮＰトランジスタ２３と、第２のＮＰＮトランジスタ２４と、を備える。

第１のＮＰＮトランジスタ２１は、エミッタが半導体素子５０およびパッド６０間のノードに電気的に接続されており、ベースは第２のＰＮＰトランジスタ２３のエミッタに接続されており、コレクタは第１のＰＮＰトランジスタ２２のベースおよび第２のＰＮＰトランジスタ２３のベース間に設けられたノードに接続されている。

第１のＰＮＰトランジスタ２２は、コレクタが接地電位に保たれており、第２のＰＮＰトランジスタ２３は、コレクタが第２のＮＰＮトランジスタ２４のベースに接続されている。第２のＮＰＮトランジスタ２４は、コレクタが第１のＰＮＰトランジスタ２２および第２のＰＮＰトランジスタ２３間の前記ノードに接続されており、該ノードには第２のＮＰＮトランジスタ２４のコレクタが接続されている。

尚、第２のＮＰＮトランジスタ２４のエミッタは、第１のＰＮＰトランジスタ２２のエミッタと共に接地電位に保たれている。

ところで、等価回路２０における第１のＮＰＮトランジスタ２１は、図１の構成における第５半導体領域５、第３半導体領域３および第２半導体領域２によって形成されており、エミッタが第５半導体領域５、ベースが第３半導体領域３、コレクタが第２半導体領域２に相当する。

また、第１のＰＮＰトランジスタ２２は、図１の構成における第３半導体領域３、第２半導体領域２および第１半導体領域１によって形成されており、エミッタが第３半導体領域３、ベースが第２半導体領域２、コレクタが第１半導体領域１に相当する。

第２のＰＮＰトランジスタ２３は、図１の構成における第３半導体領域３、第２半導体領域２および第４半導体領域４によって形成されており、エミッタが第３半導体領域３、ベースが第２半導体領域２、コレクタが第４半導体領域４に相当する。

更に、第２のＮＰＮトランジスタ２４は、図１の構成における第２半導体領域２、第４半導体領域４および第６半導体領域６によって形成されており、コレクタが第２半導体領域２、ベースが第４半導体領域４、エミッタが第６半導体領域６に相当する。

ところで、図３の（ｂ）に示すように第２のＰＮＰトランジスタ２３および第２のＰＮＰトランジスタ２４によってサイリスタが構成されており、より詳細には図１の構成におけるｐ型の第３半導体領域３、ｎ型の第２半導体領域、ｐ型の第４半導体領域４およびｎ型の第６半導体領域６によってｐｎｐｎ構造が形成されている。

尚、サイリスタはツェナーダイオードと比較してダイナミックインピーダンスが低いことは従来から良く知られており、これを換言すれば同じインピーダンスを得るためには、ツェナーダイオードのデバイスサイズをサイリスタよりも大きくする必要がある。また、デバイスサイズを大きくする分、寄生容量が増大する弊害も生じる。

次に本発明のＥＳＤ保護素子の動作を説明する。
先ず、半導体素子５０およびパッド６０間のノードから通常の電圧が第１端子に印加されたときの動作を説明する。

通常電圧が第１端子へ印加されると、本発明のＥＳＤ保護素子１０は、第１のＮＰＮトランジスタ２１において逆バイアスが印加された状態となる。しかし、通常電圧ではブレークダウンすることのないように第１のNPNトランジスタ２１の耐圧が設定されているため、本発明のESD保護素子が特に動作することはない。

一方、通常の電圧よりも高い電圧、すなわち順方向サージが第１電極１１に印加されると、第１のNPNトランジスタにおいて逆方向耐圧のブレークダウンを生じる。このブレークダウンは、第５半導体領域５および第３半導体領域３におけるｐｎ接合に因るが、第１のＮＰＮトランジスタのベースに接続されている第２のＰＮＰトランジスタ２３の逆方向耐圧のブレークダウン、すなわち第４半導体領域４および第２半導体領域２におけるｐｎ接合もブレークダウンに関与している。

ところで第１のＮＰＮトランジスタ２１には、第２のＰＮＰトランジスタ２３および第２のＮＰＮトランジスタによって構成されるサイリスタが直列に接続されている。これにより、第１のＮＰＮトランジスタ２１における逆方向耐圧のブレークダウンによって、サイリスタにおける保持電圧を図４に示すように遷移させることができ、通常電圧では導通しないように保持電圧を高く設定することができる。

尚、順方向サージによるブレークダウン後、電流は半導体基板の表面に集中して流れることはなく、表面よりも深い位置にも分散して流れる。深い位置を流れる電流は、第１電極１１、第５半導体領域、第３半導体領域、第２半導体領域、第４半導体領域、第６半導体領域および第２電極１２の順に流れ、更に第２電極１２に接続された第３電極１３を介して、電流が第８半導体領域８、第７半導体領域および第１半導体領域１へ流れる。

前記した電流経路は、いわゆるサイリスタの動作電流経路であり、サイリスタが動作することによって、特に不純物濃度の高い領域から少数キャリアが第２半導体領域へ次々と注入される。これにより、本来持っている伝導度より効率が良くなる伝導度変調を引き起こす。この伝導度変調によって半導体基板の表面よりも深い位置、すなわち第２半導体領域２において、伝導効率の良い電流経路が形成される。

尚、第２半導体領域２における電流経路をより詳細に説明すると、第３半導体領域３から第４半導体領域４へ流れる電流は、第３半導体領域３の領域底面から第２半導体領域２を通って第４半導体領域４の領域底面へと流入しており、第３半導体領域３および第４半導体領域４の各領域底面よりも深い位置を電流が流れる。

従って、本発明のＥＳＤ保護素子１０は、半導体基板の内部にも伝導効率の良い電流経路が形成されることにより、電流が半導体基板の表面に集中することなく内部に渡って分散され、この電流経路の分散によってダイナミックインピーダンスの低減を図ることができる。

尚、本発明におけるＥＳＤ保護素子１０をデバイスシミュレーションし、電流経路を等電位線によって図に表した。図５は従来のＥＳＤ保護素子に用いられているツェナーダイオードの電流経路を示しており、図６は本発明のＥＳＤ保護素子１０の電流経路、特に第２半導体領域２、第３半導体領域、第４半導体領域４、第５半導体領域５および第６半導体領域６付近の電流経路を示している。

従来のツェナーダイオードを用いたＥＳＤ保護素子では、図５に示すように間隔の狭い等電位線が表面付近に集中形成される。一方、本発明のＥＳＤ保護素子１０では、図６に示すように表面より深い位置にも等電位線が分布形成されることが分かる。すなわち、従来の本発明のツェナーダイオードを用いたＥＳＤ保護素子は、図７に示すように電流経路が表面を沿う様に形成され、この表面付近において電流集中を招くが、本発明のＥＳＤ保護素子１０は、図６に示すように表面に電流経路が集中的に形成されることなく、表面よりも深い領域（第２半導体領域２）においても電流経路が形成されため、電流集中が起こり難い。

以上述べたように、本発明のＥＳＤ保護素子１０によれば、等価回路における第２のＰＮＰトランジスタおよび第２のＮＰＮトランジスタによって構成されるサイリスタに直列接続される第１のＮＰＮトランジスタによって、サイリスタの保持電圧を高い状態に遷移させることができる。これにより、従来のサイリスタのように、スナップバックによって入力電圧より保持電圧が低くなることを防止することができ、通常の入力電圧でＥＳＤ保護素子が誤動作することを防止することができる。

更に、本発明のＥＳＤ保護素子１０によれば、サイリスタの動作によって生じる伝導度変調により、ダイナミックインピーダンスを低減することができることから、このダイナミックインピーダンスの低減によって効率的に順方向サージを放電することができる。加えて、本発明のＥＳＤ保護素子１０によれば、伝導度変調によりダイナミックインピーダンスを低減できることから、デバイスサイズを大きくする必要がなく、コンパクトでありながら良好なＥＳＤ特性を得ることができる。

前記した実施例では、第２半導体領域２に第３半導体領域３および第４半導体領域４をそれぞれ独立に形成する例で説明を行ったが、本発明はこれに限る必要はなく、例えば図８に示すように、第３半導体領域３および第４半導体領域４を連成させて一体的に形成するようにしてもよい。尚、このとき、第１電極１１と第２電極１２の電極間を狭くすることにより、実施例１と比較してより良好な耐ＥＳＤ特性を得ることができる旨、確認されている（図９参照）。

前記した実施例では、第１導電型をｐ型とし、第２導電型をｎ型として説明を行ったが、第１導電型をｎ形とし、第２導電型をｐ型とするＥＳＤ保護素子にも本発明を適用することができる。

本発明のＥＳＤ保護素子を示す図である。 本発明のＥＳＤ保護素子を設けた半導体装置を示す図である。 本発明のＥＳＤ保護素子の等価回路および 本発明により、保持電圧が遷移することを示す図である。 従来のＥＳＤ保護素子における等電位線を示す図である。 本発明のＥＳＤ保護素子における等電位線を示す図である。 （ａ）は本発明のＥＳＤ保護素子における電流経路を示す図であり、（ｂ）は従来のＥＳＤ保護素子における電流経路を示す図である。 実施例１に代わる他の実施形態のＥＳＤ保護素子を示す図である。 実施例１の実施形態に係るＥＳＤ保護素子と、他の実施形態に係るＥＳＤ保護素子の特性を示すグラフである。 ツェナーダイオードを用いた従来のＥＳＤ保護素子の説明図である。 従来のツェナーダイオードを用いた従来のＥＳＤ保護素子におけるＥＳＤ試験（電流および電圧の関係）を示すグラフである。 従来のサイリスタを用いた従来のＥＳＤ保護素子におけるＥＳＤ試験（電流および電圧の関係）を示すグラフである。

符号の説明

１ 第１半導体領域
２ 第２半導体領域
３ 第３半導体領域
４ 第４半導体領域
５ 第５半導体領域
６ 第６半導体領域
７ 第７半導体領域
８ 第８半導体領域
１０ ＥＳＤ保護素子
１１ 第１電極
１２ 第２電極
１３ 第３電極
２０ 等価回路
５０ 半導体素子
６０ パッド
１００ 半導体装置

Claims (3)

1. 第１導電型の第１半導体領域と、
   前記第１半導体領域の表面上に所定の間隔を有してそれぞれ設けられた第１電極および第２電極と、
   前記第１半導体領域の表面側に設けられた第２導電型の第２半導体領域と、
   前記第２半導体領域内であって当該領域の表面側にそれぞれ間隔を置いて設けられ前記第１半導体領域より高濃度の第１導電型の第３半導体領域および第４半導体領域と、
   前記第３半導体領域内であって当該領域の表面側に設けられて、前記第１電極と電気的に接続された第２導電型の第５半導体領域と、
   前記第４半導体領域内であって当該領域の表面側に設けられて、前記第２電極と電気的に接続された第２導電型の第６半導体領域と、
   前記第１半導体領域の表面上に設けられ、前記第２電極と電気的に接続された第３電極と、該第３電極と電気的に接続され前記第１半導体領域の表面側に前記第２半導体領域と所定の間隔を有して形成された前記第１半導体領域より高濃度の第１導電型の第７半導体領域と、を備えており、
   前記第１導電型がｐ型および第２導電型がｎ型のとき、前記第1電極は通常電圧が印加され、前記第２電極および前記第３電極は接地されている状態で、
   前記第２半導体領域、前記第３半導体領域および前記第４半導体領域は、それぞれが浮遊電位に保たれていることを特徴とするＥＳＤ保護素子。
2. 前記第７半導体領域内であって当該領域の表面側に前記第３電極と電気的に接続されるように設けられ、前記第７半導体領域より高濃度に第１導電型の不純物を含む第８半導体領域を備えることを特徴とする請求項１記載のＥＳＤ保護素子。
3. 半導体素子と、該半導体素子に接続された電極パッドと、前記半導体素子および前記電極パッド間のノードに接続された請求項１から請求項２の何れか1項記載のＥＳＤ保護素子と、が半導体基板上に設けられていることを特徴とする半導体装置。