JPH08298265A - 過電圧検出素子 - Google Patents
過電圧検出素子Info
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- JPH08298265A JPH08298265A JP7102865A JP10286595A JPH08298265A JP H08298265 A JPH08298265 A JP H08298265A JP 7102865 A JP7102865 A JP 7102865A JP 10286595 A JP10286595 A JP 10286595A JP H08298265 A JPH08298265 A JP H08298265A
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Abstract
(57)【要約】
【目的】 集積回路の高電圧検出回路の主要機能部分を
一個の高電圧検出素子に置き換え、大幅な回路素子の低
減を図る。 【構成】 Ｐ型シリコン体基板１７上に積層したＮ型エ
ピタキシャル層１８、横型ＰＮＰトランジスタ形成のた
めのＰ型拡散層１９、このＰ型拡散層１９の内側のエミ
ッタ領域２１、エミッタ領域２１の周りにエピタキシャ
ル層のベース領域を残して囲むＰ型拡散層１９のコレク
タ領域２０、このコレクタ領域２０とＰ型拡散層１９の
間に形成されたベース領域、下層部のＰ型シリコン基板
１７並びに上層部のエミッタ領域２１、コレクタ領域２
０等と遊離されＮ型エピタキシャル層１８内部に形成さ
れたＰ型埋込層２６とで構成された過電圧検出素子の構
成とする。
一個の高電圧検出素子に置き換え、大幅な回路素子の低
減を図る。 【構成】 Ｐ型シリコン体基板１７上に積層したＮ型エ
ピタキシャル層１８、横型ＰＮＰトランジスタ形成のた
めのＰ型拡散層１９、このＰ型拡散層１９の内側のエミ
ッタ領域２１、エミッタ領域２１の周りにエピタキシャ
ル層のベース領域を残して囲むＰ型拡散層１９のコレク
タ領域２０、このコレクタ領域２０とＰ型拡散層１９の
間に形成されたベース領域、下層部のＰ型シリコン基板
１７並びに上層部のエミッタ領域２１、コレクタ領域２
０等と遊離されＮ型エピタキシャル層１８内部に形成さ
れたＰ型埋込層２６とで構成された過電圧検出素子の構
成とする。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路の過電圧
検出素子に関する。
検出素子に関する。
【０００２】
【従来の技術】近年、過電圧検出機能を内蔵した半導体
集積回路は異常動作や破壊に関わる高電源電圧を検出し
て出力信号を遮断し、これを用いた機器を保護する手段
として利用されている。
集積回路は異常動作や破壊に関わる高電源電圧を検出し
て出力信号を遮断し、これを用いた機器を保護する手段
として利用されている。
【０００３】以下に従来の過電圧検出装置ついて説明す
る。図４（ａ）および（ｂ）はそれぞれ従来の過電圧検
出装置の回路構成と電気特性を示す図である。図４
（ａ）において、構成要素として１は電源電圧検出抵抗
Ｒ１，２は電源電圧検出抵抗Ｒ２，３は基準電圧ＶＲＥ
Ｆ、４は電圧比較器、５は電源電圧端子、６は出力端子
である。
る。図４（ａ）および（ｂ）はそれぞれ従来の過電圧検
出装置の回路構成と電気特性を示す図である。図４
（ａ）において、構成要素として１は電源電圧検出抵抗
Ｒ１，２は電源電圧検出抵抗Ｒ２，３は基準電圧ＶＲＥ
Ｆ、４は電圧比較器、５は電源電圧端子、６は出力端子
である。
【０００４】上記各構成要素よりなる過電圧検出装置に
おいて、電源電圧ＶCCがＶCC＜（Ｒ１＋Ｒ２）／Ｒ２・
ＶREF の場合には、出力電圧Ｖ0 は”Ｈ”、ＶCC＞（Ｒ
１＋Ｒ２）／Ｒ２・ＶREF 場合には”Ｌ”で、過電源電
圧を検出することができる。
おいて、電源電圧ＶCCがＶCC＜（Ｒ１＋Ｒ２）／Ｒ２・
ＶREF の場合には、出力電圧Ｖ0 は”Ｈ”、ＶCC＞（Ｒ
１＋Ｒ２）／Ｒ２・ＶREF 場合には”Ｌ”で、過電源電
圧を検出することができる。
【０００５】図５に従来の過電圧検出装置の具体例を示
す。構成要素として７は電源電圧検出抵抗Ｒ１、８は電
源電圧検出抵抗Ｒ２、９は基準電圧源、１０、１１はＮ
ＰＮトランジスタを用いた比較器、１２、１３はＰＮＰ
トランジスタのカレントミラー回路、１４は電源電圧端
子、１５は出力端子、１６は定電流源である。なお基準
電圧源９の回路構成と規模は基準電圧の設定値や設定精
度に依存する。
す。構成要素として７は電源電圧検出抵抗Ｒ１、８は電
源電圧検出抵抗Ｒ２、９は基準電圧源、１０、１１はＮ
ＰＮトランジスタを用いた比較器、１２、１３はＰＮＰ
トランジスタのカレントミラー回路、１４は電源電圧端
子、１５は出力端子、１６は定電流源である。なお基準
電圧源９の回路構成と規模は基準電圧の設定値や設定精
度に依存する。
【０００６】前記各構成要素よりなる過電圧検出装置に
おいて、検出抵抗７、８は電源電圧ＶCCを分圧し、比較
器１０、１１はその電圧を基準電圧源９の電圧と比較す
る。そして、基準電圧を越える過電圧はカレントミラー
回路１２、１３を介して出力端子１５に検出される。
おいて、検出抵抗７、８は電源電圧ＶCCを分圧し、比較
器１０、１１はその電圧を基準電圧源９の電圧と比較す
る。そして、基準電圧を越える過電圧はカレントミラー
回路１２、１３を介して出力端子１５に検出される。
【０００７】
【発明が解決しようとする課題】ところで図４、図５に
示す従来の過電圧検出装置は、異常な電源高電圧を検出
して集積回路の動作を停止し破壊防止を避ける目的で、
集積回路チップ上にしばしば搭載される。図５に示すよ
うに過電圧検出回路の回路素子数は基準電圧源の素子数
も考慮に入れると、数十素子に及び、集積回路チップ上
の占有面積が数十から数百素子の小規模集積回路におい
てはコスト上無視できない。
示す従来の過電圧検出装置は、異常な電源高電圧を検出
して集積回路の動作を停止し破壊防止を避ける目的で、
集積回路チップ上にしばしば搭載される。図５に示すよ
うに過電圧検出回路の回路素子数は基準電圧源の素子数
も考慮に入れると、数十素子に及び、集積回路チップ上
の占有面積が数十から数百素子の小規模集積回路におい
てはコスト上無視できない。
【０００８】本発明は上記従来の問題点を解決するもの
で、過電圧検出機能を数素子レベルで実現できる手段を
提供することを目的とする。
で、過電圧検出機能を数素子レベルで実現できる手段を
提供することを目的とする。
【０００９】
【課題を解決するための手段】この目的を達成するため
に過電圧検出装置に適用する本発明の過電圧検出素子
は、Ｐ型半導体基板上に積層したＮ型エピタキシャル
層、横型ＰＮＰトランジスタ形成のためのＰ型分離層、
分離層の内側のＰＮＰトランジスタのＰ型エミッタ拡散
層、Ｐ型エミッタ拡散層の周りにベース領域を残して囲
むＰ型コレクタ拡散層、このＰ型コレクタ拡散層とＰ型
分離層の間に形成されたベース領域、前記Ｐ型半導体基
板とエミッタ拡散層、コレクタ拡散層との間のＮ型エピ
タキシャル層内部に遊離したＰ型埋込層を備えた構成と
する。
に過電圧検出装置に適用する本発明の過電圧検出素子
は、Ｐ型半導体基板上に積層したＮ型エピタキシャル
層、横型ＰＮＰトランジスタ形成のためのＰ型分離層、
分離層の内側のＰＮＰトランジスタのＰ型エミッタ拡散
層、Ｐ型エミッタ拡散層の周りにベース領域を残して囲
むＰ型コレクタ拡散層、このＰ型コレクタ拡散層とＰ型
分離層の間に形成されたベース領域、前記Ｐ型半導体基
板とエミッタ拡散層、コレクタ拡散層との間のＮ型エピ
タキシャル層内部に遊離したＰ型埋込層を備えた構成と
する。
【００１０】また、本発明の過電圧検出素子は、前記過
電圧検出素子のＰ型半導体およびＮ型半導体をそれぞれ
置換した構成とする。
電圧検出素子のＰ型半導体およびＮ型半導体をそれぞれ
置換した構成とする。
【００１１】
【作用】上記構成とすることで、従来の電源電圧検出抵
抗、基準電圧源、電圧比較器、カレントミラー回路など
の機能を、横型ＰＮＰトランジスタ一個と同等の島領域
内に複合して構成され、小型化をはかることができる。
抗、基準電圧源、電圧比較器、カレントミラー回路など
の機能を、横型ＰＮＰトランジスタ一個と同等の島領域
内に複合して構成され、小型化をはかることができる。
【００１２】
【実施例】以下本発明の一実施例について、図面を参照
しながら説明する。図１（ａ）は本発明の一実施例の過
電圧検出素子の断面構造を示すものである。図示のよう
にＰ型シリコン基板１７の上に積層されたＮ型エピタキ
シャル層１８をＰ型拡散層１９により素子分離する。分
離された領域にＰ型拡散層１９のエミッタ領域２１とこ
のエミッタ領域２１を囲んだコレクタ領域２０、絶縁膜
の窓からそれぞれ引き出されたエミッタ端子２２、コレ
クタ端子２３、そしてコレクタ領域２０とＰ型分離拡散
層１９の間に前記絶縁膜の別の窓から引き出されたベー
ス端子２４を形成する。さらにシリコン基板１７とエピ
タキシャル層１８の境界に埋め込まれたＮ型埋込層２５
の上に埋め込まれたＰ型の埋込層２６を形成する。
しながら説明する。図１（ａ）は本発明の一実施例の過
電圧検出素子の断面構造を示すものである。図示のよう
にＰ型シリコン基板１７の上に積層されたＮ型エピタキ
シャル層１８をＰ型拡散層１９により素子分離する。分
離された領域にＰ型拡散層１９のエミッタ領域２１とこ
のエミッタ領域２１を囲んだコレクタ領域２０、絶縁膜
の窓からそれぞれ引き出されたエミッタ端子２２、コレ
クタ端子２３、そしてコレクタ領域２０とＰ型分離拡散
層１９の間に前記絶縁膜の別の窓から引き出されたベー
ス端子２４を形成する。さらにシリコン基板１７とエピ
タキシャル層１８の境界に埋め込まれたＮ型埋込層２５
の上に埋め込まれたＰ型の埋込層２６を形成する。
【００１３】この構造は公知の横型ＰＮＰトランジスタ
に類似している。この三端子素子の電気特性を図１
（ｂ）に示す。コレクタ・エミッタ間電圧ＶCEを横軸、
コレクタ電流ＩC を縦軸で表わす。
に類似している。この三端子素子の電気特性を図１
（ｂ）に示す。コレクタ・エミッタ間電圧ＶCEを横軸、
コレクタ電流ＩC を縦軸で表わす。
【００１４】ベース電流一定の場合、（ア）と（イ）は
それぞれ通常の横型ＰＮＰトランジスタと本発明に係る
過電圧ＶDET に設定されたの検出素子のＶCE−ＩC 特性
を示す。
それぞれ通常の横型ＰＮＰトランジスタと本発明に係る
過電圧ＶDET に設定されたの検出素子のＶCE−ＩC 特性
を示す。
【００１５】上記過電圧検出素子の電気的等価回路を図
２に示す。構成要素として、２７、２８は連動スイッ
チ、２９はＮＰＮトランジスタ、３０、３１はＰＮＰト
ランジスタ、３２はコレクタ端子、３３はエミッタ端
子、３４はベース端子である。ここで連動スイッチ２７
と２８のＯＮとＯＦＦは連動して逆動作を行なう。すな
わち、スイッチ２７がＯＮの場合はスイッチ２８はＯＦ
Ｆ、スイッチ２７がＯＦＦの場合はＯＮである。通常の
横型ＰＮＰトランジスタはＰＮＰトランジスタ３１に相
当する。
２に示す。構成要素として、２７、２８は連動スイッ
チ、２９はＮＰＮトランジスタ、３０、３１はＰＮＰト
ランジスタ、３２はコレクタ端子、３３はエミッタ端
子、３４はベース端子である。ここで連動スイッチ２７
と２８のＯＮとＯＦＦは連動して逆動作を行なう。すな
わち、スイッチ２７がＯＮの場合はスイッチ２８はＯＦ
Ｆ、スイッチ２７がＯＦＦの場合はＯＮである。通常の
横型ＰＮＰトランジスタはＰＮＰトランジスタ３１に相
当する。
【００１６】ＰＮＰトランジスタ３０とＮＰＮトランジ
スタ２９で構成されるサイリスタ構造は、図１（ａ）の
Ｐ型エミッタ領域２１、エミッタ領域直下のＮ型のエピ
タキシャル領域１８、Ｐ型埋込領域２６、そしてベース
端子直下のエピタキシャル領域１８によって形成される
ＰＮＰＮ構造のサイリスタ素子に相当する。
スタ２９で構成されるサイリスタ構造は、図１（ａ）の
Ｐ型エミッタ領域２１、エミッタ領域直下のＮ型のエピ
タキシャル領域１８、Ｐ型埋込領域２６、そしてベース
端子直下のエピタキシャル領域１８によって形成される
ＰＮＰＮ構造のサイリスタ素子に相当する。
【００１７】コレクタ・エミッタ間電圧ＶＣＥが増加す
るとコレクタ領域の空乏層が広がる。あらかじめこの空
乏層がエミッタ拡散層へ接触（パンチスルー）する電圧
ＢＶ CEとエピタキシャル内に埋め込まれたＰ型領域に接
触（パンチスルー）する電圧 ＶDET とが、ＢＶCE＞ＶDET になるように条件（素子の形状、不純物濃度）を設定し
ておく。
るとコレクタ領域の空乏層が広がる。あらかじめこの空
乏層がエミッタ拡散層へ接触（パンチスルー）する電圧
ＢＶ CEとエピタキシャル内に埋め込まれたＰ型領域に接
触（パンチスルー）する電圧 ＶDET とが、ＢＶCE＞ＶDET になるように条件（素子の形状、不純物濃度）を設定し
ておく。
【００１８】コレクタ・エミッタ間電圧ＶCEが増加する
とコレクタ領域の空乏層が広がり、コレクタ拡散層２１
に接触する前に埋め込みのＰ型領域に接触（パンチスル
ー）し、同時にベース電流を遮断する。すなわち等価的
な連動スイッチ２７がＯＦＦ、連動スイッチ２８がＯＮ
する。
とコレクタ領域の空乏層が広がり、コレクタ拡散層２１
に接触する前に埋め込みのＰ型領域に接触（パンチスル
ー）し、同時にベース電流を遮断する。すなわち等価的
な連動スイッチ２７がＯＦＦ、連動スイッチ２８がＯＮ
する。
【００１９】このとき、ＰＮＰトランジスタ３０とＮＰ
Ｎタランジスタ２９で構成されるサイリスタ動作により
疑似ベース電流がベース端子から流れ出すが、ＮＰＮト
ランジスタ２９のベース・エミッタ間が逆バイアスさ
れ、ベース端子３４とコレクタ端子３２の電流は遮断さ
れる。
Ｎタランジスタ２９で構成されるサイリスタ動作により
疑似ベース電流がベース端子から流れ出すが、ＮＰＮト
ランジスタ２９のベース・エミッタ間が逆バイアスさ
れ、ベース端子３４とコレクタ端子３２の電流は遮断さ
れる。
【００２０】図３に過電圧検出回路の応用例を示す。過
電圧検出素子３７のベース電流源は定電流源３５とカレ
ントミラー用ＰＮＰトランジスタ３６で構成されてい
る。３９はベース端子である。過電圧検出素子３７のエ
ミッタ端子３８は電源電圧端子４７に、そして過電圧検
出素子３７のコレクタ端子４０は入力端子４１、信号処
理回路４２、出力インタフェース用ＮＰＮトランジスタ
４３、出力トランジスタ４５、出力端子４６の信号ライ
ンの中の出力トランジスタ４５のベースに接続されてい
る。４４はリークキャンセラー抵抗、４８は接地端子で
ある。過電圧が電源電圧端子４７に印加されると、ＮＰ
Ｎトランジスタ４３のバイアス電流である過電圧検出素
子３７のコレクタ電流が遮断され出力４６が遮断され
る。
電圧検出素子３７のベース電流源は定電流源３５とカレ
ントミラー用ＰＮＰトランジスタ３６で構成されてい
る。３９はベース端子である。過電圧検出素子３７のエ
ミッタ端子３８は電源電圧端子４７に、そして過電圧検
出素子３７のコレクタ端子４０は入力端子４１、信号処
理回路４２、出力インタフェース用ＮＰＮトランジスタ
４３、出力トランジスタ４５、出力端子４６の信号ライ
ンの中の出力トランジスタ４５のベースに接続されてい
る。４４はリークキャンセラー抵抗、４８は接地端子で
ある。過電圧が電源電圧端子４７に印加されると、ＮＰ
Ｎトランジスタ４３のバイアス電流である過電圧検出素
子３７のコレクタ電流が遮断され出力４６が遮断され
る。
【００２１】
【発明の効果】以上の実施例の説明より明らかなよう
に、本発明は従来の電源電圧検出抵抗、基準電圧源、電
圧比較器、カレントミラー回路などの機能を、横型ＰＮ
Ｐトランジスタ一個の素子サイズに包括して小型化をは
かることができるので、比較的小規模の数十から数百素
子の半導体集積回路では集積回路のチップサイズの小型
化に有効であり、コストメリットも大きい。
に、本発明は従来の電源電圧検出抵抗、基準電圧源、電
圧比較器、カレントミラー回路などの機能を、横型ＰＮ
Ｐトランジスタ一個の素子サイズに包括して小型化をは
かることができるので、比較的小規模の数十から数百素
子の半導体集積回路では集積回路のチップサイズの小型
化に有効であり、コストメリットも大きい。
【図１】（ａ）は本発明に係る一実施例の過電圧検出素
子の断面図 （ｂ）は同過電圧検出素子の電気特性図
子の断面図 （ｂ）は同過電圧検出素子の電気特性図
【図２】同過電圧検出素子の電気的等価回路図
【図３】同過電圧検出素子を用いた過電圧保護回路の回
路図
路図
【図４】（ａ）は従来の過電圧検出回路の原理を示す回
路図 （ｂ）は同過電圧検出回路の電気特性図
路図 （ｂ）は同過電圧検出回路の電気特性図
【図５】同過電圧検出回路の回路
１７ Ｐ型シリコン基板（Ｐ型半導体基板） １８ Ｎ型エピタキシャル層 １９ Ｐ型拡散層（Ｐ型分離層） ２０ コレクタ領域（Ｐ型コレクタ拡散層） ２１ エミッタ領域（Ｐ型エミッタ拡散層） ２２ エミッタ端子 ２３ コレクタ端子 ２４ ベース端子 ２５ Ｎ型埋込層 ２６ Ｐ型埋込層
Claims (2)
- 【請求項１】 Ｐ型半導体基板上に積層したＮ型エピタ
キシャル層、横型ＰＮＰトランジスタ形成のためのＰ型
分離層、Ｐ型分離層の内側のＰＮＰトランジスタのＰ型
エミッタ拡散層、Ｐ型エミッタ拡散層の周りにエピタキ
シャル層のベース領域を残して囲むＰ型コレクタ拡散
層、このコレクタ拡散層とＰ型分離層の間に形成された
ベース領域、前記Ｐ型半導体基板とエミッタ拡散層、コ
レクタ拡散層との間のＮ型エピタキシャル層内部に遊離
したＰ型埋込層を備えた過電圧検出素子。 - 【請求項２】 請求項１の素子を形成するＰ型半導体お
よびＮ型半導体をそれぞれ置換した過電圧検出素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7102865A JPH08298265A (ja) | 1995-04-27 | 1995-04-27 | 過電圧検出素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7102865A JPH08298265A (ja) | 1995-04-27 | 1995-04-27 | 過電圧検出素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08298265A true JPH08298265A (ja) | 1996-11-12 |
Family
ID=14338812
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7102865A Pending JPH08298265A (ja) | 1995-04-27 | 1995-04-27 | 過電圧検出素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08298265A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010010230A (ja) * | 2008-06-25 | 2010-01-14 | Shindengen Electric Mfg Co Ltd | Ｅｓｄ保護素子および該ｅｓｄ保護素子を設けた半導体装置 |
| JP2010043943A (ja) * | 2008-08-12 | 2010-02-25 | Seiko Instruments Inc | サージ検出回路 |
-
1995
- 1995-04-27 JP JP7102865A patent/JPH08298265A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010010230A (ja) * | 2008-06-25 | 2010-01-14 | Shindengen Electric Mfg Co Ltd | Ｅｓｄ保護素子および該ｅｓｄ保護素子を設けた半導体装置 |
| JP2010043943A (ja) * | 2008-08-12 | 2010-02-25 | Seiko Instruments Inc | サージ検出回路 |
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