JPH053203A - 絶縁コレクタを有する縦形ｐｎｐトランジスタにおけるラツチアツプ現象を防ぐための回路配置 - Google Patents
絶縁コレクタを有する縦形ｐｎｐトランジスタにおけるラツチアツプ現象を防ぐための回路配置Info
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- JPH053203A JPH053203A JP3059871A JP5987191A JPH053203A JP H053203 A JPH053203 A JP H053203A JP 3059871 A JP3059871 A JP 3059871A JP 5987191 A JP5987191 A JP 5987191A JP H053203 A JPH053203 A JP H053203A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
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Abstract
(57)【要約】 （修正有）
【目的】 コレクタとエミッタ間に印加できる電圧を固
有の降伏電圧以下に制限することなく、絶縁コレクタを
有する縦形トランジスタの構造により形成される寄生Ｓ
ＣＲのラッチアップを防ぐための回路配置を提供する。 【構成】 そのエミッタが縦形ＰＮＰトランジスタ１５
のエミッタＥと短絡され、またベースが縦形ＰＮＰトラ
ンジスタ１５のベースＢに接続され、かつそのコレクタ
がＮ形ウェル２′に接続される補助ＰＮＰトランジスタ
を回路に含み、それはスイッチとして作動する。スイッ
チは飽和時に縦形ＰＮＰトランジスタのエミッタＥの電
圧に近い電圧でＮ形ウェル２′にバイアスをかけ、コレ
クタ６／Ｎウェル２′接合に逆方向バイアスをかけ、か
つ縦形トランジスタがオフであり高いエミッタ―コレク
タ降下を有する時に順に開き、全体のエミッタ―コレク
タ降下が寄生ＮＰＮトランジスタ１６のベース−エミッ
タ接合に与えられるのを防止する。
有の降伏電圧以下に制限することなく、絶縁コレクタを
有する縦形トランジスタの構造により形成される寄生Ｓ
ＣＲのラッチアップを防ぐための回路配置を提供する。 【構成】 そのエミッタが縦形ＰＮＰトランジスタ１５
のエミッタＥと短絡され、またベースが縦形ＰＮＰトラ
ンジスタ１５のベースＢに接続され、かつそのコレクタ
がＮ形ウェル２′に接続される補助ＰＮＰトランジスタ
を回路に含み、それはスイッチとして作動する。スイッ
チは飽和時に縦形ＰＮＰトランジスタのエミッタＥの電
圧に近い電圧でＮ形ウェル２′にバイアスをかけ、コレ
クタ６／Ｎウェル２′接合に逆方向バイアスをかけ、か
つ縦形トランジスタがオフであり高いエミッタ―コレク
タ降下を有する時に順に開き、全体のエミッタ―コレク
タ降下が寄生ＮＰＮトランジスタ１６のベース−エミッ
タ接合に与えられるのを防止する。
Description
【０００１】この発明は、絶縁コレクタを有する縦形Ｐ
ＮＰトランジスタにおけるラッチアップ現象を防ぐため
の回路配置に関するものである。
ＮＰトランジスタにおけるラッチアップ現象を防ぐため
の回路配置に関するものである。
【０００２】公知のように、絶縁コレクタを有する縦形
ＰＮＰトランジスタにおいては、Ｎ形エピタキシャルウ
ェルがコレクタ構造の周囲に存在し、かつ前記ＰＮＰト
ランジスタの動作における問題を避けるために適当な電
圧に接続されなければならない。
ＰＮＰトランジスタにおいては、Ｎ形エピタキシャルウ
ェルがコレクタ構造の周囲に存在し、かつ前記ＰＮＰト
ランジスタの動作における問題を避けるために適当な電
圧に接続されなければならない。
【０００３】この主題において、図１が参照されるべき
であり、それは、絶縁コレクタＰＮＰトランジスタを一
体化する半導体材料のウェハの一部の横断面図である。
この図においては、Ｐ形サブストレートは１により示さ
れ、また２はエピタキシャル層を示し、そこにおいて、
サブストレートから他の装置の中でＰＮＰトランジスタ
を一体化する装置の主表面４へ延在するＰ形絶縁領域３
は、ウェル２′をエピタキシャル層の他の部分から分離
させる。Ｎ形埋込み層（いわゆる「底部Ｎウェル」）５
は、サブストレート１およびエピタキシャル層２にまた
がって延在し（絶縁３により限界を定められた領域内
で）、かつｐ形コレクタ層６は、埋込み層５の上に延在
し、かつ装置の主表面４に深い領域７によって接続さ
れ、それは再びＰ形のものであり、それは、リング状の
形状において延在し、かつエピタキシャル層のさらなる
ウェル２″の限界を定め、それは、トランジスタのベー
スを規定する。
であり、それは、絶縁コレクタＰＮＰトランジスタを一
体化する半導体材料のウェハの一部の横断面図である。
この図においては、Ｐ形サブストレートは１により示さ
れ、また２はエピタキシャル層を示し、そこにおいて、
サブストレートから他の装置の中でＰＮＰトランジスタ
を一体化する装置の主表面４へ延在するＰ形絶縁領域３
は、ウェル２′をエピタキシャル層の他の部分から分離
させる。Ｎ形埋込み層（いわゆる「底部Ｎウェル」）５
は、サブストレート１およびエピタキシャル層２にまた
がって延在し（絶縁３により限界を定められた領域内
で）、かつｐ形コレクタ層６は、埋込み層５の上に延在
し、かつ装置の主表面４に深い領域７によって接続さ
れ、それは再びＰ形のものであり、それは、リング状の
形状において延在し、かつエピタキシャル層のさらなる
ウェル２″の限界を定め、それは、トランジスタのベー
スを規定する。
【０００４】領域８（いわゆる「上部Ｎウェル」を規定
する）は、前記第２のウェル２″の内部に示され、かつ
ベース接触ＢにおけるエンハンスされたＮ形領域１０お
よびＰ形エミッタ領域１１がそこに形成される。
する）は、前記第２のウェル２″の内部に示され、かつ
ベース接触ＢにおけるエンハンスされたＮ形領域１０お
よびＰ形エミッタ領域１１がそこに形成される。
【０００５】図は、さらに、縦形ＰＮＰトランジスタの
エミッタ、ベースおよびコレクタ接触、それぞれにＥ、
Ｂ、およびＣならびにウェル２′を適当な電圧に接続す
るための接触Ｓを例示し、前記接触は、主表面４に面す
るエンハンスされた領域に設けられる。図１は、なおさ
らに、例示された構造の結果であるいくつかの構成要素
の電気的均等物を例示し、それは、１５により示されか
つエミッタ層１１により、ベース層２″、８および１０
により、かつコレクタ層６および７により形成される必
要とされる縦形ＰＮＰトランジスタと、コレクタエミッ
タ２″により、ベース層６により、かつエミッタベース
５により形成された寄生ＮＰＮトランジスタ１６と、ト
ランジスタ１５および１６により形成される寄生ＳＣＲ
１７と、エミッタ層６、ベース層５および２′ならびに
コレクタ層１により形成されたさらなる寄生ＰＮＰトラ
ンジスタ１８とを含む。
エミッタ、ベースおよびコレクタ接触、それぞれにＥ、
Ｂ、およびＣならびにウェル２′を適当な電圧に接続す
るための接触Ｓを例示し、前記接触は、主表面４に面す
るエンハンスされた領域に設けられる。図１は、なおさ
らに、例示された構造の結果であるいくつかの構成要素
の電気的均等物を例示し、それは、１５により示されか
つエミッタ層１１により、ベース層２″、８および１０
により、かつコレクタ層６および７により形成される必
要とされる縦形ＰＮＰトランジスタと、コレクタエミッ
タ２″により、ベース層６により、かつエミッタベース
５により形成された寄生ＮＰＮトランジスタ１６と、ト
ランジスタ１５および１６により形成される寄生ＳＣＲ
１７と、エミッタ層６、ベース層５および２′ならびに
コレクタ層１により形成されたさらなる寄生ＰＮＰトラ
ンジスタ１８とを含む。
【０００６】寄生ＰＮＰトランジスタ１８が開いたベー
スを有することと、たとえばそれをわたって生ずること
ができる電圧勾配（ｄＶ／ｄｔ）のためのＳＣＲ１７に
影響を与える不所望のラッチアップ現象の発生を防ぐた
めに、したがってＮウェル２′を適当な電圧に接続する
ことが必要である。
スを有することと、たとえばそれをわたって生ずること
ができる電圧勾配（ｄＶ／ｄｔ）のためのＳＣＲ１７に
影響を与える不所望のラッチアップ現象の発生を防ぐた
めに、したがってＮウェル２′を適当な電圧に接続する
ことが必要である。
【０００７】この目的のために、寄生ＮＰＮトランジス
タ１６のエミッタでもある、Ｎウェル２′を、接触Ｅお
よびＳを短絡させて、通常最高電圧（Ｖcc）に接続され
る、縦形ＰＮＰトランジスタのエミッタに接続すること
が既に考えられている。等価の電気的レイアウトが図２
に示され、そこにおいて明快さのために、ただ縦形ＰＮ
Ｐトランジスタ１５および寄生ＮＰＮトランジスタ１６
が例示されている。
タ１６のエミッタでもある、Ｎウェル２′を、接触Ｅお
よびＳを短絡させて、通常最高電圧（Ｖcc）に接続され
る、縦形ＰＮＰトランジスタのエミッタに接続すること
が既に考えられている。等価の電気的レイアウトが図２
に示され、そこにおいて明快さのために、ただ縦形ＰＮ
Ｐトランジスタ１５および寄生ＮＰＮトランジスタ１６
が例示されている。
【０００８】しかしながら、この解決は非常に簡単でか
つＳＣＲ１７のラッチアップを避けるために適当である
けれども、それは、不利益がないのではなく、なぜなら
ば縦形トランジスタ１５のエミッタおよびコレクタの間
に抵抗されることができる降伏電圧が、層５および６に
より形成された接合の降伏電圧により（すなわち、図２
においてはっきりと例示されるように、示された接続に
よって、縦形ＰＮＰトランジスタ１５のエミッタ−コレ
クタ部分に並列に接続される、寄生ＮＰＮトランジスタ
１６のベース−エミッタ接合の降伏により）制限される
からである。
つＳＣＲ１７のラッチアップを避けるために適当である
けれども、それは、不利益がないのではなく、なぜなら
ば縦形トランジスタ１５のエミッタおよびコレクタの間
に抵抗されることができる降伏電圧が、層５および６に
より形成された接合の降伏電圧により（すなわち、図２
においてはっきりと例示されるように、示された接続に
よって、縦形ＰＮＰトランジスタ１５のエミッタ−コレ
クタ部分に並列に接続される、寄生ＮＰＮトランジスタ
１６のベース−エミッタ接合の降伏により）制限される
からである。
【０００９】この制限は、低電圧プロセス（１０ボルト
まで）のために問題を生じないが、高電圧プロセスの場
合において受容可能でない。
まで）のために問題を生じないが、高電圧プロセスの場
合において受容可能でない。
【００１０】他の解決は、Ｎ−ウェル２′を縦形ＰＮＰ
トランジスタ１５のコレクタに接続し（接触Ｓを接触Ｃ
に接続し）、したがって、寄生ＮＰＮトランジスタ１６
のベース−エミッタ接合を短絡させることに存する。し
かしながら、この解決は、ただ局部短絡を必要とし、か
つ、コレクタ層６上の降下のための高電流で、前記ベー
ス−エミッタ接合は順方向にバイアスをかけられ、平均
して寄生ＳＣＲ１７のラッチアップを引き起す。
トランジスタ１５のコレクタに接続し（接触Ｓを接触Ｃ
に接続し）、したがって、寄生ＮＰＮトランジスタ１６
のベース−エミッタ接合を短絡させることに存する。し
かしながら、この解決は、ただ局部短絡を必要とし、か
つ、コレクタ層６上の降下のための高電流で、前記ベー
ス−エミッタ接合は順方向にバイアスをかけられ、平均
して寄生ＳＣＲ１７のラッチアップを引き起す。
【００１１】この状況を与えられて、この発明の目的
は、先行技術の不利益を解決することができ、かつ特定
的には、有効にかつ任意の動作条件において、高電流お
よび／または迅速な電圧変動においてさえ、縦形絶縁コ
レクタトランジスタの構造に固有である寄生装置のラッ
チアップを防ぐことができる、絶縁コレクタを有する縦
形ＰＮＰトランジスタにおけるラッチアップ現象を防ぐ
ための回路配置を提供することである。
は、先行技術の不利益を解決することができ、かつ特定
的には、有効にかつ任意の動作条件において、高電流お
よび／または迅速な電圧変動においてさえ、縦形絶縁コ
レクタトランジスタの構造に固有である寄生装置のラッ
チアップを防ぐことができる、絶縁コレクタを有する縦
形ＰＮＰトランジスタにおけるラッチアップ現象を防ぐ
ための回路配置を提供することである。
【００１２】このねらいの範囲内で、この発明の特定的
な目的は、高電圧プロセスにおいても使用することがで
き、かつ特定的には縦形トランジスタそれ自体の降伏値
に関して早い降伏のための縦形トランジスタの動作にお
ける制限を必要としないようなものである、回路配置を
提供することである。
な目的は、高電圧プロセスにおいても使用することがで
き、かつ特定的には縦形トランジスタそれ自体の降伏値
に関して早い降伏のための縦形トランジスタの動作にお
ける制限を必要としないようなものである、回路配置を
提供することである。
【００１３】この発明の重要な目的は、概念的にかつ実
行の見地からの双方で簡単であり、かつしたがって高度
に信頼性のある、示された型式の回路配置を提供するこ
とである。
行の見地からの双方で簡単であり、かつしたがって高度
に信頼性のある、示された型式の回路配置を提供するこ
とである。
【００１４】この発明のさらに他の目的は、多数の構成
要素を必要とせず、かつ特定的には広区域占有を有さな
い、示された型式の回路配置を提供することである。
要素を必要とせず、かつ特定的には広区域占有を有さな
い、示された型式の回路配置を提供することである。
【００１５】特にこの発明の目的は、容易に一体化で
き、それの製造のために、電子工学において通常使用さ
れるものと異なった装置またはプロセスを必要とせず、
かつしたがって適度の製造費用を有する、回路配置を提
供することである。
き、それの製造のために、電子工学において通常使用さ
れるものと異なった装置またはプロセスを必要とせず、
かつしたがって適度の製造費用を有する、回路配置を提
供することである。
【００１６】以下に明らかになるであろうこのねらい、
これらの目的および他のものは、添付の特許請求の範囲
において規定されるような、絶縁コレクタを有する縦形
ＰＮＰトランジスタにおけるラッチアップ現象を防ぐた
めの回路配置により達成される。
これらの目的および他のものは、添付の特許請求の範囲
において規定されるような、絶縁コレクタを有する縦形
ＰＮＰトランジスタにおけるラッチアップ現象を防ぐた
めの回路配置により達成される。
【００１７】この発明の特徴および利点は、添付の図面
において非制限の例によってだけ例示された、好ましい
実施例の説明から明らかになるであろう。
において非制限の例によってだけ例示された、好ましい
実施例の説明から明らかになるであろう。
【００１８】図１および図２は、以下に説明されず、前
記図のための先の説明が参照される。
記図のための先の説明が参照される。
【００１９】図３を参照すると、この発明による配置
は、公知の態様において与えられる（かつそれのために
図１のために使用された同一の参照数字がしたがって保
たれている）絶縁コレクタを有する縦形ＰＮＰトランジ
スタのほかに、縦形ＰＮＰトランジスタ１５のエミッタ
の電圧に非常に接近している（かつ前記トランジスタの
コレクタ電圧より高い）電圧において、Ｎウェル２′
（縦形ＰＮＰトランジスタ１５のコレクタに関して外部
である）にバイアスをかける機能を有する補助ＰＮＰト
ランジスタ２５を含み、前記エミッタへの直接接続の問
題を避ける。本質的には、補助ＰＮＰトランジスタ２５
は、スイッチを規定し、それは、トランジスタ１５の飽
和した動作の間に、それ自体のエミッタをＮウェルに電
気的に接続し、かつ、縦形ＰＮＰトランジスタ１５がオ
フでありかつ高いエミッタ−コレクタ降下を有するとき
には、順に開き、全体のエミッタ−コレクタ降下が寄生
ＮＰＮトランジスタ１６のベース−エミッタ接合（縦形
ＰＮＰトランジスタのコレクタおよび埋込みＮ形層５の
間の接合）に与えられることを防ぐ。
は、公知の態様において与えられる（かつそれのために
図１のために使用された同一の参照数字がしたがって保
たれている）絶縁コレクタを有する縦形ＰＮＰトランジ
スタのほかに、縦形ＰＮＰトランジスタ１５のエミッタ
の電圧に非常に接近している（かつ前記トランジスタの
コレクタ電圧より高い）電圧において、Ｎウェル２′
（縦形ＰＮＰトランジスタ１５のコレクタに関して外部
である）にバイアスをかける機能を有する補助ＰＮＰト
ランジスタ２５を含み、前記エミッタへの直接接続の問
題を避ける。本質的には、補助ＰＮＰトランジスタ２５
は、スイッチを規定し、それは、トランジスタ１５の飽
和した動作の間に、それ自体のエミッタをＮウェルに電
気的に接続し、かつ、縦形ＰＮＰトランジスタ１５がオ
フでありかつ高いエミッタ−コレクタ降下を有するとき
には、順に開き、全体のエミッタ−コレクタ降下が寄生
ＮＰＮトランジスタ１６のベース−エミッタ接合（縦形
ＰＮＰトランジスタのコレクタおよび埋込みＮ形層５の
間の接合）に与えられることを防ぐ。
【００２０】詳細には、図３の構造は、なおさらに、そ
れらの内部に、絶縁層または領域３、底部Ｎウェルを規
定するＮ形層５、コレクタ層６および７、ベース層２″
および縦形ＰＮＰトランジスタ１５のエミッタ層１１を
収容する、Ｐ形サブストレート１およびＮ形エピタキシ
ャル層２を含む。Ｎ+ 形向上された領域１０および２０
が再びなおさらに与えられ、かつ縦形ＰＮＰトランジス
タ１５のエミッタ、ベースおよびコレクタ接触Ｅ、Ｂお
よびＣならびにＮ形ウェル２′の接触Ｓは、表面４上に
さらに表示される。この発明により、補助ＰＮＰトラン
ジスタ２５が、縦形ＰＮＰトランジスタ１５を収容する
ウェル２′から絶縁されるウェル（たとえばウェル２′
に隣接したウェル２′″）において規定され、かつ前記
補助トランジスタのエミッタは、縦形ＰＮＰトランジス
タ１５のエミッタＥに接続され、それのベースは抵抗器
Ｒ1 によって前記トランジスタのベースに接続され、か
つそれのコレクタはトランジスタ１５のコレクタを囲む
Ｎウェル２′に接続される。補助トランジスタ２５およ
び抵抗器Ｒ1 は、任意の適当な方法により実行できる
（たとえば、補助トランジスタは、横形または縦形ＰＮ
Ｐとして与えることができ、また抵抗器Ｒ1 は拡散され
たまたは注入された抵抗器として与えることができ
る）。それの値が回路において循環する電流レベルに依
存しかついかなる場合にも臨界でない抵抗器Ｒ1 は、実
際に縦形ＰＮＰトランジスタ１５を含む回路の区域占有
を増加させないように、前記補助トランジスタが最小の
区域を有することができるように、補助トランジスタ２
５において流れる電流を非常に低いレベルに制限する機
能を有する。
れらの内部に、絶縁層または領域３、底部Ｎウェルを規
定するＮ形層５、コレクタ層６および７、ベース層２″
および縦形ＰＮＰトランジスタ１５のエミッタ層１１を
収容する、Ｐ形サブストレート１およびＮ形エピタキシ
ャル層２を含む。Ｎ+ 形向上された領域１０および２０
が再びなおさらに与えられ、かつ縦形ＰＮＰトランジス
タ１５のエミッタ、ベースおよびコレクタ接触Ｅ、Ｂお
よびＣならびにＮ形ウェル２′の接触Ｓは、表面４上に
さらに表示される。この発明により、補助ＰＮＰトラン
ジスタ２５が、縦形ＰＮＰトランジスタ１５を収容する
ウェル２′から絶縁されるウェル（たとえばウェル２′
に隣接したウェル２′″）において規定され、かつ前記
補助トランジスタのエミッタは、縦形ＰＮＰトランジス
タ１５のエミッタＥに接続され、それのベースは抵抗器
Ｒ1 によって前記トランジスタのベースに接続され、か
つそれのコレクタはトランジスタ１５のコレクタを囲む
Ｎウェル２′に接続される。補助トランジスタ２５およ
び抵抗器Ｒ1 は、任意の適当な方法により実行できる
（たとえば、補助トランジスタは、横形または縦形ＰＮ
Ｐとして与えることができ、また抵抗器Ｒ1 は拡散され
たまたは注入された抵抗器として与えることができ
る）。それの値が回路において循環する電流レベルに依
存しかついかなる場合にも臨界でない抵抗器Ｒ1 は、実
際に縦形ＰＮＰトランジスタ１５を含む回路の区域占有
を増加させないように、前記補助トランジスタが最小の
区域を有することができるように、補助トランジスタ２
５において流れる電流を非常に低いレベルに制限する機
能を有する。
【００２１】述べられた接続によって、かつ特に縦形Ｐ
ＮＰトランジスタ１５および補助ＰＮＰトランジスタ２
５の間の共通駆動によって、前記２つのトランジスタ
は、飽和するかまたはオフに切換えるように一緒に駆動
され、かつしたがって縦形ＰＮＰトランジスタ１５が飽
和するときには、補助トランジスタもまた飽和させら
れ、Ｎウェル２′を縦形トランジスタ１５のエミッタＥ
のそれの近くの電圧に上げ、かつしたがって、寄生トラ
ンジスタ１６のベース−エミッタ接合に逆方向にバイア
スをかけ（これについてもこれらの３つの構成要素の間
の電気的接続を例示する図４参照）、それはしたがって
オンに切換えることができない。
ＮＰトランジスタ１５および補助ＰＮＰトランジスタ２
５の間の共通駆動によって、前記２つのトランジスタ
は、飽和するかまたはオフに切換えるように一緒に駆動
され、かつしたがって縦形ＰＮＰトランジスタ１５が飽
和するときには、補助トランジスタもまた飽和させら
れ、Ｎウェル２′を縦形トランジスタ１５のエミッタＥ
のそれの近くの電圧に上げ、かつしたがって、寄生トラ
ンジスタ１６のベース−エミッタ接合に逆方向にバイア
スをかけ（これについてもこれらの３つの構成要素の間
の電気的接続を例示する図４参照）、それはしたがって
オンに切換えることができない。
【００２２】例によって、３アンペアのコレクタ電流に
おける０．３オームの飽和抵抗を有する縦形ＰＮＰパワ
ートランジスタ１５の場合を考える。この条件において
は、トランジスタ１５は、エミッタおよびコレクタの間
に０．９ボルトの降下を有する。補助ＰＮＰトランジス
タ２５はエミッタおよびコレクタの間に、１０ないし２
０ミリボルト（ゼロコレクタ電流のためのエミッタ−コ
レクタ飽和電圧）を有し、かつしたがって、縦形ＰＮＰ
トランジスタ１５のコレクタを囲むＮウェル（図４にお
いて接触Ｓにより例示される）は、縦形ＰＮＰトランジ
スタのエミッタ電圧に非常に接近した電圧にある。した
がって、縦形ＰＮＰトランジスタのＮウェル２′とコレ
クタ６および７の間の接合（ＮＰＮトランジスタ１６の
ベース−エミッタ接合）は、約０．９ボルトにより逆方
向にバイアスをかけられる。
おける０．３オームの飽和抵抗を有する縦形ＰＮＰパワ
ートランジスタ１５の場合を考える。この条件において
は、トランジスタ１５は、エミッタおよびコレクタの間
に０．９ボルトの降下を有する。補助ＰＮＰトランジス
タ２５はエミッタおよびコレクタの間に、１０ないし２
０ミリボルト（ゼロコレクタ電流のためのエミッタ−コ
レクタ飽和電圧）を有し、かつしたがって、縦形ＰＮＰ
トランジスタ１５のコレクタを囲むＮウェル（図４にお
いて接触Ｓにより例示される）は、縦形ＰＮＰトランジ
スタのエミッタ電圧に非常に接近した電圧にある。した
がって、縦形ＰＮＰトランジスタのＮウェル２′とコレ
クタ６および７の間の接合（ＮＰＮトランジスタ１６の
ベース−エミッタ接合）は、約０．９ボルトにより逆方
向にバイアスをかけられる。
【００２３】代わりに、縦形ＰＮＰトランジスタ１５が
オフであるときには、それのエミッタ−コレクタ降下の
部分はやはりオフである補助トランジスタ２５により抵
抗され、そのため、寄生ＮＰＮトランジスタ１６のベー
ス−エミッタ接合はそれの降伏電圧に上げられず、かつ
したがって、縦形ＰＮＰトランジスタに与えることがで
きるコレクタ−エミッタ降下を制限せず、かつそれを高
電圧回路においてさえ使用することを許容する。
オフであるときには、それのエミッタ−コレクタ降下の
部分はやはりオフである補助トランジスタ２５により抵
抗され、そのため、寄生ＮＰＮトランジスタ１６のベー
ス−エミッタ接合はそれの降伏電圧に上げられず、かつ
したがって、縦形ＰＮＰトランジスタに与えることがで
きるコレクタ−エミッタ降下を制限せず、かつそれを高
電圧回路においてさえ使用することを許容する。
【００２４】上の説明から理解できるように、この発明
は、意図されたねらいおよび目的を完全に達成する。実
際に、寄生構造の不所望のラッチアップを有することな
しに高電圧装置にも応用することができる回路配置が提
供されている。
は、意図されたねらいおよび目的を完全に達成する。実
際に、寄生構造の不所望のラッチアップを有することな
しに高電圧装置にも応用することができる回路配置が提
供されている。
【００２５】この発明は、なおさらに回路的に簡単であ
り、信頼性があり、広い区域の浪費を必要とせず（なぜ
ならば、述べられたように、補助トランジスタ２５は最
小の区域によって実行できるからである）、かつ公知の
製造プロセスに修正を必要とすることなしに容易に一体
化することができ、そのためそれは公知の解決のそれと
両立できる製造費用を有する。
り、信頼性があり、広い区域の浪費を必要とせず（なぜ
ならば、述べられたように、補助トランジスタ２５は最
小の区域によって実行できるからである）、かつ公知の
製造プロセスに修正を必要とすることなしに容易に一体
化することができ、そのためそれは公知の解決のそれと
両立できる製造費用を有する。
【００２６】このように考えられるこの発明は、多数の
修正および変形を受けやすく、それらのすべては、この
発明の概念の範囲内にある。
修正および変形を受けやすく、それらのすべては、この
発明の概念の範囲内にある。
【００２７】なおさらに、すべての詳細は、他の技術的
に等価のものと置換されてもよい。
に等価のものと置換されてもよい。
【図１】絶縁コレクタを有する縦形ＰＮＰトランジスタ
を一体化するシリコンウェハを介して破断された横断面
図である。
を一体化するシリコンウェハを介して破断された横断面
図である。
【図２】それにおいて縦形ＰＮＰトランジスタのコレク
タに対して外部のＮウェルが前記トランジスタのエミッ
タにより短絡させられる、配置の簡単にされた等価の回
路レイアウトである。
タに対して外部のＮウェルが前記トランジスタのエミッ
タにより短絡させられる、配置の簡単にされた等価の回
路レイアウトである。
【図３】この発明による配置の部分的に横断面を表示
し、かつ部分的に電気的均等物を例示する、組合わせら
れた図である。
し、かつ部分的に電気的均等物を例示する、組合わせら
れた図である。
【図４】この発明による配置の簡単にされた回路レイア
ウトである。
ウトである。
１ Ｐ形サブストレート
２ エピタキシャル層
２′ ウェル
２″ ウェル
２′″ ウェル
６ コレクタ
８ ベース
１１ エミッタ
１５ 縦形ＰＮＰトランジスタ
２５ スイッチ手段
Ｂ ベース端子
Ｃ コレクタ端子
Ｅ エミッタ端子
Ｒ1 抵抗器
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 フランコ・ベルトーテイ
イタリア、20148 ミラノ、ビア・ドン・
ニヨツキ、33
(72)発明者 パオロ・フエラーリ
イタリア、（プロビンス・オブ・バレ
セ）、21013 ガララーテ、ビア・エツフ
エ・カバロツテイ、14
Claims (5)
- 【請求項１】 絶縁コレクタを有する縦形ＰＮＰトラン
ジスタにおけるラッチアップ現象を防ぐための回路配置
であって、それのコレクタ（６）、ベース（８）および
エミッタ領域（１１）がそれぞれの端子（Ｂ、Ｃおよび
Ｅ）に接続される縦形ＰＮＰトランジスタ（１５）を含
み、Ｐ形である前記コレクタ領域（６）は、それととも
に接合を形成するＮ形ウェル（２′）により囲まれ、前
記縦形ＰＮＰトランジスタ（１５）は、少なくとも１つ
の飽和されたオン状態および１つのオフ状態を有するよ
うに駆動され、それは、前記エミッタ領域（１１）およ
び前記Ｎ形ウェル（２′）の間に介在し、かつ前記縦形
ＰＮＰトランジスタ（１５）が飽和されたオン状態であ
るときに前記Ｎ形ウェル（２′）を前記エミッタ領域
（１１）に接続するために、かつ前記縦形ＰＮＰトラン
ジスタ（１５）がオフ状態であるときに開くために適当
なスイッチ手段を含むことを特徴とする、回路配置。 - 【請求項２】 前記スイッチ手段（２５）は、それ自身
のエミッタおよびコレクタ端子が前記縦形ＰＮＰトラン
ジスタ（１５）および前記Ｎ形ウェル（２′）の間に接
続される補助トランジスタ（２５）を含むことを特徴と
する、請求項１に記載の回路配置。 - 【請求項３】 前記補助トランジスタ（２５）は、それ
のエミッタ端子が縦形ＰＮＰトランジスタ（１５）のエ
ミッタ端子（Ｅ）に接続され、それのベース端子が縦形
ＰＮＰトランジスタ（１５）のベース端子（Ｂ）に接続
され、かつそれのコレクタ端子が前記Ｎ形ウェル
（２′）に接続されるＰＮＰ形トランジスタであること
を特徴とする、請求項２に記載の回路配置。 - 【請求項４】 それは、前記縦形ＰＮＰ（１５）のおよ
び前記補助ＰＮＰトランジスタ（２５）の前記ベース端
子（Ｂ）の間に介在する抵抗器（Ｒ1 ）を含むことを特
徴とする、請求項３に記載の回路配置。 - 【請求項５】 前記補助ＰＮＰトランジスタ（２５）
は、前記縦形ＰＮＰトランジスタ（１５）に関して絶縁
されるエピタキシャルウェル（２′″）において一体化
されることを特徴とする、請求項３に記載の回路配置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT19862A/90 | 1990-03-29 | ||
| IT19862A IT1239497B (it) | 1990-03-29 | 1990-03-29 | Disposizione circuitale per prevenire fenomeni di innesto in transistori pnp verticali con collettore isolato |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH053203A true JPH053203A (ja) | 1993-01-08 |
Family
ID=11161884
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3059871A Withdrawn JPH053203A (ja) | 1990-03-29 | 1991-03-25 | 絶縁コレクタを有する縦形ｐｎｐトランジスタにおけるラツチアツプ現象を防ぐための回路配置 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US5185649A (ja) |
| EP (1) | EP0449093B1 (ja) |
| JP (1) | JPH053203A (ja) |
| DE (1) | DE69121615T2 (ja) |
| IT (1) | IT1239497B (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5578862A (en) * | 1992-12-30 | 1996-11-26 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit with layer for isolating elements in substrate |
| EP0607474B1 (en) * | 1993-01-12 | 2001-06-06 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit with layer for isolating elements in substrate |
| DE59300124D1 (de) * | 1993-01-15 | 1995-05-11 | Schmidt & Lenhardt Gmbh & Co | Hubschlauch mit durch Klemmleisten geschlossenen Enden. |
| EP0725442B1 (en) * | 1995-01-31 | 2002-11-27 | STMicroelectronics S.r.l. | Monolithic output stage self-protected against latch-up phenomena |
| US5610079A (en) * | 1995-06-19 | 1997-03-11 | Reliance Electric Industrial Company | Self-biased moat for parasitic current suppression in integrated circuits |
| JPH10199993A (ja) * | 1997-01-07 | 1998-07-31 | Mitsubishi Electric Corp | 半導体回路装置及びその製造方法、半導体回路装置製造用マスク装置 |
| US6657241B1 (en) | 1998-04-10 | 2003-12-02 | Cypress Semiconductor Corp. | ESD structure having an improved noise immunity in CMOS and BICMOS semiconductor devices |
| DE10037452B4 (de) | 2000-08-01 | 2006-07-27 | Infineon Technologies Ag | Nachführschaltung |
| JP2002217416A (ja) * | 2001-01-16 | 2002-08-02 | Hitachi Ltd | 半導体装置 |
| US20030134479A1 (en) * | 2002-01-16 | 2003-07-17 | Salling Craig T. | Eliminating substrate noise by an electrically isolated high-voltage I/O transistor |
| JP3910919B2 (ja) | 2003-02-03 | 2007-04-25 | 株式会社東芝 | 半導体集積回路装置 |
| US8987825B2 (en) * | 2013-06-10 | 2015-03-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device having a double deep well |
| DE102014111302B4 (de) | 2014-08-07 | 2023-09-14 | Mikro Pahlawan | Unterbrechungsgesteuerter Ein-/Ausgabe-Arbiter für ein Mikrocomputersystem |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3829709A (en) * | 1973-08-31 | 1974-08-13 | Micro Components Corp | Supply reversal protecton circuit |
| GB2186117B (en) * | 1986-01-30 | 1989-11-01 | Sgs Microelettronica Spa | Monolithically integrated semiconductor device containing bipolar junction,cmosand dmos transistors and low leakage diodes and a method for its fabrication |
-
1990
- 1990-03-29 IT IT19862A patent/IT1239497B/it active IP Right Grant
-
1991
- 1991-03-20 DE DE69121615T patent/DE69121615T2/de not_active Expired - Fee Related
- 1991-03-20 EP EP91104314A patent/EP0449093B1/en not_active Expired - Lifetime
- 1991-03-25 JP JP3059871A patent/JPH053203A/ja not_active Withdrawn
- 1991-03-26 US US07/675,558 patent/US5185649A/en not_active Ceased
-
1995
- 1995-02-09 US US08/390,883 patent/USRE35486E/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| IT9019862A0 (it) | 1990-03-29 |
| EP0449093A1 (en) | 1991-10-02 |
| IT1239497B (it) | 1993-11-03 |
| IT9019862A1 (it) | 1991-09-29 |
| US5185649A (en) | 1993-02-09 |
| DE69121615T2 (de) | 1997-03-13 |
| USRE35486E (en) | 1997-04-01 |
| EP0449093B1 (en) | 1996-08-28 |
| DE69121615D1 (de) | 1996-10-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |