JPS6331943B2 - - Google Patents
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- JPS6331943B2 JPS6331943B2 JP55177358A JP17735880A JPS6331943B2 JP S6331943 B2 JPS6331943 B2 JP S6331943B2 JP 55177358 A JP55177358 A JP 55177358A JP 17735880 A JP17735880 A JP 17735880A JP S6331943 B2 JPS6331943 B2 JP S6331943B2
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- semiconductor
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Links
- 239000004065 semiconductor Substances 0.000 claims description 19
- 238000000605 extraction Methods 0.000 claims 1
- 239000002184 metal Substances 0.000 claims 1
- 230000003071 parasitic effect Effects 0.000 description 10
- 239000000758 substrate Substances 0.000 description 10
- 238000009792 diffusion process Methods 0.000 description 6
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- 238000010586 diagram Methods 0.000 description 4
- 230000003321 amplification Effects 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/761—PN junctions
Description
【発明の詳細な説明】
本発明は半導体集積回路装置とくにバイポーラ
半導体集積回路に関するもので、バイポーラ半導
体集積回路のラツチアツプ防止を目的とするもの
である。
半導体集積回路に関するもので、バイポーラ半導
体集積回路のラツチアツプ防止を目的とするもの
である。
バイポーラ半導体集積回路（以下バイポーラ
ICと称する）の一般的構造を第１図に示し、そ
のラツチアツプ現象について説明することによ
り、本発明の背景について述べる。
ICと称する）の一般的構造を第１図に示し、そ
のラツチアツプ現象について説明することによ
り、本発明の背景について述べる。
第１図は抵抗とトランジスタ部分を示し、この
図において１はｐ形基板、２，３はエピタキシヤ
ル成長で形成された島領域よりなるコレクタ領
域、４，５は埋込み拡散領域、６，７はコレクタ
ウオール領域、８はベース拡散と同時に形成され
たｐ形抵抗、９はベース領域、１０はエミツタ領
域である。また１１，１２，１３は分離領域であ
る。
図において１はｐ形基板、２，３はエピタキシヤ
ル成長で形成された島領域よりなるコレクタ領
域、４，５は埋込み拡散領域、６，７はコレクタ
ウオール領域、８はベース拡散と同時に形成され
たｐ形抵抗、９はベース領域、１０はエミツタ領
域である。また１１，１２，１３は分離領域であ
る。
この構造のバイポーラ集積回路において、高密
度化、高速化、高周波化のために、エピタキシヤ
ル層２，３を薄くしたり、基板１の比抵抗を高く
する方法がとられる。たとえば基板比抵抗10〜20
Ω・cmでエピタキシヤル層の厚さ３〜4μｍ程度
のトランジスタを構成するわけである。
度化、高速化、高周波化のために、エピタキシヤ
ル層２，３を薄くしたり、基板１の比抵抗を高く
する方法がとられる。たとえば基板比抵抗10〜20
Ω・cmでエピタキシヤル層の厚さ３〜4μｍ程度
のトランジスタを構成するわけである。
このようにすると、第１図に示す寄生トランジ
スタQp、Qoの電流増幅率βが大きくなり、かつ
基板抵抗Rpが大きくなる。
スタQp、Qoの電流増幅率βが大きくなり、かつ
基板抵抗Rpが大きくなる。
今、寄生トランジスタで形成されるサイリスタ
回路を第２図に示す。第２図において２３はｐ形
抵抗領域８をエミツタ、エピタキシヤル層２をベ
ース、基板１をコレクタとするpnpの寄生トラン
ジスタ（Qp）であり、２４は基板１または分離
領域１２をベースとして、２つの分離されたエピ
タキシヤル層をそれぞれコレクタとエミツタとす
るnpnの寄生トランジスタ（Qo）である。２５は
エピタキシヤル層内の抵抗（Ro）であり、２６
は基板抵抗（Rp）である。また２７は島領域３
をコレクタとする実際のトランジスタ（Q1）で
ある。
回路を第２図に示す。第２図において２３はｐ形
抵抗領域８をエミツタ、エピタキシヤル層２をベ
ース、基板１をコレクタとするpnpの寄生トラン
ジスタ（Qp）であり、２４は基板１または分離
領域１２をベースとして、２つの分離されたエピ
タキシヤル層をそれぞれコレクタとエミツタとす
るnpnの寄生トランジスタ（Qo）である。２５は
エピタキシヤル層内の抵抗（Ro）であり、２６
は基板抵抗（Rp）である。また２７は島領域３
をコレクタとする実際のトランジスタ（Q1）で
ある。
バイポーラ集積回路ではｐ形拡散領域８で負荷
抵抗を形成することが多いために第２図のように
Qp２３のエミツタが２１の電源端子（Vcc）に接
続されることになる。この時もちろん島領域２も
Vcc電位に固定するわけであるが、第２図のよう
に抵抗２５を介して接続されることになる。一
方、トランジスタQ1のエミツタを接地する回路
が構成されている場合には第２図のような等価回
路となり、かつQo２４のベースとGND端子２２
との間に基板の抵抗Rp２６が入ることになる。
抵抗を形成することが多いために第２図のように
Qp２３のエミツタが２１の電源端子（Vcc）に接
続されることになる。この時もちろん島領域２も
Vcc電位に固定するわけであるが、第２図のよう
に抵抗２５を介して接続されることになる。一
方、トランジスタQ1のエミツタを接地する回路
が構成されている場合には第２図のような等価回
路となり、かつQo２４のベースとGND端子２２
との間に基板の抵抗Rp２６が入ることになる。
今トランジスタQ1がオンしているとすれば、
Q1は図に示すようにRONという抵抗で置きかえる
ことができる。
Q1は図に示すようにRONという抵抗で置きかえる
ことができる。
したがつて寄生トランジスタQp、Qoは第３図
のようなサイリスタ回路を構成することになる。
のようなサイリスタ回路を構成することになる。
今、トランジスタQ1のコレクタがICの外部電
極へ接続されている場合が想定される。このよう
な場合にサージ等によりトランジスタQ1のコレ
クタが負の電位に引き込まれることがあると、瞬
間トランジスタQoがオン状態になり、抵抗Roに
電流が流れ、トランジスタQpのエミツタ・ベー
ス間が順方向にバイアスされQpがオンする。Qp
がオンすると抵抗RpによりトランジスタQoのベ
ース電位が上昇し、Qoのオン状態を保持するこ
とになる。ただしこの関係が成立するのはトラン
ジスタQpとQoの電流増巾率βp、βoの積が１以上
になる場合である。
極へ接続されている場合が想定される。このよう
な場合にサージ等によりトランジスタQ1のコレ
クタが負の電位に引き込まれることがあると、瞬
間トランジスタQoがオン状態になり、抵抗Roに
電流が流れ、トランジスタQpのエミツタ・ベー
ス間が順方向にバイアスされQpがオンする。Qp
がオンすると抵抗RpによりトランジスタQoのベ
ース電位が上昇し、Qoのオン状態を保持するこ
とになる。ただしこの関係が成立するのはトラン
ジスタQpとQoの電流増巾率βp、βoの積が１以上
になる場合である。
このように、最近の高密度で高周波用のバイポ
ーラICはほぼ確実にこの関係が成立するような
構造になつてきている。Qp、Qoの両寄生トラン
ジスタが共にオン状態で正帰還ループを形成して
しまうことは正にサイリスタ現象であり、ICの
誤動作から破壊につながる。以上の現象はＣ／
MOSICでは既によく知られたことであり、ラツ
チアツプと呼ばれて、そのための対策が数多くと
られてきているが、バイポーラICにおいては未
だ確実な防止法が提案されていない。
ーラICはほぼ確実にこの関係が成立するような
構造になつてきている。Qp、Qoの両寄生トラン
ジスタが共にオン状態で正帰還ループを形成して
しまうことは正にサイリスタ現象であり、ICの
誤動作から破壊につながる。以上の現象はＣ／
MOSICでは既によく知られたことであり、ラツ
チアツプと呼ばれて、そのための対策が数多くと
られてきているが、バイポーラICにおいては未
だ確実な防止法が提案されていない。
すなわち、バイポーラICのラツチアツプを防
止するには、寄生トランジスタのβを小さくす
る、あるいは基板の電位の浮き上りを、基板抵抗
を下げることによつて押える、または寄生pnpト
ランジスタのベース電位をVccに固定する等によ
りサイリスタのオン状態をたち切ればよいわけで
あるが、絶縁分離型のICにしない限り、極めて
困難である。
止するには、寄生トランジスタのβを小さくす
る、あるいは基板の電位の浮き上りを、基板抵抗
を下げることによつて押える、または寄生pnpト
ランジスタのベース電位をVccに固定する等によ
りサイリスタのオン状態をたち切ればよいわけで
あるが、絶縁分離型のICにしない限り、極めて
困難である。
一方サイリスタは回路を構成する素子の定数に
より、一定の保持電流を有している。すなわち、
外部から供給する電流をこの保持電流以下に押え
てやるとサイリスタはオン状態を保持し得なくな
る。したがつてラツチアツプを防止する手段とし
て、電源に直列に抵抗を設ける方法が考えられる
が、この方法は正常動作の際もこの抵抗によつて
電力の消費がなされ好ましくない。またラツチア
ツプの保持電流が、正常動作時の電流よりもあま
り大きくない場合には効果がない。
より、一定の保持電流を有している。すなわち、
外部から供給する電流をこの保持電流以下に押え
てやるとサイリスタはオン状態を保持し得なくな
る。したがつてラツチアツプを防止する手段とし
て、電源に直列に抵抗を設ける方法が考えられる
が、この方法は正常動作の際もこの抵抗によつて
電力の消費がなされ好ましくない。またラツチア
ツプの保持電流が、正常動作時の電流よりもあま
り大きくない場合には効果がない。
そこで本発明は、簡単な構成で、より効果的な
バイポーラICのラツチアツプ防止法を提案する
ものであり、以下に実施例に基づいて説明する。
バイポーラICのラツチアツプ防止法を提案する
ものであり、以下に実施例に基づいて説明する。
本発明はバイポーラICのラツチアツプが、電
源電圧Vccに直接接続されるｐ形拡散領域（抵抗
またはnpnトランジスタのベース）が存在するこ
とによつて発生することに着目し、防止手段を提
案するものである。
源電圧Vccに直接接続されるｐ形拡散領域（抵抗
またはnpnトランジスタのベース）が存在するこ
とによつて発生することに着目し、防止手段を提
案するものである。
第４図に本発明の一実施例にかかる集積回路構
造の要部を示す。第４図において、１，２，４，
８，１１は第１図に示す同一番号の要素と同一の
ものである。１５はn+抵抗領域で、１６は酸化
膜、１７，１８はアルミ電極であり、１７は電源
Vccに接続され、１８はn+抵抗領域１５とｐ形抵
抗領域８とを接続している。
造の要部を示す。第４図において、１，２，４，
８，１１は第１図に示す同一番号の要素と同一の
ものである。１５はn+抵抗領域で、１６は酸化
膜、１７，１８はアルミ電極であり、１７は電源
Vccに接続され、１８はn+抵抗領域１５とｐ形抵
抗領域８とを接続している。
第４図の実施例は従来、直接Vccに接続される
ｐ形抵抗８を、たとえばエミツタ拡散と同時に形
成されるn+拡散領域１５を介してVccに接続する
ようにしたものである。つまり、第５図に示すよ
うに寄生トランジスタQp２３のエミツタとなる
ｐ形領域８とVccとの間にｎ形の抵抗Rs２７を直
列に設けてｐ形領域８の電位が常にVccの電位よ
りも低くなるようにした。こうすることにより、
ラツチアツプが発生し、Qp２３がオンすると、
Rs２７による電圧降下が生じ、Qp２３のエミツ
タ・ベース間が順方向になり得なくなるので、そ
の時点でサイリスタのオン状態は保持し得なくな
る。したがつてラツチアツプは発生しないことに
なる。
ｐ形抵抗８を、たとえばエミツタ拡散と同時に形
成されるn+拡散領域１５を介してVccに接続する
ようにしたものである。つまり、第５図に示すよ
うに寄生トランジスタQp２３のエミツタとなる
ｐ形領域８とVccとの間にｎ形の抵抗Rs２７を直
列に設けてｐ形領域８の電位が常にVccの電位よ
りも低くなるようにした。こうすることにより、
ラツチアツプが発生し、Qp２３がオンすると、
Rs２７による電圧降下が生じ、Qp２３のエミツ
タ・ベース間が順方向になり得なくなるので、そ
の時点でサイリスタのオン状態は保持し得なくな
る。したがつてラツチアツプは発生しないことに
なる。
また第４図で、ｐ形領域８がVcc電極１７の直
下付近まで形成されているのは、次の理由による
ものである。
下付近まで形成されているのは、次の理由による
ものである。
(1) ｐ形領域を電極１８の下までしか設けずに
n+抵抗１５を全てｎ形島領域２と接して設け
ると、ｎ形島領域２のうち電極１８に近い部分
に電圧降下が発生するため、他の島領域との間
に電位差が生じ好ましくない。
n+抵抗１５を全てｎ形島領域２と接して設け
ると、ｎ形島領域２のうち電極１８に近い部分
に電圧降下が発生するため、他の島領域との間
に電位差が生じ好ましくない。
(2) 一方ｐ形領域８でn+領域１５を全てとりか
こんでしまうと、n+領域１５をコレクタ、ｐ
形領域８をベース、ｎ形島領域２をエミツタと
する寄生npnトランジスタができ、好ましくな
い。
こんでしまうと、n+領域１５をコレクタ、ｐ
形領域８をベース、ｎ形島領域２をエミツタと
する寄生npnトランジスタができ、好ましくな
い。
したがつて第４図のようにn+領域のうち抵抗
として動作する部分の下にはｐ形領域を設け、
Vcc電極の下には全面的には設けずにｎ形島領域
の電位をここで押えるようにするのが望ましい。
ただし上記(1)についてはn+抵抗１５の抵抗値と
流す電流によつては問題とならない場合もあるの
で、必ずしもｐ形領域と電極１７の直下近傍まで
設けなくてもよい場合がある。またｐ形領域８が
負荷抵抗であるときは、n+抵抗１５を直列に接
続しても合計の抵抗値を元の抵抗値と等しくする
ことはできるので、IC自体の特性に変化を与え
ることはない。
として動作する部分の下にはｐ形領域を設け、
Vcc電極の下には全面的には設けずにｎ形島領域
の電位をここで押えるようにするのが望ましい。
ただし上記(1)についてはn+抵抗１５の抵抗値と
流す電流によつては問題とならない場合もあるの
で、必ずしもｐ形領域と電極１７の直下近傍まで
設けなくてもよい場合がある。またｐ形領域８が
負荷抵抗であるときは、n+抵抗１５を直列に接
続しても合計の抵抗値を元の抵抗値と等しくする
ことはできるので、IC自体の特性に変化を与え
ることはない。
第６図は第４図の構造付近の上面図であり、図
中の各番号は第４図のそれと同一である。第６図
は負荷抵抗のパターンを示している。
中の各番号は第４図のそれと同一である。第６図
は負荷抵抗のパターンを示している。
以上詳細に説明したように、本発明によれば、
ICの特性を大巾に変更することなしに、バイポ
ーラICのラツチアツプを効果的に停止すること
が可能となる。また、構成も極めて簡単で、特に
新しい工程を追加する必要もなく、通常の工程で
得られるところに大きな特徴がある。なお、ｐ形
領域８は実施例に説明した負荷抵抗のみならず
Vcc電位に接続される島領域内のｐ形領域全てを
対称にすることができるとともに、領域８はｐ形
に限らずｎ形でもよいことは当然である。
ICの特性を大巾に変更することなしに、バイポ
ーラICのラツチアツプを効果的に停止すること
が可能となる。また、構成も極めて簡単で、特に
新しい工程を追加する必要もなく、通常の工程で
得られるところに大きな特徴がある。なお、ｐ形
領域８は実施例に説明した負荷抵抗のみならず
Vcc電位に接続される島領域内のｐ形領域全てを
対称にすることができるとともに、領域８はｐ形
に限らずｎ形でもよいことは当然である。
第１図はラツチアツプを説明するための従来の
バイポーラICの構造図、第２図はラツチアツプ
を説明するための等価回路図、第３図は第２図の
等価回路を簡略化した等価回路図、第４図は本発
明の一実施例を示すICの要部断面図、第５図は
本発明の実施例を説明する等価回路図、第６図は
本発明の実施例の上面図である。 ２……ｎ形島領域、８……ｐ形抵抗領域、１５
……n+抵抗領域、１７，１８……電極。
バイポーラICの構造図、第２図はラツチアツプ
を説明するための等価回路図、第３図は第２図の
等価回路を簡略化した等価回路図、第４図は本発
明の一実施例を示すICの要部断面図、第５図は
本発明の実施例を説明する等価回路図、第６図は
本発明の実施例の上面図である。 ２……ｎ形島領域、８……ｐ形抵抗領域、１５
……n+抵抗領域、１７，１８……電極。
Claims (1)
- 【特許請求の範囲】 １ 複数の半導体島領域を有し、これら複数の半
導体島領域のうちの１つである第１導電形の半導
体島領域中に、第２導電形の半導体領域が形成さ
れ、前記第２導電形の半導体領域内から前記第２
導電形の半導体領域の外側の前記第１導電形の島
領域にわたつて前記第１導電形の半導体島領域よ
りも高濃度の第１導電形の抵抗領域が形成され、
前記第２導電形の半導体領域と前記第１導電形の
抵抗領域の一端を金属配線で接続し、前記第１導
電形の抵抗領域の他端を電源端子に接続してなる
半導体集積回路装置。 ２ 第２導電形の半導体領域が集積回路中の抵抗
体よりなる特許請求の範囲第１項に記載の半導体
集積回路装置。 ３ 第２導電形の半導体領域を第１導電形の抵抗
領域の電源側の電極とり出し開孔部の直下を除き
かつ前記開孔部近傍まで形成した特許請求の範囲
第１項に記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17735880A JPS57100743A (en) | 1980-12-16 | 1980-12-16 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17735880A JPS57100743A (en) | 1980-12-16 | 1980-12-16 | Semiconductor integrated circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57100743A JPS57100743A (en) | 1982-06-23 |
| JPS6331943B2 true JPS6331943B2 (ja) | 1988-06-27 |
Family
ID=16029562
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17735880A Granted JPS57100743A (en) | 1980-12-16 | 1980-12-16 | Semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57100743A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0245160A (ja) * | 1988-08-05 | 1990-02-15 | Brother Ind Ltd | ドットプリンタヘッドの組立方法 |
| JPH0245158A (ja) * | 1988-08-06 | 1990-02-15 | Brother Ind Ltd | ドットプリンタヘッドの溶接方法 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59191348A (ja) * | 1983-04-14 | 1984-10-30 | Sanyo Electric Co Ltd | 半導体集積回路 |
| JPS59191346A (ja) * | 1983-04-14 | 1984-10-30 | Sanyo Electric Co Ltd | 半導体集積回路 |
| JPS59191347A (ja) * | 1983-04-14 | 1984-10-30 | Sanyo Electric Co Ltd | 半導体集積回路 |
| JPH04352457A (ja) * | 1991-05-30 | 1992-12-07 | Mitsubishi Electric Corp | 圧接型半導体装置及びその製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51151572U (ja) * | 1975-05-27 | 1976-12-03 |
-
1980
- 1980-12-16 JP JP17735880A patent/JPS57100743A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0245160A (ja) * | 1988-08-05 | 1990-02-15 | Brother Ind Ltd | ドットプリンタヘッドの組立方法 |
| JPH0245158A (ja) * | 1988-08-06 | 1990-02-15 | Brother Ind Ltd | ドットプリンタヘッドの溶接方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57100743A (en) | 1982-06-23 |
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