JPS6148789B2 - - Google Patents
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- JPS6148789B2 JPS6148789B2 JP13074779A JP13074779A JPS6148789B2 JP S6148789 B2 JPS6148789 B2 JP S6148789B2 JP 13074779 A JP13074779 A JP 13074779A JP 13074779 A JP13074779 A JP 13074779A JP S6148789 B2 JPS6148789 B2 JP S6148789B2
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- Japan
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- transistor
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Links
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- 230000002457 bidirectional effect Effects 0.000 claims description 13
- 239000000758 substrate Substances 0.000 claims description 13
- 238000009792 diffusion process Methods 0.000 claims description 9
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- 238000002955 isolation Methods 0.000 description 5
- 238000003199 nucleic acid amplification method Methods 0.000 description 5
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- 238000000034 method Methods 0.000 description 4
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/747—Bidirectional devices, e.g. triacs
Description
【発明の詳細な説明】
この発明は、PN接合分離法により集積化され
た臨界オフ電圧上昇率特性（以下dv／dt特性と
略記する）改善回路により良好なdv／dt特性を
もつ半導体双方向スイツチに関する。
た臨界オフ電圧上昇率特性（以下dv／dt特性と
略記する）改善回路により良好なdv／dt特性を
もつ半導体双方向スイツチに関する。
従来のPNPN構造素子による半導体双方向スイ
ツチの回路構成を第１図に示す。この第１図にお
いて、１，２は信号入力端子である。また、３，
４はゲート入力端子、５，６はPNPN構造素子で
ある。たとえば、入力端子１に正、入力端子２に
負の極性の電圧が印加されており、この印加電圧
がPNPN構造素子５，６のブレークオーバ電圧よ
り低い場合にはゲート入力端子３へある一定量以
上の電流を流し込むことにより、入力端子１，２
間のインピーダンスを急激に低下させ、スイツチ
ング動作を行わせるものである。
ツチの回路構成を第１図に示す。この第１図にお
いて、１，２は信号入力端子である。また、３，
４はゲート入力端子、５，６はPNPN構造素子で
ある。たとえば、入力端子１に正、入力端子２に
負の極性の電圧が印加されており、この印加電圧
がPNPN構造素子５，６のブレークオーバ電圧よ
り低い場合にはゲート入力端子３へある一定量以
上の電流を流し込むことにより、入力端子１，２
間のインピーダンスを急激に低下させ、スイツチ
ング動作を行わせるものである。
印加電圧の極性が逆の場合、すなわち入力端子
１に負、入力端子２に正の極性の電圧が印加され
ている場合も同様にゲート入力端子４へある一定
量以上の電流を流し込むことにより、入力端子
１，２間にスイツチング動作を行わせるものであ
る。
１に負、入力端子２に正の極性の電圧が印加され
ている場合も同様にゲート入力端子４へある一定
量以上の電流を流し込むことにより、入力端子
１，２間にスイツチング動作を行わせるものであ
る。
しかし、PNPN構造素子５，６には、この
PNPN構造素子５，６特有のdv／dt特性、すなわ
ち、入力端子１，２間に急激な立上り特性をもつ
た電圧波形が印加された場合、PNPN構造素子
５，６自身の接合容量を通してゲート入力端子３
あるいは４にゲート入力電流を流し込むのと等価
な情況が設定され、PNPN構造素子５，６がゲー
ト入力電流によらずスイツチングする現象があ
る。
PNPN構造素子５，６特有のdv／dt特性、すなわ
ち、入力端子１，２間に急激な立上り特性をもつ
た電圧波形が印加された場合、PNPN構造素子
５，６自身の接合容量を通してゲート入力端子３
あるいは４にゲート入力電流を流し込むのと等価
な情況が設定され、PNPN構造素子５，６がゲー
ト入力電流によらずスイツチングする現象があ
る。
この現象を防止するためにはよく知られている
ゲート・カソード間抵抗７，８を用いる方法があ
つた。しかし、この方法では、良好なdv／dt特
性を得るためには、ゲート・カソード間抵抗７，
８の値を小さくする必要がある反面、ゲート・カ
ソード間抵抗７，８の値を小さくすることで、ゲ
ート感度を低下させてしまう結果となつていた。
ゲート・カソード間抵抗７，８を用いる方法があ
つた。しかし、この方法では、良好なdv／dt特
性を得るためには、ゲート・カソード間抵抗７，
８の値を小さくする必要がある反面、ゲート・カ
ソード間抵抗７，８の値を小さくすることで、ゲ
ート感度を低下させてしまう結果となつていた。
これらの問題点を改善するために、ゲート・カ
ソード間抵抗値を小さくすることなく、ゲート・
カソード間抵抗７，８の両端に第１図の点線内に
示したエミツタ・コレクタ対称型のPNPトランジ
スタ９、NPNトランジスタ１０，１１（以下、
これらは単にトランジスタと云う）、ダイオード
１２，１３で構成されるdv／dt特性改善用回路
１４を付加し、dv／dt変位電圧が印加された場
合だけゲート・カソード間のインピーダンスを下
げる方法がある。
ソード間抵抗値を小さくすることなく、ゲート・
カソード間抵抗７，８の両端に第１図の点線内に
示したエミツタ・コレクタ対称型のPNPトランジ
スタ９、NPNトランジスタ１０，１１（以下、
これらは単にトランジスタと云う）、ダイオード
１２，１３で構成されるdv／dt特性改善用回路
１４を付加し、dv／dt変位電圧が印加された場
合だけゲート・カソード間のインピーダンスを下
げる方法がある。
しかし、このdv／dt特性改善用回路１４で
は、良好なdv／dt特性改善機能を得るために
は、トランジスタ１０，１１にはトランジスタ９
より流し込む電流により十分低インピーダンスと
なり得る高電流増幅率が要求される。したがつ
て、この構成を集積回路化する場合、第２図に示
すように、誘電体分離構造により、回路素子を分
離し、トランジスタ１０，１１をバーテイカル型
で作成して、十分な電流増幅率を得る必要があ
り、製造工程が非常に複雑なものとなる欠点があ
つた。なお、この第２図におけるPSは多結晶シ
リコン領域であり、１５，１６はそれぞれPNPN
構造素子５，６のＰゲート領域である。
は、良好なdv／dt特性改善機能を得るために
は、トランジスタ１０，１１にはトランジスタ９
より流し込む電流により十分低インピーダンスと
なり得る高電流増幅率が要求される。したがつ
て、この構成を集積回路化する場合、第２図に示
すように、誘電体分離構造により、回路素子を分
離し、トランジスタ１０，１１をバーテイカル型
で作成して、十分な電流増幅率を得る必要があ
り、製造工程が非常に複雑なものとなる欠点があ
つた。なお、この第２図におけるPSは多結晶シ
リコン領域であり、１５，１６はそれぞれPNPN
構造素子５，６のＰゲート領域である。
この発明は、上記従来の欠点を除去するために
なされたもので、dv／dt特性改善用回路の個別
素子間の分離をすべてPN接合分離で行い、製造
工程の簡略を計りかつ、前記誘電体分離構造によ
るスイツチと同等もしくはそれ以上の効果を得る
ことのできる半導体双方向スイツチを提供するこ
とを目的とする。
なされたもので、dv／dt特性改善用回路の個別
素子間の分離をすべてPN接合分離で行い、製造
工程の簡略を計りかつ、前記誘電体分離構造によ
るスイツチと同等もしくはそれ以上の効果を得る
ことのできる半導体双方向スイツチを提供するこ
とを目的とする。
以下、この発明の半導体双方向スイツチの実施
例について図面に基づき説明する。第３図はその
一実施例の構成を示す断面図である。この第３図
において、第１図および第２図と同一部分には同
一符号を付して述べる。
例について図面に基づき説明する。第３図はその
一実施例の構成を示す断面図である。この第３図
において、第１図および第２図と同一部分には同
一符号を付して述べる。
第３図における１，２は入力端子、３，４はゲ
ート入力端子、５，６はPNPN構造素子であり、
このPNPN構造素子５，６のＰゲート領域１５，
１６内にはバイパス用のゲート・カソード間抵抗
７，８がそれぞれ作られている。また、９はエミ
ツタ・コレクタ対称型PNPトランジスタ、１０，
１１はNPNトランジスタ、１２，１３はダイオ
ードであり、１９はＮ型半導体基板である。
ート入力端子、５，６はPNPN構造素子であり、
このPNPN構造素子５，６のＰゲート領域１５，
１６内にはバイパス用のゲート・カソード間抵抗
７，８がそれぞれ作られている。また、９はエミ
ツタ・コレクタ対称型PNPトランジスタ、１０，
１１はNPNトランジスタ、１２，１３はダイオ
ードであり、１９はＮ型半導体基板である。
上記ゲート・カソード間抵抗７，８の詳細な構
成は第５図に示されている。この第５図において
PNPN構造素子５，６のＰゲート領域１５，１６
およびアノード領域１８はＮ型半導体基板１９上
に、たとえば、拡散法で形成されている。さら
に、Ｐゲート領域１５，１６の領域内にカソード
領域２０が拡散法で形成され、アノード領域１８
−Ｎ型半導体基板１９−Ｐゲート領域１５，１６
−カソード領域２０によるラテラル構造のPNPN
構造素子５，６が構成される。
成は第５図に示されている。この第５図において
PNPN構造素子５，６のＰゲート領域１５，１６
およびアノード領域１８はＮ型半導体基板１９上
に、たとえば、拡散法で形成されている。さら
に、Ｐゲート領域１５，１６の領域内にカソード
領域２０が拡散法で形成され、アノード領域１８
−Ｎ型半導体基板１９−Ｐゲート領域１５，１６
−カソード領域２０によるラテラル構造のPNPN
構造素子５，６が構成される。
ここで、ゲート・カソード間抵抗７，８はＰゲ
ート領域１５，１６の延長として、Ｐゲート領域
１５，１６と同じ導電率を有しかつ同時に形成さ
れたＰ型拡散層である。ゲート・カソード間抵抗
７，８のＰゲート領域１５，１６との接触点と反
対側の点に設けられたゲート・カソード間抵抗
７，８の取出部２１は通常集積回路で一般的に用
いられるAlなどの金属配線層２２により、カソ
ード領域２０と結ばれる。
ート領域１５，１６の延長として、Ｐゲート領域
１５，１６と同じ導電率を有しかつ同時に形成さ
れたＰ型拡散層である。ゲート・カソード間抵抗
７，８のＰゲート領域１５，１６との接触点と反
対側の点に設けられたゲート・カソード間抵抗
７，８の取出部２１は通常集積回路で一般的に用
いられるAlなどの金属配線層２２により、カソ
ード領域２０と結ばれる。
トランジスタ９、トランジスタ１０，１１はと
もにラテラル構成で構成され、素子間の分離は
PN接合によりなされている。特にトランジスタ
１０は、基板１９に形成されたベースとしてのＰ
型層１７内にラテラル構造で構成され、同様にト
ランジスタ１１は、前記Ｐ型層１７に対応する別
のＰ型層内にラテラル構造で構成される。そして
dv／dt変位電圧の印加がない場合、すなわち、
入力端子１，２間に、たとえば、入力端子１に
正、入力端子２に負の通常電圧が印加されている
場合、ゲート入力子３からのゲート電流により、
PNPN構造素子５はスイツチングし、入力端子
１，２間のインピーダンス下げる。
もにラテラル構成で構成され、素子間の分離は
PN接合によりなされている。特にトランジスタ
１０は、基板１９に形成されたベースとしてのＰ
型層１７内にラテラル構造で構成され、同様にト
ランジスタ１１は、前記Ｐ型層１７に対応する別
のＰ型層内にラテラル構造で構成される。そして
dv／dt変位電圧の印加がない場合、すなわち、
入力端子１，２間に、たとえば、入力端子１に
正、入力端子２に負の通常電圧が印加されている
場合、ゲート入力子３からのゲート電流により、
PNPN構造素子５はスイツチングし、入力端子
１，２間のインピーダンス下げる。
一方、これと同極性、すなわち、入力端子１に
正、入力端子２に負の極性でdv／dt変位電圧が
印加された場合、dv／dt変位電流はダイオード
１３を通して、トランジスタ９のエミツターベー
ス、ベース・コレクタ間の容量を通して、トラン
ジスタ１０のベース（Ｐ型層１７）に供給される
と同時にPNPN構造素子５のアノード（アノード
領域１８）からＮ型半導体基板１９、このＮ型半
導体基板１９からトランジスタ１０のベース（Ｐ
型層１７）の経路でも、PNPN構造素子５にベー
ス電流が供給されるため、PNPN構造素子５のベ
ース電流としては、２つの経路から供給されるこ
とになり、トランジスタ１０が増幅率の小さいラ
テラル構造でも十分な動作が可能である。
正、入力端子２に負の極性でdv／dt変位電圧が
印加された場合、dv／dt変位電流はダイオード
１３を通して、トランジスタ９のエミツターベー
ス、ベース・コレクタ間の容量を通して、トラン
ジスタ１０のベース（Ｐ型層１７）に供給される
と同時にPNPN構造素子５のアノード（アノード
領域１８）からＮ型半導体基板１９、このＮ型半
導体基板１９からトランジスタ１０のベース（Ｐ
型層１７）の経路でも、PNPN構造素子５にベー
ス電流が供給されるため、PNPN構造素子５のベ
ース電流としては、２つの経路から供給されるこ
とになり、トランジスタ１０が増幅率の小さいラ
テラル構造でも十分な動作が可能である。
したがつて、トランジスタ１０のコレクタ・エ
ミツタ間のインピーダンスをdv／dt特性改善の
ための動作に必要な程度には十分下げることがで
き、入力端子１，２へのdv／dt変位電圧の印加
により、PNPN構造素子５の接合容量を通して流
れるdv／dt変位電流をトランジスタ１０のコレ
クターエミツタを通して、入力端子２に逃がすこ
とができ、dv／dt特性が改善される。このdv／
dt特性の改善を従来例と比較して具体的数値で示
すと、例えばゲート・カソード間抵抗７の抵抗値
10KΩを用いた従来の構造でdv／dt耐量が60V／
0.1μｓであつたものが、上記この発明の一実施
例によれば、電流増幅率５のNPNトランジスタ
１０を用いて140V／0.1μｓまで改善できた。す
なわち、この発明の一実施例によればdv／dt耐
量が従来構造に比較して約2.3倍改善された。
ミツタ間のインピーダンスをdv／dt特性改善の
ための動作に必要な程度には十分下げることがで
き、入力端子１，２へのdv／dt変位電圧の印加
により、PNPN構造素子５の接合容量を通して流
れるdv／dt変位電流をトランジスタ１０のコレ
クターエミツタを通して、入力端子２に逃がすこ
とができ、dv／dt特性が改善される。このdv／
dt特性の改善を従来例と比較して具体的数値で示
すと、例えばゲート・カソード間抵抗７の抵抗値
10KΩを用いた従来の構造でdv／dt耐量が60V／
0.1μｓであつたものが、上記この発明の一実施
例によれば、電流増幅率５のNPNトランジスタ
１０を用いて140V／0.1μｓまで改善できた。す
なわち、この発明の一実施例によればdv／dt耐
量が従来構造に比較して約2.3倍改善された。
また、dv／dt変位電流がトランジスタ１１を
動作させるに至らない程度に低い場合には、ゲー
ト・カソード間抵抗７を通じて入力端子２に至る
経路で逃がし、スイツチングを防止する。
動作させるに至らない程度に低い場合には、ゲー
ト・カソード間抵抗７を通じて入力端子２に至る
経路で逃がし、スイツチングを防止する。
さらに、dv／dt変位電圧の極性がこの実施例
とは逆の場合にも、トランジスタ１１の働きによ
つて同様の結果が得られることは云うまでもな
い。したがつて、この実施例の構成による集積化
構造により、dv／dt特性の良好なPNPN構造によ
る半導体双方向スイツチが実現できる。
とは逆の場合にも、トランジスタ１１の働きによ
つて同様の結果が得られることは云うまでもな
い。したがつて、この実施例の構成による集積化
構造により、dv／dt特性の良好なPNPN構造によ
る半導体双方向スイツチが実現できる。
加えて、この実施例の構造では、dv／dt特性
を改善するためのトランジスタ１０，１１のベー
ス電流として、PNPN構造素子５，６のアノー
ド、たとえば、アノード領域１８からＮ型半導体
基板１９を通してトランジスタ１０のベース（Ｐ
型層１７）の全接合領域を通じて十分流し込める
ため、トランジスタ１０にある一定量以上の電流
増幅率が得られる場合には、特に、トランジスタ
９は必要なく、第４図に示す構造でも十分にその
効果が得られる。
を改善するためのトランジスタ１０，１１のベー
ス電流として、PNPN構造素子５，６のアノー
ド、たとえば、アノード領域１８からＮ型半導体
基板１９を通してトランジスタ１０のベース（Ｐ
型層１７）の全接合領域を通じて十分流し込める
ため、トランジスタ１０にある一定量以上の電流
増幅率が得られる場合には、特に、トランジスタ
９は必要なく、第４図に示す構造でも十分にその
効果が得られる。
以上詳述したように、この発明の半導体双方向
スイツチによれば、半導体基板にPNPN構造素子
を設けるとともに、このPNPN構造素子と同一半
導体基板上に各素子の領域をそれぞれPN接合分
離するようにしたもので、誘電体分離構造素子の
スイツチと同等もしくはそれ以上の効果を有し、
かつPNPN構造素子固有のdv／dt特性を改善でき
ることはもとより、製造工程の簡略化を期するこ
とができ、しかも、小さいチツプ面積で高性能な
双方向PNPN構造のスイツチを得ることができ
る。特に、この発明においては、実施例のトラン
ジスタ１０，１１に対応する第１および第２のト
ランジスタ領域をラテラル型とすることにより、
しかも、そのトランジスタ領域をベースとしての
逆導電型の拡散領域内に形成して一導電型の半導
体基板とPN分離することにより、すべての素子
に対してPN接合分離法を適用できるようになつ
て上記の効果を得ることができるものである。
スイツチによれば、半導体基板にPNPN構造素子
を設けるとともに、このPNPN構造素子と同一半
導体基板上に各素子の領域をそれぞれPN接合分
離するようにしたもので、誘電体分離構造素子の
スイツチと同等もしくはそれ以上の効果を有し、
かつPNPN構造素子固有のdv／dt特性を改善でき
ることはもとより、製造工程の簡略化を期するこ
とができ、しかも、小さいチツプ面積で高性能な
双方向PNPN構造のスイツチを得ることができ
る。特に、この発明においては、実施例のトラン
ジスタ１０，１１に対応する第１および第２のト
ランジスタ領域をラテラル型とすることにより、
しかも、そのトランジスタ領域をベースとしての
逆導電型の拡散領域内に形成して一導電型の半導
体基板とPN分離することにより、すべての素子
に対してPN接合分離法を適用できるようになつ
て上記の効果を得ることができるものである。
第１図は従来のPNPN構造素子による半導体双
方向スイツチの回路図、第２図はdv／dt特性を
改善したPNPN構造素子を有する従来の半導体双
方向スイツチの集積回路化した構成を示す断面
図、第３図はこの発明の半導体双方向スイツチの
一実施例の構成を示す断面図、第４図はこの発明
の半導体双方向スイツチの他の実施例の構成を示
す断面図、第５図は第３図の半導体双方向スイツ
チにおけるPNPN構造素子のゲート・カソード間
抵抗の構成を示す図である。 １，２……入力端子、３，４……ゲート入力端
子、５，６……PNPN構造素子、７，８……ゲー
ト・カソード間抵抗、９〜１１……トランジス
タ、１２，１３……ダイオード、１５，１６……
Ｐゲート領域、１７……Ｐ型層、１８……アノー
ド領域、１９……Ｎ型半導体基板、２０……カソ
ード領域、２１……ゲート・カソード間抵抗の取
出部、２２……金属配線層。
方向スイツチの回路図、第２図はdv／dt特性を
改善したPNPN構造素子を有する従来の半導体双
方向スイツチの集積回路化した構成を示す断面
図、第３図はこの発明の半導体双方向スイツチの
一実施例の構成を示す断面図、第４図はこの発明
の半導体双方向スイツチの他の実施例の構成を示
す断面図、第５図は第３図の半導体双方向スイツ
チにおけるPNPN構造素子のゲート・カソード間
抵抗の構成を示す図である。 １，２……入力端子、３，４……ゲート入力端
子、５，６……PNPN構造素子、７，８……ゲー
ト・カソード間抵抗、９〜１１……トランジス
タ、１２，１３……ダイオード、１５，１６……
Ｐゲート領域、１７……Ｐ型層、１８……アノー
ド領域、１９……Ｎ型半導体基板、２０……カソ
ード領域、２１……ゲート・カソード間抵抗の取
出部、２２……金属配線層。
Claims (1)
- １ 一導電型の半導体基板と、この半導体基板の
表面に拡散形成された第１のダイオード領域と、
この第１のダイード領域から離間して配置されか
つ逆導電型の拡散領域内に拡散形成された第１の
ラテラル型トランジスタ領域と、この第１のラテ
ラル型トランジスタ領域と離間して配置されかつ
拡散形成されたラテラル構造の第1PNPN素子領
域と、この第1PNPN素子領域内の第１ゲート領
域から延在しこの第１ゲート領域と同一導電型で
ある拡散形成された第１のバイパス用の抵抗領域
と、前記第1PNPN素子領域と離間して配置され
かつ拡散形成されたラテラル構造の第2PNPN素
子領域と、この第2PNPN素子領域内の第１ゲー
ト領域から延在しかつこの第１ゲート領域と同一
導電型である拡散形成された第２のバイパス用の
抵抗領域と、前記第2PNPN素子領域と離間して
配置されかつ逆導電型の拡散領域内に拡散形成さ
れた第２のラテラル型トランジスタ領域と、この
第２のラテラル型トランジスタ領域と離間して配
置されかつ拡散形成された第２のダイオード領域
とを具備し、前記第１、第２のダイオード領域お
よび前記第１、第2PNPN素子領域ならびに前記
第１、第２のラテラル型トランジスタ領域がそれ
ぞれPN接合分離されていることを特徴とする半
導体双方向スイツチ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13074779A JPS5655070A (en) | 1979-10-12 | 1979-10-12 | Semiconductor bidirectional switch |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13074779A JPS5655070A (en) | 1979-10-12 | 1979-10-12 | Semiconductor bidirectional switch |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5655070A JPS5655070A (en) | 1981-05-15 |
| JPS6148789B2 true JPS6148789B2 (ja) | 1986-10-25 |
Family
ID=15041661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13074779A Granted JPS5655070A (en) | 1979-10-12 | 1979-10-12 | Semiconductor bidirectional switch |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5655070A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0235784U (ja) * | 1988-08-31 | 1990-03-08 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01286465A (ja) * | 1988-05-13 | 1989-11-17 | Toshiba Corp | 双方向制御整流半導体装置 |
| JP3352349B2 (ja) * | 1997-02-24 | 2002-12-03 | シャープ株式会社 | 双方向サイリスタ素子 |
-
1979
- 1979-10-12 JP JP13074779A patent/JPS5655070A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0235784U (ja) * | 1988-08-31 | 1990-03-08 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5655070A (en) | 1981-05-15 |
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