JPH01286465A - 双方向制御整流半導体装置 - Google Patents
双方向制御整流半導体装置Info
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- JPH01286465A JPH01286465A JP63116697A JP11669788A JPH01286465A JP H01286465 A JPH01286465 A JP H01286465A JP 63116697 A JP63116697 A JP 63116697A JP 11669788 A JP11669788 A JP 11669788A JP H01286465 A JPH01286465 A JP H01286465A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/747—Bidirectional devices, e.g. triacs
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明はトライアック等の双方向制御整流半導体装置
に係り、特に高感度化を図るようにした改良に関する。
に係り、特に高感度化を図るようにした改良に関する。
（従来の技術）
第４図は双方向制御整流半導体装置の一種であるトライ
アックの従来の構成を示す断面図である。図において、
２０はＮ型基板、２１．２２はそれぞれＰ型層、２３．
２４．２５はそれぞれＮ型層である。
アックの従来の構成を示す断面図である。図において、
２０はＮ型基板、２１．２２はそれぞれＰ型層、２３．
２４．２５はそれぞれＮ型層である。
そして、Ｔ１端子がＰ型層２１及びＮ型層２３の表面に
連続して形成された電極に接続され、ゲート電極ＧがＮ
型層２４及びＰ型層２１の表面に連続して形成された電
極に接続され、Ｔ１端子が裏面全面に形成された電極に
接続されている。
連続して形成された電極に接続され、ゲート電極ＧがＮ
型層２４及びＰ型層２１の表面に連続して形成された電
極に接続され、Ｔ１端子が裏面全面に形成された電極に
接続されている。
このトライアックは、ゲート電極Ｇとその下部のＰ型層
２１とで一般的なサイリスタのゲート構造が形成されて
おり、Ｎ型層２３．Ｐ型層２１及びＮ型基板２０からな
るＮＰＮ トランジスタ構造と、Ｎ型層２４．Ｐ型層２
１及びＮ型基板２０からなるＮＰＮ トランジスタ構造
とでリモート・ゲート構造が形成されており、さらにＮ
型層２４とＰ型層２１とでジャンクション・ゲート構造
が形成されている。
２１とで一般的なサイリスタのゲート構造が形成されて
おり、Ｎ型層２３．Ｐ型層２１及びＮ型基板２０からな
るＮＰＮ トランジスタ構造と、Ｎ型層２４．Ｐ型層２
１及びＮ型基板２０からなるＮＰＮ トランジスタ構造
とでリモート・ゲート構造が形成されており、さらにＮ
型層２４とＰ型層２１とでジャンクション・ゲート構造
が形成されている。
一般に上記したような構造のトライアックにはターンオ
ンさせるモードとしてｌ、ｎ、ｍ、 ■の各モードがあ
る。■モードは上記一般的なサイリスクのゲート構造を
利用するものであり、Ｔ１端ｒが正極性、Ｔ２端子が負
極性に印加されているときにゲート端子Ｇに正極性のト
リガを印加することによってターンオンさせるものであ
る。■モードは上記ジャンクション・ゲート構造を利用
するものであり、Ｔ１端子が正極性、Ｔ２端子が負極性
に印加されているときにゲート端子Ｇに負極性のトリガ
を印加することによつ゛Ｃターンオンさせるものである
。■モードは上Ｊ己すモート・ゲート構造を利用するも
のであり、Ｔ１端子が負極性、Ｔ２端子が正極性に印加
されているときにゲート端子Ｇに負極性のトリガを印加
することによってターンオンさせるものである。さらに
■モードは上記リモート・ゲート構造を利用するもので
あり、Ｔ１端子が負極性、Ｔ２端子が正極性に印加され
ているときにゲート電極Ｇに正極性のトリガを印加する
ことによってターンオンさせるものである。
ンさせるモードとしてｌ、ｎ、ｍ、 ■の各モードがあ
る。■モードは上記一般的なサイリスクのゲート構造を
利用するものであり、Ｔ１端ｒが正極性、Ｔ２端子が負
極性に印加されているときにゲート端子Ｇに正極性のト
リガを印加することによってターンオンさせるものであ
る。■モードは上記ジャンクション・ゲート構造を利用
するものであり、Ｔ１端子が正極性、Ｔ２端子が負極性
に印加されているときにゲート端子Ｇに負極性のトリガ
を印加することによつ゛Ｃターンオンさせるものである
。■モードは上Ｊ己すモート・ゲート構造を利用するも
のであり、Ｔ１端子が負極性、Ｔ２端子が正極性に印加
されているときにゲート端子Ｇに負極性のトリガを印加
することによってターンオンさせるものである。さらに
■モードは上記リモート・ゲート構造を利用するもので
あり、Ｔ１端子が負極性、Ｔ２端子が正極性に印加され
ているときにゲート電極Ｇに正極性のトリガを印加する
ことによってターンオンさせるものである。
ところで、従来のトライアックでゲートの高感度化を達
成するためには、Ｐ型層２１からなるＰ型ベースの表面
に流れる、注入電流として寄与しな ・、い無効電流
成分を小さくする必要がある。よって、Ｐ型層表面の不
純物濃度を低くする、この無効電流の流れを阻止するた
めにＰ型層２１にＮ型拡散層の壁を形成する、等の手段
を用いるようにしている。
成するためには、Ｐ型層２１からなるＰ型ベースの表面
に流れる、注入電流として寄与しな ・、い無効電流
成分を小さくする必要がある。よって、Ｐ型層表面の不
純物濃度を低くする、この無効電流の流れを阻止するた
めにＰ型層２１にＮ型拡散層の壁を形成する、等の手段
を用いるようにしている。
ところが、いずれの手段を用いるようにしても、ゲート
感度と他の主要特性に特性間トレードオフが存在する。
感度と他の主要特性に特性間トレードオフが存在する。
例えばゲート感度を高くすると、ｄ Ｖ／ｄ を耐量が
小さくなる、高温特性が悪化する、等の弊害が発生する
。また、トライアックの動作原理上、Ｎ型層２３からな
るＮ型エミッタはショーテッド構造を採用することが不
可欠であるため、拡散のコントロールによって高感度化
を図るには限界がある。このため、従来のトライアック
ではＩＣ（半導体集積回路）の出力で直接駆動できる程
度のゲート感度を有するものを製造することが困難であ
るという欠点がある。
小さくなる、高温特性が悪化する、等の弊害が発生する
。また、トライアックの動作原理上、Ｎ型層２３からな
るＮ型エミッタはショーテッド構造を採用することが不
可欠であるため、拡散のコントロールによって高感度化
を図るには限界がある。このため、従来のトライアック
ではＩＣ（半導体集積回路）の出力で直接駆動できる程
度のゲート感度を有するものを製造することが困難であ
るという欠点がある。
（発明が解決しようとする課題）
このように従来の双方向制御整流半導体装置では、ｄｖ
／ｄｔ耐量等の特性を損わずにゲート感度を高くするこ
とが困難であるという欠点がある。
／ｄｔ耐量等の特性を損わずにゲート感度を高くするこ
とが困難であるという欠点がある。
この発明は上記事情を考慮してなされたものであり、そ
の目的はｄＶ／ｄｔ耐同等の特性を損わずにゲート感度
を高くする双方向制御整流半導体装置を提供することに
ある。
の目的はｄＶ／ｄｔ耐同等の特性を損わずにゲート感度
を高くする双方向制御整流半導体装置を提供することに
ある。
［発明の構成コ
（課題を解決するための手段）
この発明の双方向制御整流半導体装置は、第１導電型の
第１導電層と、この第１導電層の一方表面、上に互いに
分離して設けられた第２導電型の第２、第３及び第４導
電層と、上記第２導電層の表面領域に設けられた第１導
電型の第５導電層と、上記第３導電層の表面領域に設け
られた第１導電型の第６導電層と、上記第４導電層の表
面領域に設けられた第１導電型の第７導電層と、上記第
１導電層の他方表面上に設けられた第２導電型の第８導
電層と、上記第８導電層の表面領域に設けられた第１導
電型の第９導電層と、上記第２、第５導電層の表面上を
連続して覆うように設けられた第１の電極と、上記第４
、第６導電層それぞれの表面上に設けられた第２、第３
の電極と、上記第８、第９導電層の表面上を連続して覆
うように設けられた第４の電極と、上記第１の電極に接
続されたＴ２端子と、上記第４の電極に接続されたＴ１
端子と、上記第２、第３の電極に接続されたゲート端子
と、上記第２の電極と上記ゲート端子間に挿入され、ゲ
ート端子から第４導電層に流入する電流を順方向とする
整流素子と、上記第２導電層と第３導電層の表面を接続
する第１の配線と、上記第２導電層と第７導電層の表面
を接続する第２の配線とから構成される。
第１導電層と、この第１導電層の一方表面、上に互いに
分離して設けられた第２導電型の第２、第３及び第４導
電層と、上記第２導電層の表面領域に設けられた第１導
電型の第５導電層と、上記第３導電層の表面領域に設け
られた第１導電型の第６導電層と、上記第４導電層の表
面領域に設けられた第１導電型の第７導電層と、上記第
１導電層の他方表面上に設けられた第２導電型の第８導
電層と、上記第８導電層の表面領域に設けられた第１導
電型の第９導電層と、上記第２、第５導電層の表面上を
連続して覆うように設けられた第１の電極と、上記第４
、第６導電層それぞれの表面上に設けられた第２、第３
の電極と、上記第８、第９導電層の表面上を連続して覆
うように設けられた第４の電極と、上記第１の電極に接
続されたＴ２端子と、上記第４の電極に接続されたＴ１
端子と、上記第２、第３の電極に接続されたゲート端子
と、上記第２の電極と上記ゲート端子間に挿入され、ゲ
ート端子から第４導電層に流入する電流を順方向とする
整流素子と、上記第２導電層と第３導電層の表面を接続
する第１の配線と、上記第２導電層と第７導電層の表面
を接続する第２の配線とから構成される。
（作用）
ゲート端子から第２の電極に正極性のトリガ信号が印加
されたときには、第７導電層、第４導電層、第１導電層
及び第８導電層からなる補助サイリスタがターンオンし
、このときのオン電流が第２の配線を介して上記主サイ
リスクにゲート電流として供給される。
されたときには、第７導電層、第４導電層、第１導電層
及び第８導電層からなる補助サイリスタがターンオンし
、このときのオン電流が第２の配線を介して上記主サイ
リスクにゲート電流として供給される。
ゲート端子から第３の電極に負極性のトリガ信号が印加
されたときには、第６導電層、第３導電層、第１導電層
及び第８導電層からなる補助サイリスクがターンオンす
る。第２の電極と第４導電層との間に設けられた整流素
子゛は、このときのオン電流が第８導電層、第１導電層
及び第４導電層を介してゲートに流入するのを防止する
ため、補助サイリスタのオン電流は無駄なく第１の配線
を介して、第５導電層、第２導電層、第１導電層及び第
８導電層からなる主サイリスタにゲート電流として供給
される。
されたときには、第６導電層、第３導電層、第１導電層
及び第８導電層からなる補助サイリスクがターンオンす
る。第２の電極と第４導電層との間に設けられた整流素
子゛は、このときのオン電流が第８導電層、第１導電層
及び第４導電層を介してゲートに流入するのを防止する
ため、補助サイリスタのオン電流は無駄なく第１の配線
を介して、第５導電層、第２導電層、第１導電層及び第
８導電層からなる主サイリスタにゲート電流として供給
される。
上記両補助サイリスタの第４、第６導電層に接続された
第２、第３の電極はそれぞれ第３、第７導電層上には連
続的に設けられていないため、両補助サイリスタの無効
電流成分が充分に小さくなり、高感度化される。このた
め、特に】モード、■モードによる動作が高感度化され
る。
第２、第３の電極はそれぞれ第３、第７導電層上には連
続的に設けられていないため、両補助サイリスタの無効
電流成分が充分に小さくなり、高感度化される。このた
め、特に】モード、■モードによる動作が高感度化され
る。
（実施例）
以下、図面を参照してこの発明を実施例により説明する
。
。
第３図はこの発明の途中の過程で考えられた双方向制御
整流半導体装置の一種であるトライアックの素子構造を
示す断面図である。耐圧が６００Ｖ程度の素子を構成す
る場合には、厚さ２５（）μｍ程度で比抵抗が４０Ω・
ｃｍ程度の基板を用意し、周知の酸化、不純物拡散、リ
ソグラフィ技術を用いて図示のような５層構造を得る。
整流半導体装置の一種であるトライアックの素子構造を
示す断面図である。耐圧が６００Ｖ程度の素子を構成す
る場合には、厚さ２５（）μｍ程度で比抵抗が４０Ω・
ｃｍ程度の基板を用意し、周知の酸化、不純物拡散、リ
ソグラフィ技術を用いて図示のような５層構造を得る。
すなわち、Ｎ型基板１の一方表面上にはＰ型層２，３゜
４が互いに分離して形成されている。ここで、これらＰ
型層の表面不純物濃度は１〜２ Ｘ １０ ”／Ｃｍ２
にされており、拡散深さＸ」は４０〜５０μｍにされて
いる。上記Ｐ型層２の表面領域にはショーテッド構造の
Ｎ型層５が、Ｐ型層３の表面領域にはＮ型層６が、Ｐ型
層４の表面領域にはＮ型層７がそれぞれ形成されている
。ここで、これらＮ型層の表面不純物濃度は１０”／ａ
ｍ２程度にされており、拡散深さＸ」は２０μｍ程度以
下にされている。
４が互いに分離して形成されている。ここで、これらＰ
型層の表面不純物濃度は１〜２ Ｘ １０ ”／Ｃｍ２
にされており、拡散深さＸ」は４０〜５０μｍにされて
いる。上記Ｐ型層２の表面領域にはショーテッド構造の
Ｎ型層５が、Ｐ型層３の表面領域にはＮ型層６が、Ｐ型
層４の表面領域にはＮ型層７がそれぞれ形成されている
。ここで、これらＮ型層の表面不純物濃度は１０”／ａ
ｍ２程度にされており、拡散深さＸ」は２０μｍ程度以
下にされている。
上記Ｎ型層５の表面上には電極８が設けられ、これには
Ｔ２端子が接続されている。また、上記Ｎ型層６の表面
上及びＰ型層４の表面上にはそれぞれ電ｉ９．１０が設
けられ、これらはゲート端子Ｇに共通に接続されている
。さらに、Ｐ型層３の表面とＰ型層２の表面とは配線１
１で接続されており、Ｎ型層７の表面とＰ型層２の表面
とは配線１２で接続されている。
Ｔ２端子が接続されている。また、上記Ｎ型層６の表面
上及びＰ型層４の表面上にはそれぞれ電ｉ９．１０が設
けられ、これらはゲート端子Ｇに共通に接続されている
。さらに、Ｐ型層３の表面とＰ型層２の表面とは配線１
１で接続されており、Ｎ型層７の表面とＰ型層２の表面
とは配線１２で接続されている。
上記Ｎ型基板１の他方表面上にはＰ型層１３が形成され
ている。このＰ型層１３の表面不純物濃度は上記と同様
に１〜２Ｘ１０”７ｃｍ２にされており、かつ拡散深さ
ｘｊは４０〜５０μｍにされている。また、このＰ型層
■３の表面領域にはＮ型層１４が形成されている。この
Ｎ型層１４の表面不純物濃度は上記と同様にｌ Ｑ ２
１７ ｃｍ ２程度にされており、拡散深さｘｊは２０
μｍ程度以下にされている。そして、Ｐ型層１３及びＮ
型層１４の表面上を覆うように電極１５が設けられ、こ
れにＴ１端子が接続されている。
ている。このＰ型層１３の表面不純物濃度は上記と同様
に１〜２Ｘ１０”７ｃｍ２にされており、かつ拡散深さ
ｘｊは４０〜５０μｍにされている。また、このＰ型層
■３の表面領域にはＮ型層１４が形成されている。この
Ｎ型層１４の表面不純物濃度は上記と同様にｌ Ｑ ２
１７ ｃｍ ２程度にされており、拡散深さｘｊは２０
μｍ程度以下にされている。そして、Ｐ型層１３及びＮ
型層１４の表面上を覆うように電極１５が設けられ、こ
れにＴ１端子が接続されている。
ここで、Ｎ型層５、Ｐ型層２、Ｎ型基板１及びＰ型層１
３は一方向の主サイリスタを構成しており、Ｎ型層１４
、Ｐ型層１３、Ｎ型基板１及びＰ型層２は他方向の主サ
イリスクを構成している。さらにＮ型層７、Ｐ型層４、
Ｎ型基板１及びＰ型層１３は正極性のゲート人力に対す
る補助サイリスクを構成し、Ｎ型層６、Ｐ型層３、Ｎ型
基板１及びＰ型層１３は負極性のゲート人力に対する補
助サイリスクを構成している。
３は一方向の主サイリスタを構成しており、Ｎ型層１４
、Ｐ型層１３、Ｎ型基板１及びＰ型層２は他方向の主サ
イリスクを構成している。さらにＮ型層７、Ｐ型層４、
Ｎ型基板１及びＰ型層１３は正極性のゲート人力に対す
る補助サイリスクを構成し、Ｎ型層６、Ｐ型層３、Ｎ型
基板１及びＰ型層１３は負極性のゲート人力に対する補
助サイリスクを構成している。
次に、このような構成のトライアックの動作を説明する
。
。
まず、■モード（ＴＩが正極性で、Ｇが正極性）の動作
は一般のサイリスタ動作と同じであり、ゲート端子Ｇに
正極性のトリガ信号が印加されることにより、Ｎ型層７
からＰ型層４にキャリアの注入が起こり、これによりＮ
型層７、Ｐ型層４、Ｎ型基板１及びＰ型層１３からなる
補助サイリスクがターンオンする。このときのオン電流
が配線１２を介してＰ型層２にゲート電流として供給さ
れる。
は一般のサイリスタ動作と同じであり、ゲート端子Ｇに
正極性のトリガ信号が印加されることにより、Ｎ型層７
からＰ型層４にキャリアの注入が起こり、これによりＮ
型層７、Ｐ型層４、Ｎ型基板１及びＰ型層１３からなる
補助サイリスクがターンオンする。このときのオン電流
が配線１２を介してＰ型層２にゲート電流として供給さ
れる。
ここで、上記補助サイリスタではゲート端子ＧがＰ型層
４の表面のみに接続されており、ゲート電流の無効成分
が極めて少なくなる。この後は、Ｎ型層５からＰ型層２
に電子の注入が起こり、これによりＮ型層５、Ｐ型層２
、Ｎ型基板１及びＰ型層１３からなる主サイリスタがタ
ーンオンする。このようなゲートトリガ動作は増幅ゲー
ト動作と称され、補助サイリスクは微少なゲート電流で
オンし、そのオン電流は主サイリスタを充分にオン状態
にし得る電流となる。
４の表面のみに接続されており、ゲート電流の無効成分
が極めて少なくなる。この後は、Ｎ型層５からＰ型層２
に電子の注入が起こり、これによりＮ型層５、Ｐ型層２
、Ｎ型基板１及びＰ型層１３からなる主サイリスタがタ
ーンオンする。このようなゲートトリガ動作は増幅ゲー
ト動作と称され、補助サイリスクは微少なゲート電流で
オンし、そのオン電流は主サイリスタを充分にオン状態
にし得る電流となる。
■モード（ＴＩが正極性で、Ｇが負極性）の動作も一般
のサイリスタ動作と同じであり、ゲート端子Ｇに負極性
のトリガ信号が印加されることにより、Ｎ型層６からＰ
型層３に電子の注入が起こり、これによりＮ型層６、Ｐ
型層３、Ｎ型基［１及びＰ型層１３からなる補助サイリ
スタがターンオンする。このときのオン電流は、まずゲ
ート回路に流れ込み、ゲート抵抗によって制限を受けて
ゲート電位がＴ２に対して正電位となった後、配線１１
を介してＰ型層２にゲート電流として供給される。ここ
で、この補助サイリスクではゲート端子Ｇが電極９を介
してＮ型層６の表面のみに接続されており、ゲート電流
の無効成分が極めて少なくなる。この後は、上記の場合
と同様にＮ型層５からＰ型層２に電子の注入が起こり、
これによりＮ型層５、Ｐ型層２、Ｎ型基板１及びＰ型層
１３からなる主サイリスクがターンオンする。このよう
なゲートトリガ動作は接合ゲート動作と称され、補助サ
イリスタは微少なゲート電流でオンし、そのオン電流は
主サイリスタを充分にオン状態にし得る電流となる。
のサイリスタ動作と同じであり、ゲート端子Ｇに負極性
のトリガ信号が印加されることにより、Ｎ型層６からＰ
型層３に電子の注入が起こり、これによりＮ型層６、Ｐ
型層３、Ｎ型基［１及びＰ型層１３からなる補助サイリ
スタがターンオンする。このときのオン電流は、まずゲ
ート回路に流れ込み、ゲート抵抗によって制限を受けて
ゲート電位がＴ２に対して正電位となった後、配線１１
を介してＰ型層２にゲート電流として供給される。ここ
で、この補助サイリスクではゲート端子Ｇが電極９を介
してＮ型層６の表面のみに接続されており、ゲート電流
の無効成分が極めて少なくなる。この後は、上記の場合
と同様にＮ型層５からＰ型層２に電子の注入が起こり、
これによりＮ型層５、Ｐ型層２、Ｎ型基板１及びＰ型層
１３からなる主サイリスクがターンオンする。このよう
なゲートトリガ動作は接合ゲート動作と称され、補助サ
イリスタは微少なゲート電流でオンし、そのオン電流は
主サイリスタを充分にオン状態にし得る電流となる。
また■モード（Ｔｌが負極性で、Ｇが負極性）の場合に
は、ゲート端子Ｇに負極性のトリガ信号が印加されるこ
とにより、Ｎ型層６、Ｐ型層３及びＮ型基板１からなる
ＮＰＮ トランジスタがリモート・ゲート動作をする。
は、ゲート端子Ｇに負極性のトリガ信号が印加されるこ
とにより、Ｎ型層６、Ｐ型層３及びＮ型基板１からなる
ＮＰＮ トランジスタがリモート・ゲート動作をする。
この動作は、まずＮ型層６からＰ型層３に注入された電
子がＮ型基板１に達して、Ｐ型層３とＮ型基板１との接
合を強く順バイアスすることによりＰ型層３から正孔が
Ｎ型基板１に注入される。この正孔がＰ型層１３に達し
て横方向に流れる時、電圧降下が生じ、Ｎ型層１１から
の電子の注入が始まる。これによりＰ型層２、Ｎ型基板
１、Ｐ型層１０及びＮ型層１１からなる主サイリスタが
ターンオンする。このようなゲートトリガ動作はリモー
トゲート動作と称される。
子がＮ型基板１に達して、Ｐ型層３とＮ型基板１との接
合を強く順バイアスすることによりＰ型層３から正孔が
Ｎ型基板１に注入される。この正孔がＰ型層１３に達し
て横方向に流れる時、電圧降下が生じ、Ｎ型層１１から
の電子の注入が始まる。これによりＰ型層２、Ｎ型基板
１、Ｐ型層１０及びＮ型層１１からなる主サイリスタが
ターンオンする。このようなゲートトリガ動作はリモー
トゲート動作と称される。
さらに、■モード（Ｔｌが負極性で、Ｇが正極性）の場
合には、ゲート端子Ｇに正極性のトリガ信号が印加され
ることにより、Ｎ型層７、Ｐ型層４及びＮ型基板１から
なるＮＰＮ トランジスタがリモート・ゲート動作をし
、■モードと同様にＰ型層２、Ｎ型基板１、Ｐ型層１３
及びＮ型層１４からなる主サイリスタがターンオンする
。
合には、ゲート端子Ｇに正極性のトリガ信号が印加され
ることにより、Ｎ型層７、Ｐ型層４及びＮ型基板１から
なるＮＰＮ トランジスタがリモート・ゲート動作をし
、■モードと同様にＰ型層２、Ｎ型基板１、Ｐ型層１３
及びＮ型層１４からなる主サイリスタがターンオンする
。
この■モード及び■モード時には、Ｉモード、■モード
時のような大きなゲート電流は主サイリスタに供給され
ないので、Ｉモード及び■モード時よりはゲート感度が
低下する。しかし、補助サイリスタではゲート電流の無
効成分が極めて少なくなるので、■モード及び■モード
時のゲート感度は従来よりは向上させることができる。
時のような大きなゲート電流は主サイリスタに供給され
ないので、Ｉモード及び■モード時よりはゲート感度が
低下する。しかし、補助サイリスタではゲート電流の無
効成分が極めて少なくなるので、■モード及び■モード
時のゲート感度は従来よりは向上させることができる。
ところで、■モードによる増幅ゲート動作において、補
助サイリスタは数μＡ程度のゲート電流でオンするので
、動作時のゲート感度は極めて高くすることができる。
助サイリスタは数μＡ程度のゲート電流でオンするので
、動作時のゲート感度は極めて高くすることができる。
ところが、■モードによる接合ゲート動作時におけるゲ
ート感度は、前記第４図に示すような従来装置に比べれ
ば向上しているが、■モードの増幅ゲート動作時の場合
と比べればまだ低く、補助サイリスタは数ｍＡ程度のゲ
ート電流を必要とする。これは、補助サイリスタがター
ンオンする際、Ｐ型層１３からＮ型基板１に電子の注入
が起こり、Ｐ型層４に達して、ＰＮＰトランジスタ動作
することにより、上記補助サイリスクのオン電流の一部
が負極性のゲート端子Ｇに流れ出てしまうためである。
ート感度は、前記第４図に示すような従来装置に比べれ
ば向上しているが、■モードの増幅ゲート動作時の場合
と比べればまだ低く、補助サイリスタは数ｍＡ程度のゲ
ート電流を必要とする。これは、補助サイリスタがター
ンオンする際、Ｐ型層１３からＮ型基板１に電子の注入
が起こり、Ｐ型層４に達して、ＰＮＰトランジスタ動作
することにより、上記補助サイリスクのオン電流の一部
が負極性のゲート端子Ｇに流れ出てしまうためである。
第１図はこの発明の双方向制御整流半導体装置をトライ
アックに実施した場合の素子構造を示す断面図である。
アックに実施した場合の素子構造を示す断面図である。
この発明では前記第３図装置において、さらにゲート端
子Ｇと電極１０との間に、アノードがゲート端子Ｇ側、
カソードが電極１０側に接続されたダイオード１６が挿
入されている。このような構成にすることによって、■
モード（Ｔｌが正極性で、Ｇが負極性）のゲート感度が
より改善される。すなわち、ダイオード１Ｂは、Ｎ型層
６、Ｐ型層３、Ｎ型基板１及びＰ型層１３からなる補助
サイリスクがターンオンする際のオン電流の一部によっ
て駆動し得るＰ型層１３、Ｎ型基板１及びＰ型層４から
なるＰＮＰ ）ランジスタ動作による電流がゲート回路
に流れ出るのを阻止する働きをする。従って、上記オン
電流は漏れなく上記補助サイリスタがターンオンするの
に使用される。
子Ｇと電極１０との間に、アノードがゲート端子Ｇ側、
カソードが電極１０側に接続されたダイオード１６が挿
入されている。このような構成にすることによって、■
モード（Ｔｌが正極性で、Ｇが負極性）のゲート感度が
より改善される。すなわち、ダイオード１Ｂは、Ｎ型層
６、Ｐ型層３、Ｎ型基板１及びＰ型層１３からなる補助
サイリスクがターンオンする際のオン電流の一部によっ
て駆動し得るＰ型層１３、Ｎ型基板１及びＰ型層４から
なるＰＮＰ ）ランジスタ動作による電流がゲート回路
に流れ出るのを阻止する働きをする。従って、上記オン
電流は漏れなく上記補助サイリスタがターンオンするの
に使用される。
上記第１図のような構成のトライアックを■モードで動
作させる場合の詳細な動作は次の通りである。ゲート端
子Ｇに負極性のトリガ信号が印加されると、補助サイリ
スクのＮ型層６とＰ型層３からなるＰＮ接合が順バイア
スされ、電極８からＰ型層２及び配線１１を介してゲー
ト端子Ｇに電流が流れる。そして、Ｎ型層６、Ｐ型層３
及びＮ型基板１からなるＮＰＮ ）ランジスタの電流増
幅率αＮと、Ｐ型層３、Ｎ型基板１及びＰ型層１０から
なるＰＮＰ ）ランジスタの電流増幅率αＰとの和が、
Ｎ型層６、Ｐ型層３、Ｎ型基板１及びＰ型層ｌＯからな
る補助サイリスクで１を越えると、この補助サイリスタ
がターンオンし、ゲート端子Ｇに接続されたゲート回路
（図示せず）に電流が流れる。この電流はゲート回路内
に設けられた図示しないゲート抵抗により制限を受け、
ゲート電位がＴ１端子の電位に対して正電位になると、
今度はＰ型層３中の過剰正孔を排出する方向になる。す
なわち、Ｔ１端子に向かって電流が流れ始め、主サイリ
スタがターンオンを始める。
作させる場合の詳細な動作は次の通りである。ゲート端
子Ｇに負極性のトリガ信号が印加されると、補助サイリ
スクのＮ型層６とＰ型層３からなるＰＮ接合が順バイア
スされ、電極８からＰ型層２及び配線１１を介してゲー
ト端子Ｇに電流が流れる。そして、Ｎ型層６、Ｐ型層３
及びＮ型基板１からなるＮＰＮ ）ランジスタの電流増
幅率αＮと、Ｐ型層３、Ｎ型基板１及びＰ型層１０から
なるＰＮＰ ）ランジスタの電流増幅率αＰとの和が、
Ｎ型層６、Ｐ型層３、Ｎ型基板１及びＰ型層ｌＯからな
る補助サイリスクで１を越えると、この補助サイリスタ
がターンオンし、ゲート端子Ｇに接続されたゲート回路
（図示せず）に電流が流れる。この電流はゲート回路内
に設けられた図示しないゲート抵抗により制限を受け、
ゲート電位がＴ１端子の電位に対して正電位になると、
今度はＰ型層３中の過剰正孔を排出する方向になる。す
なわち、Ｔ１端子に向かって電流が流れ始め、主サイリ
スタがターンオンを始める。
、 このような構成にすれば、上記実施例のトライアッ
クでは１〜■モードのゲート感度を数μＡにすることが
できる。一般にＩＣの出力電流は最大５ ｍ Ａ程度で
あるため、上記実施例のトライアックはＩＣの出力電流
で充分に駆動することができる。
クでは１〜■モードのゲート感度を数μＡにすることが
できる。一般にＩＣの出力電流は最大５ ｍ Ａ程度で
あるため、上記実施例のトライアックはＩＣの出力電流
で充分に駆動することができる。
さらにトライアックには転流時のｄｖ／ ｄｔによりト
リガされる特有のモードがあり、この耐量は一般に転流
ｄｖ／ ｄｔと称されている。このモードは転流時の残
留キャリアの挙動に起因しているが、上記実施例のトラ
イアックは主サイリスクと補助サイリスクとに分けられ
ており、しかも主サイリスクと補助サイリスタとを離し
て配置したことによる相乗効果により、この転流ｄｖ／
ｄｔ耐二の向上も図ることができる。これに対し、従来
装置では１〜ｍモードのゲート感度が５ｍＡ程度に設計
できたとしても、■モードのゲート感度はこれらの４倍
の２０ｍＡ程度となり、ＩＣの出力電流では直接駆動す
ることができない。
リガされる特有のモードがあり、この耐量は一般に転流
ｄｖ／ ｄｔと称されている。このモードは転流時の残
留キャリアの挙動に起因しているが、上記実施例のトラ
イアックは主サイリスクと補助サイリスクとに分けられ
ており、しかも主サイリスクと補助サイリスタとを離し
て配置したことによる相乗効果により、この転流ｄｖ／
ｄｔ耐二の向上も図ることができる。これに対し、従来
装置では１〜ｍモードのゲート感度が５ｍＡ程度に設計
できたとしても、■モードのゲート感度はこれらの４倍
の２０ｍＡ程度となり、ＩＣの出力電流では直接駆動す
ることができない。
第２図はこの発明の他の実施例のトライアックの素子構
造を示す断面図である。この実施例のトライアックでは
前記補助サイリスタのＰ型層３を主サイリスタのＰ型層
２と一体化するようにしたものである。このような構成
によれば、Ｐ型層３とＰ型層２とを互いに分離する必要
がなくなるため、素子面積の縮小化を図ることができる
。
造を示す断面図である。この実施例のトライアックでは
前記補助サイリスタのＰ型層３を主サイリスタのＰ型層
２と一体化するようにしたものである。このような構成
によれば、Ｐ型層３とＰ型層２とを互いに分離する必要
がなくなるため、素子面積の縮小化を図ることができる
。
なお、上記ダイオード１６は基板１上に多結晶シリコン
を堆積させて形成するようにしてもよく、あるいはディ
スクリートの部品を接続するようにしてもよい。
を堆積させて形成するようにしてもよく、あるいはディ
スクリートの部品を接続するようにしてもよい。
［発明の効果］
以上説明したようにこの発明によれば、ｄｖ／旧耐量等
の特性を損わずにゲート感度を高くすることができ、特
にＩモード及び■モードの動作時のゲート感度を極めて
高くすることができる双方向制御整流半導体装置が提供
できる。
の特性を損わずにゲート感度を高くすることができ、特
にＩモード及び■モードの動作時のゲート感度を極めて
高くすることができる双方向制御整流半導体装置が提供
できる。
第１図はこの発明の一実施例装置の構成を示す断面図、
第２図はこの発明の他の実施例装置の構成を示す断面図
、第３図はこの発明の途中の過程で考えられた装置の構
成を示す断面図、第４図は従来装置の断面図である。 １・・・Ｎ型基板、２，３，４．１３・・・Ｐ型層、５
．６，７，１４．・・・Ｎ型層、ＩＩ、 １２・・・配
線、８、 ９．１０．１５・・・電極、１６・・・ダイ
オード。 出願人代理人 弁理士 鈴江武彦 第１図 市 ２ 図
第２図はこの発明の他の実施例装置の構成を示す断面図
、第３図はこの発明の途中の過程で考えられた装置の構
成を示す断面図、第４図は従来装置の断面図である。 １・・・Ｎ型基板、２，３，４．１３・・・Ｐ型層、５
．６，７，１４．・・・Ｎ型層、ＩＩ、 １２・・・配
線、８、 ９．１０．１５・・・電極、１６・・・ダイ
オード。 出願人代理人 弁理士 鈴江武彦 第１図 市 ２ 図
Claims (2)
- （１）第１導電型の第１導電層と、 上記第１導電層の一方表面上に互いに分離して設けられ
た第２導電型の第２、第３及び第４導電層と、 上記第２導電層の表面領域に設けられた第１導電型の第
５導電層と、 上記第３導電層の表面領域に設けられた第１導電型の第
６導電層と、 上記第４導電層の表面領域に設けられた第１導電型の第
７導電層と、 上記第１導電層の他方表面上に設けられた第２導電型の
第８導電層と、 上記第８導電層の表面領域に設けられた第１導電型の第
９導電層と、 上記第２、第５導電層の表面上を連続して覆うように設
けられた第１の電極と、 上記第４、第６導電層それぞれの表面上に設けられた第
２、第３の電極と、 上記第８、第９導電層の表面上を連続して覆うように設
けられた第４の電極と、 上記第１の電極に接続されたＴ２端子と、 上記第４の電極に接続されたＴ１端子と、 上記第２、第３の電極に接続されたゲート端子と、 上記第２の電極と上記ゲート端子間に挿入され、ゲート
端子から第４導電層に流入する電流を順方向とする整流
素子と、 上記第２導電層と第３導電層の表面を接続する第１の配
線と、 上記第２導電層と第７導電層の表面を接続する第２の配
線と を具備したことを特徴とする双方向制御整流半導体装置
。 - （２）第１導電型の第１導電層と、 上記第１導電層の一方表面上に互いに分離して設けられ
た第２導電型の第２、第３導電層と、上記第２導電層の
表面領域に設けられた第１導電型の第４、第５導電層と
、 上記第３導電層の表面領域に設けられた第１導電型の第
６導電層と、 上記第１導電層の他方表面上に設けられた第２導電型の
第７導電層と、 上記第７導電層の表面領域に設けられた第１導電型の第
８導電層と、 上記第２、第４導電層の表面上を連続して覆うように設
けられた第１の電極と、 上記第３、第５導電層それぞれの表面上に設けられた第
２、第３の電極と、 上記第７、第８導電層の表面上を連続して覆うように設
けられた第４の電極と、 上記第１の電極に接続されたＴ２端子と、 上記第４の電極に接続されたＴ１端子と、 上記第２、第３の電極に接続されたゲート端子と、 上記第２の電極と上記ゲート端子間に挿入され、ゲート
端子から第３導電層に流入する電流を順方向とする整流
素子と、 上記第２導電層と第６導電層の表面を接続する配線と を具備したことを特徴とする双方向制御整流半導体装置
。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63116697A JPH01286465A (ja) | 1988-05-13 | 1988-05-13 | 双方向制御整流半導体装置 |
| US07/347,085 US4939564A (en) | 1988-05-13 | 1989-05-04 | Gate-controlled bidirectional semiconductor switching device with rectifier |
| DE68916697T DE68916697T2 (de) | 1988-05-13 | 1989-05-12 | Gate-gesteuerte Zweirichtungshalbleiterschaltungseinrichtung. |
| EP89108585A EP0341730B1 (en) | 1988-05-13 | 1989-05-12 | Gate-controlled bidirectional semiconductor switching device |
| KR1019890006386A KR920003012B1 (ko) | 1988-05-13 | 1989-05-13 | 쌍방향 제어정류 반도체장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63116697A JPH01286465A (ja) | 1988-05-13 | 1988-05-13 | 双方向制御整流半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01286465A true JPH01286465A (ja) | 1989-11-17 |
| JPH055383B2 JPH055383B2 (ja) | 1993-01-22 |
Family
ID=14693612
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63116697A Granted JPH01286465A (ja) | 1988-05-13 | 1988-05-13 | 双方向制御整流半導体装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4939564A (ja) |
| EP (1) | EP0341730B1 (ja) |
| JP (1) | JPH01286465A (ja) |
| KR (1) | KR920003012B1 (ja) |
| DE (1) | DE68916697T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2017046944A1 (ja) * | 2015-09-18 | 2017-03-23 | 新電元工業株式会社 | 半導体装置、及び半導体装置の製造方法 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2697674B1 (fr) * | 1992-10-29 | 1995-01-13 | Sgs Thomson Microelectronics | Thyristor et assemblage de thyristors à cathode commune. |
| JP3352840B2 (ja) * | 1994-03-14 | 2002-12-03 | 株式会社東芝 | 逆並列接続型双方向性半導体スイッチ |
| FR2750536B1 (fr) * | 1996-06-28 | 1998-12-18 | Sgs Thomson Microelectronics | Reseau de triacs a gachettes referencees par rapport a une electrode commune de face opposee |
| US6480056B1 (en) | 1997-06-09 | 2002-11-12 | Sgs-Thomson Microelectronics S.A. | Network of triacs with gates referenced with respect to a common opposite face electrode |
| FR2818806B1 (fr) * | 2000-12-21 | 2003-03-21 | St Microelectronics Sa | Commutateur electronique bidirectionnel bistable a commande par implusions |
| FR2864343A1 (fr) * | 2003-12-19 | 2005-06-24 | St Microelectronics Sa | Triac fonctionnant dans les quadrants q1 et q4 |
| EP1798772A2 (fr) * | 2005-12-16 | 2007-06-20 | St Microelectronics S.A. | Thyristor optimisé pour une commande HF sinusoïdale |
| FR3036001A1 (fr) | 2015-05-05 | 2016-11-11 | St Microelectronics Tours Sas | Commutateur bidirectionnel de puissance |
| FR3036534A1 (fr) * | 2015-05-20 | 2016-11-25 | St Microelectronics Tours Sas | Commutateur bidirectionnel de puissance a performances en commutation ameliorees |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4286279A (en) * | 1976-09-20 | 1981-08-25 | Hutson Jearld L | Multilayer semiconductor switching devices |
| US4529998A (en) * | 1977-12-14 | 1985-07-16 | Eaton Corporation | Amplified gate thyristor with non-latching amplified control transistors across base layers |
| JPS6043671B2 (ja) * | 1979-01-10 | 1985-09-30 | 株式会社日立製作所 | 双方向性半導体装置 |
| GB2057188B (en) * | 1979-08-22 | 1983-10-19 | Texas Instruments Ltd | Semiconductor switch device for a-c power control |
| JPS5655070A (en) * | 1979-10-12 | 1981-05-15 | Oki Electric Ind Co Ltd | Semiconductor bidirectional switch |
| DE2945380A1 (de) * | 1979-11-09 | 1981-05-21 | Siemens AG, 1000 Berlin und 8000 München | Triac mit einem mehrschichten-halbleiterkoerper |
| JPS5732912A (en) * | 1980-08-06 | 1982-02-22 | Inoue Mtp Co Ltd | Vacuum forming method of deep-drawn article and mold therefor |
| DE3118317A1 (de) * | 1981-05-08 | 1982-11-25 | Siemens AG, 1000 Berlin und 8000 München | Thyristor mit hilfsemitterelektrode und kurzschlussgebieten sowie verfahren zu seinem betrieb |
| JPS583280A (ja) * | 1981-06-30 | 1983-01-10 | Toshiba Corp | サイリスタ |
| JPS59132167A (ja) * | 1983-01-18 | 1984-07-30 | Toshiba Corp | 半導体装置 |
| JPS6188563A (ja) * | 1984-10-08 | 1986-05-06 | Toshiba Corp | 半導体スイツチ |
| JPS6239065A (ja) * | 1985-08-14 | 1987-02-20 | Toshiba Corp | 増幅ゲ−ト型サイリスタ |
| DE3881264T2 (de) * | 1987-03-31 | 1993-11-25 | Toshiba Kawasaki Kk | Gate-steuerbare bilaterale Halbleiterschaltungsanordnung. |
-
1988
- 1988-05-13 JP JP63116697A patent/JPH01286465A/ja active Granted
-
1989
- 1989-05-04 US US07/347,085 patent/US4939564A/en not_active Expired - Lifetime
- 1989-05-12 EP EP89108585A patent/EP0341730B1/en not_active Expired - Lifetime
- 1989-05-12 DE DE68916697T patent/DE68916697T2/de not_active Expired - Fee Related
- 1989-05-13 KR KR1019890006386A patent/KR920003012B1/ko not_active IP Right Cessation
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2017046944A1 (ja) * | 2015-09-18 | 2017-03-23 | 新電元工業株式会社 | 半導体装置、及び半導体装置の製造方法 |
| JP6157043B1 (ja) * | 2015-09-18 | 2017-07-05 | 新電元工業株式会社 | 半導体装置、及び半導体装置の製造方法 |
| TWI594424B (zh) * | 2015-09-18 | 2017-08-01 | 新電元工業股份有限公司 | 半導體裝置及半導體裝置的製造方法 |
| US10326010B2 (en) | 2015-09-18 | 2019-06-18 | Shindengen Electric Manufacturing Co., Ltd. | Semiconductor device and method of manufacturing the semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH055383B2 (ja) | 1993-01-22 |
| DE68916697T2 (de) | 1994-11-24 |
| EP0341730B1 (en) | 1994-07-13 |
| DE68916697D1 (de) | 1994-08-18 |
| EP0341730A3 (en) | 1991-07-03 |
| EP0341730A2 (en) | 1989-11-15 |
| KR900019259A (ko) | 1990-12-24 |
| US4939564A (en) | 1990-07-03 |
| KR920003012B1 (ko) | 1992-04-13 |
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