JPH055383B2 - - Google Patents

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JPH055383B2
JPH055383B2 JP63116697A JP11669788A JPH055383B2 JP H055383 B2 JPH055383 B2 JP H055383B2 JP 63116697 A JP63116697 A JP 63116697A JP 11669788 A JP11669788 A JP 11669788A JP H055383 B2 JPH055383 B2 JP H055383B2
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JP
Japan
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conductive layer
conductive
type layer
gate
layer
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Koichi Asakura
Junichi Miwa
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Toshiba Corp
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Tokyo Shibaura Electric Co Ltd
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Priority to DE68916697T priority patent/DE68916697T2/de
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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    • H01L29/70—Bipolar devices
    • H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
    • H01L29/747—Bidirectional devices, e.g. triacs

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  • General Physics & Mathematics (AREA)
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  • Electrodes Of Semiconductors (AREA)

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明はトライアツク等の双方向制御整流半
導体装置に係り、特に高感度化を図るようにした
改良に関する。
（従来の技術） 第４図は双方向制御整流半導体装置の一種であ
るトライアツクの従来の構成を示す断面図であ
る。図において、２０はＮ型基板、２１，２２は
それぞれＰ型層、２３，２４，２５はそれぞれＮ
型層である。そしてT1端子がＰ型層２１及びＮ
型層２３の表面に連続して形成された電極に接続
され、ゲート電極ＧがＮ型層２４及びＰ型層２１
の表面に連続して形成された電極に接続され、
T1端子が裏面全面に形成された電極に接続され
ている。
このトライアツクは、ゲート電極Ｇとの下部の
Ｐ型層２１とで一般的なサイリスタのゲート構造
が形成されており、Ｎ型層２３、Ｐ型層２１及び
Ｎ型基板２０からなるNPNトランジスタ構造と、
Ｎ型層２４、Ｐ型層２１及びＮ型基板２０からな
るNPNトランジスタ構造とでリモート・ゲート
構造が形成されており、さらにＮ型層２４とＰ型
層２１とでジヤンクシヨン・ゲート構造が形成さ
れている。
一般に上記したような構造のトライアツクには
ターンオンさせるモードとして、、、の
各モードがある。モードは上記一般的なサイリ
スタのゲート構造を利用するものであり、T1端
子が正極性、T2端子が負極性に印加されている
ときにゲート端子Ｇに正極性のトリガを印加する
ことによつてターンオンさせるものである。モ
ードは上記ジヤンクシヨン・ゲート構造を利用す
るものであり、T1端子が正極性、T2端子が負極
性に印加されているときにゲート端子Ｇに負極性
のトリガを印加することによつてターンオンさせ
るものである。モードは上記リモート・ゲート
構造を利用するものであり、T1端子が負極性、
T2端子が正極性に印加されているときにゲート
端子Ｇに負極性のトリガを印加することによつて
ターンオンさせるものである。さらにモードは
上記リモート・ゲート構造を利用するものであ
り、T1端子が負極性、T2端子が正極性に印加さ
れているときにゲート電極Ｇに正極性のトリガを
印加することによつてターンオンさせるものであ
る。
ところで、従来のトライアツクでゲートの高感
度化を達成するためには、Ｐ型層２１からなるＰ
型ベースの表面に流れる、注入電流として寄与し
ない無効電流成分を小さくする必要がある。よつ
て、Ｐ型層表面の不純物濃度を低くする、この無
効電流の流れを阻止するためにＰ型層２１のＮ型
拡散層の壁を形成する、等の手段を用いるように
している。
ところが、いずれの手段を用いるようにして
も、ゲート感度と他の主要特性に特性間トレード
オフが存在する。例えばゲート感度を高くする
と、dv／dt耐量が小さくなる、高温特性が悪化
する、等の弊害が発生する。また、トライアツク
の動作原理上、Ｎ型層２３からなるＮ型エミツタ
はシヨーテツド構造を採用することが不可欠であ
るため、拡散のコントロールによつて高感度化を
図るには限界がある。このため、従来のトライア
ツクではIC（半導体集積回路）の出力で直接駆動
できる程度のゲート感度を有するものを製造する
ことが困難であるという欠点がある。
（発明が解決しようとする課題） このように従来の双方向制御整流半導体装置で
は、dv／dt耐量等の特性を損わずにゲート感度
を高くすることが困難であるという欠点がある。
この発明は上記事情を考慮してなされたもので
あり、その目的はdv／dt耐量等の特性を損わず
にゲート感度を高くする双方向制御整流半導体装
置を提供することにある。
［発明の構成］ （課題を解決するための手段） この発明の双方向制御整流半導体装置は、第１
導電型の第１導電層と、この第１導電層の一方表
面上に互いに分離して設けられた第２導電型の第
２、第３及び第４導電層と、上記第２導電層の表
面領域に設けられた第１導電型の第５導電層と、
上記第３導電層の表面領域に設けられた第１導電
型の第６導電層と、上記第４導電層の表面領域に
設けられた第１導電型の第７導電層と、上記第１
導電層の他方表面上に設けられた第２導電型の第
８導電層と、上記第８導電層の表面領域に設けら
れた第１導電型の第９導電層と、上記第２、第５
導電層の表面上を連続して覆うように設けられた
第１の電極と、上記第４、第６導電層それぞれの
表面上に設けられた第２、第３の電極と、上記第
８、第９導電層の表面上を連続して覆うように設
けられた第４の電極と、上記第１の電極に接続さ
れたT2端子と、上記第４の電極に接続されたT1
端子と、上記第２、第３の電極に接続されたゲー
ト端子と、上記第２の電極と上記ゲート端子間に
挿入され、ゲート端子から第４導電層に流入する
電流を順方向とする整流素子と、上記第２導電層
と第３導電層の表面を接続する第１の配線と、上
記第２導電層と第７導電層の表面を接続する第２
の配線とから構成される。
（作用） ゲート端子から第２の電極に正極性のトリガ信
号が印加されたときには、第７導電層、第４導電
層、第１導電層及び第８導電層からなる補助サイ
リスタがターンオンし、このときのオン電流が第
２の配線を介して上記主サイリスタにゲート電流
として供給される。
ゲート端子から第３の電極に負極性のトリガ信
号が印加されたときには、第６導電層、第３導電
層、第１導電層及び第８導電層からなる補助サイ
リスタがターンオンする。第２の電極と第４導電
層との間に設けられた整流素子は、このときのオ
ン電流が第８導電層、第１導電層及び第４導電層
を介してゲートに流入するのを防止するため、補
助サイリスタのオン電流は無駄なく第１の配線を
介して、第５導電層、第２導電層、第１導電層及
び第８導電層からなる主サイリスタにゲート電流
として供給される。
上記両補助サイリスタの第４、第６導電層に接
続された第２、第３の電極はそれぞれ第３、第７
導電層上には連続的に設けられていないため、両
補助サイリスタの無効電流成分が充分に小さくな
り、高感度化される。このため、特にモード、
モードによる動作が高感度化される。
（実施例） 以下、図面を参照してこの発明を実施例により
説明する。
第３図はこの発明の途中の過程で考えられた双
方向制御整流半導体装置の一種であるトライアツ
クの素子構造を示す断面図である。耐圧が600V
程度の素子を構成する場合には、厚さ250μｍ程
度で比抵抗が40Ω・cm程度の基板を用意し、周知
の酸化、不純物拡散、リソグラフイ技術を用いて
図示のような５層構造を得る。すなわち、Ｎ型基
板１の一方表面上にはＰ型層２，３，４が互いに
分離して形成されている。ここで、これらＰ型層
の表面不純物濃度は１〜２×1017／cm2にされてお
り、拡散深さxjは40〜50μｍにされている。上記
Ｐ型層２の表面領域にはシヨーテツド構造のＮ型
層５が、Ｐ型層３の表面領域にはＮ型層６が、Ｐ
型層４の表面領域にはＮ型層７がそれぞれ形成さ
れている。ここで、これらＮ型層の表面不純物濃
度は1021／cm2程度にされており、拡散深さxjは
20μｍ程度以下にされている。
上記Ｎ型層５の表面上には電極８が設けられ、
これはT2端子が接続されている。また、上記Ｎ
型層６の表面上及びＰ型層４の表面上にはそれぞ
れ電極９，１０が設けられ、これらはゲート端子
Ｇに共通に接続されている。さらに、Ｐ型層３の
表面とＰ型層２の表面とは配線１１で接続されて
おり、Ｎ型層７と表面のＰ型層２の表面とは配線
１２で接続されている。
上記Ｎ型基板１の他方表面上にはＰ型層１３が
形成されている。このＰ型層１３の表面不純物濃
度は上記と同様に１〜２×1017／cm2にされてお
り、かつ拡散深さxjは40〜50μｍにされている。
また、このＰ型層１３の表面領域にはＮ型層１４
が形成されている。このＮ型層１４の表面不純物
濃度は上記と同様に1021／cm2程度にされており、
拡散深さxjは20μｍ程度以下にされている。そし
て、Ｐ型層１３及びＮ型層１４の表面上を覆うよ
うに電極１５が設けられ、これにT1端子が接続
されている。
ここで、Ｎ型層５、Ｐ型層２、Ｎ型基板１及び
Ｐ型層１３は一方向の主サイリスタを構成してお
り、Ｎ型層１４、Ｐ型層１３、Ｎ型基板１及びＰ
型層２は他方向の主サイリスタを構成している。
さらにＮ型層７、Ｐ型層４、Ｎ型基板１及びＰ型
層１３は正極性のゲート入力に対する補助サイリ
スタを構成し、Ｎ型層６、Ｐ型層３、Ｎ型基板１
及びＰ型層１３は負極性のゲート入力に対する補
助サイリスタを構成している。
次に、このような構成のトライアツクの動作を
説明する。
まず、モード（T1が正極性で、Ｇが正極性）
の動作は一般のサイリスタ動作と同じであり、ゲ
ート端子Ｇに正極性のトリガ信号が印加されるこ
とにより、Ｎ型層７からＰ型層４にキヤリアの注
入が起こり、これによりＮ型層７、Ｐ型層４Ｎ型
基板１及びＰ型層１３からなる補助サイリスタが
ターンオンする。このときのオン電流が配線１２
を介してＰ型層２にゲート電流として供給され
る。ここで、上記補助サイリスタではゲート端子
ＧがＰ型層４の表面のみに接続されており、ゲー
ト電流の無効成分が極めて少なくなる。この後
は、Ｎ型層５からＰ型層２に電子の注入が起こ
り、これによりＮ型層５、Ｐ型層２、Ｎ型基板１
及びＰ型層１３からなる主サイリスタがターンオ
ンする。このようなゲートトリガ動作は増幅ゲー
ト動作と称され、補助サイリスタは微少なゲート
電流でオンし、そのオン電流は主サイリスタを充
分にオン状態にし得る電流となる。
モード（T1が正極性で、Ｇが負極性）の動
作も一般のサイリスタ動作と同じであり、ゲート
端子Ｇに負極性のトリガ信号が印加されることに
より、Ｎ型層６からＰ型層３に電子の注入が起こ
り、これによりＮ型層６、Ｐ型層３、Ｎ型基板１
及びＰ型層１３からなる補助サイリスタがターン
オンする。このときのオン電流は、まずゲート回
路に流れ込み、ゲート抵抗によつて制限を受けて
ゲート電位がT2に対して正電位となつた後、配
線１１を介してＰ型層２にゲート電流として供給
される。ここで、この補助サイリスタではゲート
端子Ｇが電極９を介してＮ型層６の表面のみに接
続されており、ゲート電流の無効成分が極めて少
なくなる。この後は、上記の場合と同様にＮ型層
５からＰ型層２に電子の注入が起こり、これによ
りＮ型層５、Ｐ型層２、Ｎ型基板１及びＰ型層１
３からなる主サイリスタがターンオンする。この
ようなゲートトリガ動作は接合ゲート動作と称さ
れ、補助サイリスタは微少なゲート電流でオン
し、そのオン電流は主サイリスタを充分にオン状
態にし得る電流となる。
またモード（T1が負極性で、Ｇが負極性）
の場合には、ゲート端子Ｇに負極性のトリガ信号
が印加されることにより、Ｎ型層６、Ｐ型層３及
びＮ型基板１からなるNPNトランジスタがリモ
ート・ゲート動作をする。この動作は、まずＮ型
層６からＰ型層３に注入された電子がＮ型基板１
に達して、Ｐ型層３とＮ型基板１との接合を強く
順バイアスすることによりＰ型層３から正孔がＮ
型基板１に注入される。この正孔がＰ型層１３に
達して横方向に流れる時、電圧降下が生じ、Ｎ型
層１１からの電子の注入が始まる。これによりＰ
型層２、Ｎ型基板１、Ｐ型層１０及びＮ型層１１
からなる主サイリスタがターンオンする。このよ
うなゲートトリガ動作はリモートゲート動作と称
される。さらに、モード（T1が負極性で、Ｇ
が正極性）の場合には、ゲート端子Ｇに正極性の
トリガ信号が印加されることにより、Ｎ型層７、
Ｐ型層４及びＮ型基板１からなるNPNトランジ
スタがリモート・ゲート動作をし、モードと同
様にＰ型層２、Ｎ型基板１、Ｐ型層１３及びＮ型
層１４からなる主サイリスタがターンオンする。
このモード及びモード時には、モード、
モード時のような大きなゲート電流は主サイリ
スタに供給されないので、モード及びモード
時よりはゲート感度が低下する。しかし、補助サ
イリスタではゲート電流の無効成分が極めて少な
くなるので、モード及びモード時のゲート感
度は従来よりは向上させることができる。
ところで、モードによる増幅ゲート動作にお
いて、補助サイリスタは数μA程度のゲート電流
でオンするので、動作時のゲート感度は極めて高
くすることができる。ところが、モードによる
接合ゲート動作時におけるゲート感度は、前記第
４図に示すような従来装置に比べれば向上してい
るが、モードの増幅ゲート動作時の場合と比べ
ればまだ低く、補助サイリスタは数ｍＡ程度のゲ
ート電流を必要とする。これは、補助サイリスタ
がターンオンする際、Ｐ型層１３からＮ型基板１
に電子の注入が起こり、Ｐ型層４に達して、
NPNトランジスタ動作することにより、上記補
助サイリスタのオン電流の一部が負極性のゲート
端子Ｇに流れ出てしまうためである。
第１図はこの発明の双方向制御整流半導体装置
をトライアツクに実施した場合の素子構造を示す
断面図である。この発明では前記第３図装置にお
いて、さらにゲート端子Ｇと電極１０との間に、
アノードがゲート端子Ｇ側、カソードが電極１０
側に接続されたダイオード１６が挿入されてい
る。このような構成にすることによつて、モー
ド（T1が正極性で、Ｇが負極性）のゲート感度
がより改善される。すなわち、ダイオード１６
は、Ｎ型層６、Ｐ型層３、Ｎ型基板１及びＰ型層
１３からなる補助サイリスタがターンオンする際
のオン電流の一部によつて駆動し得るＰ型層１
３、Ｎ型基板１及びＰ型層４からなるPNPトラ
ンジスタ動作による電流がゲート回路に流れ出る
のを阻止する働きをする。従つて、上記オン電流
は漏れなく上記補助サイリスタがターンオンする
のに使用される。
上記第１図のような構成のトライアツクをモ
ードで動作させる場合の詳細な動作は次の通りで
ある。ゲート端子Ｇに負極性のトリガ信号が印加
されると、補助サイリスタのＮ型層６とＰ型層３
からなるPN接合が順バイアスされ、電極８から
Ｐ型層２及び配線１１を介してゲート端子Ｇに電
流が流れる。そして、Ｎ型層６、Ｐ型層３及びＮ
型基板１からなるNPNトランジスタの電流増幅
率αNと、Ｐ型層３、Ｎ型基板１及びＰ型層１０
からなるPNPトランジスタの電流増幅率αPとの
和が、Ｎ型層６、Ｐ型層３、Ｎ型基板１及びＰ型
層１０からなる補助サイリスタで１を越えると、
この補助サイリスタがターンオンし、ゲート端子
Ｇに接続されたゲート回路（図示せず）に電流が
流れる。この電流はゲート回路内に設けられた図
示しないゲート抵抗により制限を受け、ゲート電
位がT1端子の電位に対して正電位になると、今
度はＰ型層３中の過剰正孔を排出する方向にな
る。すなわち、T1端子に向かつて電流が流れ始
め、主サイリスタがターンオンを始める。
このような構成にすれば、上記実施例のトライ
アツクでは〜モードのゲート感度を数μAに
することができる。一般にICの出力電流は最大
５ｍＡ程度であるため、上記実施例のトライアツ
クはICの出力電流で充分に駆動することができ
る。
さらにトライアツクには転流時のdv／dtによ
りトリガされる特有のモードがあり、この耐量は
一般に転流dv／dtと称されている。このモード
は転流時の残留キヤリアの挙動に起因している
が、上記実施例のトライアツクは主サイリスタと
補助サイリスタとに分けられており、しかも主サ
イリスタと補助サイリスタとを離して配置したこ
とによる相乗効果により、この転流dv／dt耐量
の向上も図ることができる。これに対し、従来装
置では〜モードのゲート感度が５ｍＡ程度に
設計できたとしても、モードのゲート感度はこ
れらの４倍の20ｍＡ程度となり、ICの出力電流
では直接駆動することができない。
第２図はこの発明の他の実施例のトライアツク
の素子構造を示す断面図である。この実施例のト
ライアツクでは前記補助サイリスタのＰ型層３を
主サイリスタのＰ型層２と一体化するようにした
ものである。このような構成によれば、Ｐ型層３
とＰ型層２とを互いに分離する必要がなくなるた
め、素子面積の縮小化を図ることができる。
なお、上記ダイオード１６は基板１上に多結晶
シリコンを堆積させて形成するようにしてもよ
く、あるいはデイスクリートの部品を接続するよ
うにしてもよい。
［発明の効果］ 以上説明したようにこの発明によれば、dv／
dt耐量等の特性を損わずにゲート感度を高くする
ことができ、特にモード及びモードの動作時
のゲート感度を極めて高くすることができる双方
向制御整流半導体装置が提供できる。
【図面の簡単な説明】
第１図はこの発明の一実施例装置の構成を示す
断面図、第２図はこの発明の他の実施例装置の構
成を示す断面図、第３図はこの発明の途中の過程
で考えられた装置の構成を示す断面図、第４図は
従来装置の断面図である。 １……Ｎ型基板、２，３，４，１３……Ｐ型
層、５，６，７，１４……Ｎ型層、１１，１２…
…配線、８，９，１０，１５……電極、１６……
ダイオード。

Claims (1)

  1. 【特許請求の範囲】 １ 第１導電型の第１導電層と、 上記第１導電層の一方表面上に互いに分離して
    設けられた第２導電型の第２、第３及び第４導電
    層と、 上記第２導電層の表面領域に設けられた第１導
    電型の第５導電層と、 上記第３導電層の表面領域に設けられた第１導
    電型の第６導電層と、 上記第４導電層の表面領域に設けられた第１導
    電型の第７導電層と、 上記第１導電層の他方表面上に設けられた第２
    導電型の第８導電層と、 上記第８導電層の表面領域に設けられた第１導
    電型の第９導電層と 上記第２、第５導電層の表面上を連続して覆う
    ように設けられた第１の電極と、 上記第４、第６導電層それぞれの表面上に設け
    られた第２、第３の電極と、 上記第８、第９導電層の表面上を連続して覆う
    ように設けられた第４の電極と、 上記第１の電極に接続されたT2端子と、 上記第４の電極に接続されたT1端子と、 上記第２、第３の電極に接続されたゲート端子
    と、 上記第２の電極と上記ゲート端子間に挿入さ
    れ、ゲート端子から第４導電層に流入する電流を
    順方向とする整流素子と、 上記第２導電層と第３導電層の表面を接続する
    第１の配線と、 上記第２導電層と第７導電層の表面を接続する
    第２の配線と を具備したことを特徴とする双方向制御整流半導
    体装置。 ２ 第１導電型の第１導電層と、 上記第１導電層の一方表面上に互いに分離して
    設けられた第２導電型の第２、第３導電層と、 上記第２導電層の表面領域に設けられた第１導
    電型の第４、第５導電層と、 上記第３導電層の表面領域に設けられた第１導
    電型の第６導電層と、 上記第１導電層の他方表面上に設けられた第２
    導電型の第７導電層と、 上記第７導電層の表面領域に設けられた第１導
    電型の第８導電層と、 上記第２、第４導電層の表面上を連続して覆う
    ように設けられた第１の電極と、 上記第３、第５導電層それぞれの表面上に設け
    られた第２、第３の電極と、 上記第７、第８導電層の表面上を連続して覆う
    ように設けられた第４の電極と、 上記第１の電極に接続されたT2端子と、 上記第４の電極に接続されたT1端子と、 上記第２、第３の電極に接続されたゲート端子
    と、 上記第２の電極と上記ゲート端子間に挿入さ
    れ、ゲート端子から第３導電層に流入する電流を
    順方向とする整流素子と、 上記第２導電層と第６導電層の表面を接続する
    配線と を具備したことを特徴とする双方向制御整流半導
    体装置。
JP63116697A 1988-05-13 1988-05-13 双方向制御整流半導体装置 Granted JPH01286465A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP63116697A JPH01286465A (ja) 1988-05-13 1988-05-13 双方向制御整流半導体装置
US07/347,085 US4939564A (en) 1988-05-13 1989-05-04 Gate-controlled bidirectional semiconductor switching device with rectifier
EP89108585A EP0341730B1 (en) 1988-05-13 1989-05-12 Gate-controlled bidirectional semiconductor switching device
DE68916697T DE68916697T2 (de) 1988-05-13 1989-05-12 Gate-gesteuerte Zweirichtungshalbleiterschaltungseinrichtung.
KR1019890006386A KR920003012B1 (ko) 1988-05-13 1989-05-13 쌍방향 제어정류 반도체장치

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