JP3146579B2 - プログラマブル過電圧保護回路 - Google Patents

プログラマブル過電圧保護回路

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    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
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    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は過電圧保護回路に関す
る。
【０００２】
【従来の技術】過電圧保護回路の１つとして、例えば図
１に示される米国特許第４，２８２，５５５号に開示さ
れた回路が知られている。ここでは、３つの単方向性保
護ユニット１，２および３が、それぞれ、共通接点Ｃと
第１の回線Ａとの間、共通接点Ｃと第２の回線Ｂとの
間、および共通接点ＣとグランドＭとの間に接続されて
いる。それぞれの保護ユニットの構成は、Ｐ１とＤ２，
Ｐ２とＤ２およびＰ３とＤ３に対応する逆並列単方向性
保護回路構成要素ＰとダイオードＤとからなる。個々の
保護構成要素の同一特性電極（アノードおよびカソー
ド）は接点Ｃに接続される。
【０００３】保護回路構成要素Ｐ１，Ｐ２およびＰ３
は、例えば、アノードとカソード端子間の電圧が製造時
に設定されたスレッショルド値を超えたときにアノード
からカソードへ導通する、ゲート制御を有しないサイリ
スタである。
【０００４】図１に示す回路の利点は３つのユニットが
１つのチップ上に集積できることである。
【０００５】しかしながら、モノリシックに３つの保護
ユニットを集積することの利点を説明しても、結果的に
は、技術的理由によって、３つの保護ユニットＰ１，Ｐ
２およびＰ３のブレークダウン電圧は等しく、また、ユ
ニットの温度とともに増大するであろう。なぜなら長時
間の過電圧によってあるいは短時間かつ頻発する過電圧
によって引き起こされやすい発熱をするからである。
【０００６】一方、ある種の回路は、仏国特許第ＦＲ−
Ａ−７０ １７１７２号に記述されるように、経費がか
かり複雑に分離した、単一位相の電圧の保護のみをなす
ように設計されている回路として全体が構成されてい
る。
【０００７】
【発明が解決しようとする課題】したがって、本発明の
１つの目的は、完全に集積化された、回路の欠点を取り
除いた保護回路を提供することである。つまり、一方で
は、それぞれの回路構成要素の保護電圧が他の回路構成
要素の保護電圧とは独立に調整でき、また他方では、保
護電圧が温度に依存することのない、そして分離した回
路のように経費がかからない保護回路を提供することで
ある。
【０００８】
【課題を解決するための手段】これらの目的を実現する
ために、本発明は、回線のために、共通接点と第１導線
の間、共通接点と第２導線の間、そして共通接点とグラ
ンドの間、に接続される３つの同一のユニットからなる
プログラマブルな保護回路を提供するものである。ここ
で、３つのユニットは単一のモノリシック集積回路をな
し、それぞれのユニットはサイリスタとダイオードとの
逆並列配置からなり、バイポーラ・トランジスタがサイ
リスタのゲートとアノード間に接続され、サイリスタの
アノードは共通接点に接続され、それぞれのユニットの
ベース端子はプログラミング端子を構成してスレッショ
ルド電圧を定義する集積回路の外部の素子に接続され
る。
【０００９】
【作用】それぞれのユニットにおいて、サイリスタとト
ランジスタの構成はゲート電流増幅型のサイリスタを形
成する。このようなサイリスタは、満足できるブレーク
ダウン電圧を維持すると同時に導通状態であるようにす
るためには、および電流特性を保持するためには、小さ
な制御電流を必要とするだけである。
【００１０】それぞれのユニットの制御端子Ｇはツェナ
ー・ダイオードのアノードに接続され、ツェナー・ダイ
オードのもう一方の端子は共通接点Ｃに接続される。電
流が小さいので、回路の外部でユニットに結合されるツ
ェナー・ダイオードは発熱しづらく、適切に定義された
保護電圧をそれぞれのユニットＭ１，Ｍ２およびＭ３に
設定することができる。
【００１１】
【実施例】本発明は、回線のために、共通接点と第１導
線の間、共通接点と第２導線の間、そして共通接点とグ
ランドの間、に接続される３つの同一のユニットからな
るプログラマブルな保護回路を提供するものである。こ
こで、３つのユニットは単一のモノリシック集積回路を
なし、それぞれのユニットはサイリスタとダイオードと
の逆並列配置からなり、バイポーラ・トランジスタがサ
イリスタのゲートとアノード間に接続され、サイリスタ
のアノードは共通接点に接続され、それぞれのユニット
のベース端子はプログラミング端子を構成してスレッシ
ョルド電圧を定義する集積回路の外部の素子に接続され
る。スレッショルド電圧を定義する素子は、それぞれの
ベース端子と共通接点との間に接続されるツェナー・ダ
イオードである。
【００１２】本発明は、さらに、３つの保護ユニットに
関連するモノリシック構成要素を提供するものであり、
それぞれの保護ユニットは、逆並列配置であるサイリス
タとダイオードからなり、トランジスタがそれぞれのサ
イリスタのゲートとアノード間に接続され、サイリスタ
のアノードはモノリシック構成要素の背面部に対応する
共通端子に接続され、これらの構成要素はＮ型基板上に
形成される。それぞれのサイリスタは、そのアノードか
らカソード方向に、Ｎ型アノード領域と、第１Ｐ型ウェ
ルと、基板と、背面部金属材に接触するＰ型領域とによ
って連続的に構成される。それぞれのダイオードは、第
１ウェルと、基板と、背面部に接触するＮ型領域とによ
って垂直方向に形成される。それぞれのトランジスタ
は、エミッタ領域を形成する第２Ｐ型ウェルと、基板
と、コレクタを形成するＮ型背面部領域とによって形成
される。第１の金属材がトランジスタのベースに固定さ
れて制御電極に対応しており、第２の金属材がトランジ
スタのエミッタをサイリスタのアノードゲート領域に接
続し、そして第３の金属材がサイリスタのカソード領域
および隣接するウェルとを被覆してダイオードのアノー
ドに対応している。
【００１３】図２に示すように、本発明による回路は３
つのユニットＭ１，Ｍ２およびＭ３からなり、それぞれ
のユニットはサイリスタＴとダイオードＤの逆並列配置
によって構成される。それぞれのユニットはまた、ＮＰ
Ｎ型トランジスタＴＲを包含し、そのエミッタはサイリ
スタのゲート端子に接続され、そのコレクタはサイリス
タのアノードに接続される。トランジスタのベースはユ
ニットの制御端子Ｇに対応している。図において、ユニ
ットＭ１の素子は指標１によって参照され、ユニットＭ
２は指標２によって、ユニットＭ３は指標３によって参
照される。
【００１４】それぞれのユニットにおいて、サイリスタ
とトランジスタの構成はゲート電流増幅型のサイリスタ
を形成すると考えることができる。このようなサイリス
タは、満足できるブレークダウン電圧を維持すると同時
に導通状態であるようにするためには、および電流特性
を保持するためには、小さな制御電流を必要とするだけ
である。
【００１５】それぞれのサイリスタにトリガーをかける
のに小さな制御電流で十分であるという事実によって、
それぞれのユニットの制御端子Ｇはツェナー・ダイオー
ドのアノードに接続され、ツェナー・ダイオードのもう
一方の端子は共通接点Ｃに接続される。電流が小さいの
で、回路の外部でユニットに結合されるツェナー・ダイ
オードは発熱しづらく、適切に定義された保護電圧をそ
れぞれのユニットＭ１，Ｍ２およびＭ３に設定すること
ができる。ユニットＭ１とＭ２は相対的に釣り合った機
能を有するので、ツェナー・ダイオードＺ１とＺ２に対
して等しいブレークダウン電圧が選択され、またツェナ
ー・ダイオードＺ３に対しては異なるブレークダウン電
圧が選択され得るであろう。しかしながら、特殊な場合
において、実行されるべき応用の機能として、ツェナー
・ダイオードＺ１とＺ２に対して異なるブレークダウン
電圧を選択することは可能であろう。
【００１６】図３はユニットのモノリシック結合（ｍｏ
ｎｏｌｉｔｈｉｃ ａｓｓｏｃｉａｔｉｏｎ）を示す。
さらに詳しくは、図面を理解し易いようにユニットＭ１
とＭ３のモノリシック結合のみを図示している。しかし
ながら、ユニットＭ２も、それはユニットＭ１およびＭ
３と同一であるのだが、同一チップ上に形成されること
は明らかである。図３は非常に概略的な断面図である
が、半導体素子の分野に熟練した者、そして通常の拡散
法によって得られる素子の厚さと、機能、特に電力的な
要件からの機能によってそれぞれの要素に適用される寸
法とを熟知している者であれば十分に明確であろう。こ
の分野に熟練した者はまた、それぞれの要素の動作に有
効なドーピングレベルと、最小限の拡散段階を通して
の、同一チップ上に形成するための種々の構成要素に適
合するドーピングレベルを選択することとを熟知してい
るであろう。
【００１７】図３の左側の部分はユニットＭ１を右側の
部分はユニットＭ３を示す。ユニットＭ１のみ説明を行
い、その他のユニットはそれと同様である。
【００１８】図示のモノリシック構造は低濃度ドーピン
グＮ型シリコン基板１０から形成される。基板の背面部
は図２の共通接点Ｃに対応する金属材Ｃで被覆されてい
る。構成要素ＴＲ１、Ｔ１およびＤ１は垂直方向の構造
を有する。
【００１９】トランジスタＴＲ１のベースは基板の前面
あるいは上面に配置されたＰ型ウェル１１に対応し、こ
こにＮ型エミッタ領域１２が形成されている。トランジ
スタＴＲ１のコレクタは基板１０および基板背面側のＮ
型高濃度ドーピング領域１３に対応する。
【００２０】サイリスタＴ１のカソードゲート領域はＰ
型ウェル２１に対応し、ここにＮ型領域２２が形成さ
れ、通常エミッタと短絡される。かくして、サイリスタ
は、そのカソードからアノード方向へ、層２２、ウェル
２１、基板１０、および金属材Ｃに接触するより高濃度
のＰ型ドーピング層２３からなる。
【００２１】ダイオードＤ１はＰ型ウェル２１、基板１
０および高濃度ドーピングＮ型領域２５によって構成さ
れる。
【００２２】この構造において、個々のユニットおよび
個々のユニット構成要素は、厚さのある拡散領域によっ
て一方を他方から分離されていないことに注意された
い。しかしながら、個々のＰ型ウェル間にＮ+ 型ストッ
プチャンネル領域２７を提供することが望ましいであろ
う。
【００２３】前面の金属材に関しては、それらは、半導
体領域に、あるいは一般にシリコン酸化物で作られた参
照番号を付さない絶縁層部分に接触する斜線部分によっ
て示される。Ｐ型ウェル１１に接触する金属材Ｇ１はユ
ニットＭ１の制御端子Ｇ１に対応する。接続金属材３０
がトランジスタＴＲ１のエミッタ１２をサイリスタＴ１
のカソードゲート領域２１に接続する。最後に、カソー
ド層２２およびウェル２１の外見上の表面を被覆する金
属材はそれらを回線Ａに接続するように設計され、サイ
リスタＴ１のカソードとダイオードＤ１のアノードに対
応する。
【００２４】図４および図５は図３のモノリシック構造
を、個々のツェナー・ダイオードに接続するようになさ
れた端子Ｇ１，Ｇ２，Ｇ３およびＣと、回線Ａ，回線Ｂ
およびグランドに接続するようになされた端子Ａ，Ｂお
よびＭとを包含するブロック４０で表現している。図４
は図２に対応する。図５は、ユニットＭ１およびＭ２の
保護電圧を異なってプログラムすることを希望しないと
きに、単一のダイオードＺ１２がダイオードＺ１とＺ２
に置き換えて使用されていることを示す。３つの端子Ｇ
１，Ｇ２およびＧ３に接続される単一のダイオードを提
供することも可能である。
【００２５】本発明はこの分野に熟練した者が考えるで
あろう種々の変形および変更を免れないであろう。例え
ば、ゲート増幅トランジスタＴＲはゲート増幅サイリス
タに置き換えることができる。このことは図３の典型的
なモノリシック構造においてＮ型層１３をＰ型層に置き
換えるだけで簡単に実行できる。
【００２６】また、本発明の実施例を上述したが、ここ
では、ブレークオーバ電圧はツェナー・ダイオードによ
って決定される。０〜１５０Ｖを範囲とするプログラマ
ブル電圧を実現するために、端子Ｇ１，Ｇ２およびＧ３
に直接に外部電源電圧を適用することも可能である。そ
してプログラムされるブレークオーバ電圧はトランジス
タＴＲ１，ＴＲ２およびＴＲ３のエミッタ−ベース接合
のブレークダウン電圧によって定義される。
【００２７】
【発明の効果】以上説明したように本発明は、完全に集
積化された、回路の欠点を取り除いた保護回路を提供す
ることができる。つまり、一方では、それぞれの回路構
成要素の保護電圧が他の回路構成要素の保護電圧とは独
立に調整でき、また他方では、保護電圧が温度に依存す
ることのない、そして分離した回路のように経費がかか
らない保護回路を提供することである。
【図面の簡単な説明】
【図１】従来技術での過電圧保護回路の概略図である。
【図２】本発明によるプログラマブル過電圧保護回路の
概略図である。
【図３】本発明による回路の具体的な実施例である。
【図４】本発明によるモノリシック回路を用いた回路構
成である。
【図５】本発明によるモノリシック回路を用いた回路構
成である。
【符号の説明】
Ａ，Ｂ 導線 Ｃ 共通接点 Ｍ グランド Ｔ サイリスタ Ｄ，Ｚ ダイオード ＴＲ トランジスタ Ｇ 制御端子 Ｇ１，３０ 金属材 １，２，３，Ｍ１，Ｍ２，Ｍ３ ユニット １０ 基板 １１，２１ ウェル １２ エミッタ １３，２３，２５，２７ ドーピング領域 ２２ 層
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 米国特許4282555（ＵＳ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/822 H01L 27/04

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】 共通接点（Ｃ）と第１導線（Ａ）間、共
    通接点（Ｃ）と第２導線（Ｂ）間および共通接点（Ｃ）
    とグランド（Ｍ）間に接続される３つの等しいユニット
    を備える、回線のためのプログラマブル保護回路におい
    て、前記３つのユニットが１つのモノリシック集積回路
    に形成され、それぞれのユニットが、サイリスタ（Ｔ）
    とダイオード（Ｄ）の逆並列結合と、前記サイリスタの
    ゲートとアノード間に接続されるバイポーラ・トランジ
    スタ（ＴＲ）とを備え、前記サイリスタのアノードが前
    記共通接点に接続され、それぞれのユニットのベース端
    子がプログラミング端子を構成して前記集積回路の外部
    にあって電圧スレッショルド値を定義する素子に接続さ
    れる、ことを特徴とするプログラマブル過電圧保護回
    路。
  2. 【請求項２】 電圧スレッショルド値を定義するそれぞ
    れの前記素子がそれぞれの前記ベース端子と前記共通接
    点の間に接続されるツェナー・ダイオード（Ｚ１，Ｚ
    ２，Ｚ３）である請求項１に記載のプログラマブル過電
    圧保護回路。
  3. 【請求項３】 逆並列に配列されたサイリスタ（Ｔ）と
    ダイオード（Ｄ）と、それぞれのサイリスタのゲートと
    アノードの間に接続されるトランジスタ（ＴＲ）と、を
    備え、前記サイリスタのアノードがモノリシック構成要
    素の背面部に対応する共通接点（Ｃ）に接続され、前記
    構成要素はＮ型基板（１０）から作られる３つの保護ユ
    ニット、を結合する当該モノリシック構成要素におい
    て、それぞれの前記サイリスタが、Ｎ型アノード領域
    （２２）と、第１のＰ型ウェル（２１）と、基板（１
    ０）と、背面部の金属材に接触するＰ型領域（２３）
    と、を前記サイリスタのアノードからカソード方向に連
    続的に備え、それぞれの前記ダイオードは、前記第１の
    ウェル（２１）と、前記基板（１０）と、背面部に接触
    するＮ型領域（２５）と、を垂直方向に備え、それぞれ
    の前記トランジスタは、エミッタ領域（１２）を形成す
    る第２のＰ型ウェル（１１）と、前記基板（１０）と、
    コレクタを構成するＮ型背面領域（１３）と、から構成
    され、第１の金属材（Ｇ１）が前記トランジスタのベー
    スに固定されて制御端子に対応し、第２の金属材（３
    ０）が前記トランジスタのエミッタを前記サイリスタの
    アノードゲート領域に接続し、第３の金属材（Ａ）が前
    記サイリスタのカソード領域と隣接するウェルを被覆し
    ダイオードのアノードに対応する、ことを特徴とするモ
    ノリシック構成要素。
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