〔実施の形態1〕
本発明の一実施形態について図1〜図10に基づいて説明すれば、以下の通りである。
図1(a)は、本発明の実施形態1に係る過電圧保護回路1の回路図であり、過電圧保護回路1は、NPNトランジスタTr1,Tr2(D1)、ダイオードD2及びキャパシタC1を備えている。
ここで、トランジスタTr1が、第1のバイポーラトランジスタを構成している。トランジスタTr2は、コレクタ端子とエミッタ端子をまとめ、トリガダイオードD1を構成している。トリガダイオードD1は、トランジスタTr2のエミッタ端子を入力端子とし、トランジスタTr2のベース−エミッタ接合の逆方向リーク電流(主にアバランシェ電流、場合によってはツェナー電流)がトリガ電流信号としてトランジスタTr1のベースに供給されるように働くトリガダイオードを構成している。
またここでは、トランジスタTr1,Tr2、及び後述するNPNトランジスタTr3は、集積回路として同じ半導体基板上に形成された同じエピタキシャル構造よりなるGaAs(カリウムヒ素)ヘテロ接合バイポーラトランジスタを用いた。それにより、トランジスタTr1、Tr2は、同じドーピング組成のトランジスタとして構成されている。
また、ダイオードD2は、図1(b)に示すように、NPNトランジスタTr3のベース−エミッタ間接合によるダイオードであり、前記第1のバイポーラトランジスタであるTr1のエミッタ−ベースPN接合において逆方向耐圧となるエミッタ−ベース間電圧に対して、すなわちこの例では、トランジスタTr3は、NPNトランジスタTr1のエミッタ電極がベース電極に対して正となる電圧で、順方向電流を流す極性に接続されている第1の整流ダイオードを構成している。
また、キャパシタC1が、第1の容量素子を構成している。
トランジスタTr1のコレクタと、トランジスタTr2のエミッタとは互いに接続され、入力端子である端子VDDに接続されている。トランジスタTr1のベースは、トランジスタTr2のベース、キャパシタC1の一端及びダイオードD2のカソードに接続されている。トランジスタTr1のエミッタ、キャパシタC1の他端及びダイオードD2のアノードは、出力端子である端子GNDに接続されている。
図2及び図3は、図1の回路のシミュレーション結果を示すグラフである。図3は図2のグラフの部分拡大図である。シミュレーションは以下の要領で行った。
負荷インピーダンスが50Ωの負荷回路に、50Ωの入力インピーダンスを有する信号源から、図22の実線で示されるように徐々に最大値Vin_maxが高くなる入力電圧信号Vinが入力されるよう回路を構成し、上記負荷回路に並列に、端子VDDを正電圧側となるように図1(a)の回路を接続した。その際、キャパシタC1の容量値は、0(接続しない)、0.1pF(ピコファラド)、0.2pFまたは0.5pFとした。上記回路の信号配線に対し、相対的に負電圧となる接地配線側には、図1(a)の端子GNDを接続した。また、入力電圧信号Vinの周波数は2.5GHz(ギガヘルツ)とした。
図2のグラフでは、入力電圧信号Vinの最大値Vin_maxを横軸に、端子VDD側に発生する出力電圧信号Voutの最大値Vout_maxを左の縦軸(縦軸Y1)に、入力電圧信号Vinの最大値Vin_maxに対する出力電圧信号Voutの最大値Vout_maxの比Rを右の縦軸(縦軸Y2)に示している。
また、横軸の負側には、上記と同じ接続において、図22のVinの極性を逆にし、徐々に最小値Vin_minが低くなる入力電圧信号Vinを入力した場合のシミュレーション結果を示した。この場合、グラフ横軸は、最大値Vin_maxに変わって、最小値Vin_minとし、同様に、グラフ縦軸の最大値Vout_maxは、最小値Vout_minとして、グラフに記入している。また、この場合、Rは、最小値Vin_minに対する最小値Vout_minの比として計算した。
なお、図3のグラフは図2の部分拡大図であるため、最小値Vin_min及び最小値Vout_minは表示されていない。
図3のグラフにおいて、最大値Vout_maxは、キャパシタC1の容量値が0の場合の特性、キャパシタC1の容量値が0.1pFの場合の特性、キャパシタC1の容量値が0.2pFの場合の特性、及びキャパシタC1の容量値が0.5pFの場合の特性が、矢印A1の順番で示されている。キャパシタC1の容量値が0.2pFの場合の特性と、キャパシタC1の容量値が0.5pFの場合の特性とは重なっている。
同様に、図3のグラフにおいて、比Rは、キャパシタC1の容量値が0の場合の特性、キャパシタC1の容量値が0.1pFの場合の特性、キャパシタC1の容量値が0.2pFの場合の特性、及びキャパシタC1の容量値が0.5pFの場合の特性が、矢印A2の順番で示されている。キャパシタC1の容量値が0.2pFの場合の特性と、キャパシタC1の容量値が0.5pFの場合の特性とは重なっている。
図3のグラフより、図1(a)の回路を接続する際に、容量値が0.1pF、0.2pFまたは0.5pFのキャパシタC1を設けた場合と、キャパシタC1を設けない場合とを比較する。
本実施の形態において示される回路も、従来技術に示された回路と同様に、GaAsヘテロ接合バイポーラトランジスタを用いた回路であるため、過電圧保護が働く電圧は、同様に10.7V程度が期待される。つまり、トランジスタTr2のベース−エミッタ逆方向耐圧(約9.5V)+トランジスタTr1の導通し始めるベース−エミッタ電圧(約1.2V)が期待される。
キャパシタC1を設けない場合は、従来技術の場合と同様に、Vinが8V付近からVout_Maxの傾きが小さくなり(Rが小さくなり)、高周波信号(出力電圧信号Vout)が歪み始めているが、0.1pFの容量を追加したものでは、Vinが10V付近からVout_Maxの傾きが小さくなり(Rが小さくなり)、Rの低下もより少なくなっている、つまり、高周波信号(出力電圧信号Vout)の歪が改善されている。
更に、容量値が0.2pFまたは0.5pFのキャパシタC1を設けた場合、最大値Vin_maxが11.5V(ボルト)付近までは、最大値Vout_maxが最大値Vin_maxの増加に応じて増加しており、Rの低下も更に少なくなっている、つまり、高周波信号(出力電圧信号Vout)の歪が大幅に改善されていることがわかる。
即ち、高周波信号が伝送される配線に過電圧保護回路1を接続する場合、容量C1の接続によって、高周波信号(出力電圧信号Vout)の歪が抑制され、容量C1の容量値の増加にともなって、歪が抑制される効果が増加していることがわかる。
なお、過電圧保護回路1は、通常の回路動作において逆方向へ電圧が印加される状態、即ち端子VDDに対し、端子GNDに正電圧が印加される状態を想定しておらず、最大値がトランジスタTr1のベースコレクタ接合の順方向耐圧とダイオードD2の順方向耐圧との和以上である電圧が入力されると、比較的低い電圧から過電圧保護機能が働いて、出力される信号の波形が歪むこととなる。上記の構成の場合、トランジスタTr1のベースコレクタ接合の順方向耐圧とダイオードD2の順方向耐圧はそれぞれ約1.2Vとなる。
高周波信号(出力電圧信号Vout)が歪む原因を調べたところ、図1(a)の回路において、トリガダイオードD1を構成するトランジスタTr2のエミッタ−ベース間容量、コレクタ−ベース間容量、及び、トランジスタTr1のベース−コレクタ間容量を通して、印加された高周波信号により、端子VDDから高周波電流が流れる。これにより、トランジスタTr1のベースに高周波電流が流れ込み、入力される高周波信号の強度(入力電圧信号Vinの最大値)に応じて、トランジスタTr1のエミッタ−コレクタ間を少しずつ導通させているためではないかと分かった。
このため発明者は、キャパシタC1を上述した各容量の合計と同程度の容量値としてトランジスタTr1のベース−エミッタ間に設けることにより、上記高周波電流を端子GNDに流し、トランジスタTr1のエミッタ−コレクタ間の導通を抑制することが出来るのではないかと考えた。
過電圧保護回路としての本来の動作からすると、静電気パルスが印加された場合にトリガダイオードD1の逆方向耐圧を超えて電流が流れ、トランジスタTr1のベースに電流が流れ、トランジスタTr1のエミッタ−コレクタ間を導通させて、過剰な電流が印加されることを防止する動作を行わなければならない。
そのため、キャパシタC1を追加することは、トランジスタTr1のベースへの電流の流れ込みを遅らせ、エミッタ−コレクタ間の導通を遅らせ、場合によっては、過剰な電圧の印加の防止が間に合わない結果となることも想定される。つまり、過電圧保護回路としての動作のためには、むしろ、容量をトランジスタTr1のベース−コレクタ間に接続し、過剰な電圧の印加に対し、できるだけ早くトランジスタTr1のベースへ電流を供給し、エミッタ−コレクタ間の導通を早めて、過電圧の状態を回避するのが好ましい。
実際、特許文献2には、図10(a)〜図10(c)に示すようにトランジスタT1のベース−コレクタ間に容量Cを接続した構成が示されている。
しかし発明者は、上述した、トリガダイオードD1を構成するトランジスタTr2のエミッタ−ベース間寄生容量、コレクタ−ベース間寄生容量、またはトランジスタTr1のベース−コレクタ間寄生容量が十分に小さいので、それらの寄生容量に相応する容量C1を接続しても、静電気パルスに対する応答速度に影響がほとんど無いことに着目し、過電圧保護回路としての働きを阻害することなく、信号が歪む原因を取り除くことが出来るのではないかと考えた。つまり、もともと高周波用の高速動作が可能なトランジスタを使用している集積回路では、使用しているトランジスタ自体の上記寄生容量が小さく、容量C1に必要な容量値も小さい。その上、トランジスタ自体の動作が十分速いので、上記の小さな容量のC1が追加されたとしても、過電圧保護回路としての動作を遅らせる影響はほとんどないと考えたわけである。
検討の結果、図2及び図3に示されるように、高周波信号(出力電圧信号Vout)の歪は、容量の追加と共に改善している。トリガダイオードD1を構成するトランジスタTr2のエミッタ−ベース間容量、またはトランジスタTr1のベース−コレクタ間容量として想定した僅か0.2pFのキャパシタC1により、高周波信号(出力電圧信号Vout)の歪を過電圧保護回路の過電圧保護動作が始まる電圧10.7V(シミュレーション結果では更に少し高い11.5V程度)まで、十分に抑制するという効果が現れ、また、それ以上の容量を追加しても、それ以上には、歪み特性に改善が無いことが確認できた。また、過電圧保護素子としての機能に影響を与えることも無かった。
図1(a)の過電圧保護回路1の回路において、トリガダイオードD1を構成するトランジスタTr2のコレクタは、端子VDDに接続されている。
GaAs系のヘテロ接合バイポーラトランジスタでは、コレクタ層を最下層とし、ベース層、エミッタ層を積層したエピタキシャル基板を用い、エッチングによって素子分離を行うことによりトランジスタを形成する。そのため、トランジスタの最外周部は必ずコレクタとなる。そのため、回路上、コレクタを接続することができれば、トリガダイオードD1とトランジスタTr1とを近接して配置できる利点を生じる。更に、トリガダイオードD1を構成するトランジスタTr2のベース電極とトランジスタTr1のベース電極とが接続されていることから、ベース領域も分離する必要もないので更なる小型化につながり、特許文献1にもその構造が記載されている。
しかし、一方で、上記の視点から考えると、トリガダイオードD1を構成するトランジスタTr2のベース−コレクタ間容量が、端子VDDから、トランジスタTr1のベースへ流れる高周波電流の経路となり、信号の歪を助長する構造になってしまうことが分かる。
本実施の形態1の過電圧保護回路1によると、上記のようにキャパシタC1を追加することにより、上記の寄生容量の影響を緩和し、信号が歪むという不利な特性を改善でき、それは、小型化に優れた構成(コレクタを接続した構成)においても当然、有効である。
当然、本来の寄生容量を減らす構成が、信号が歪まないという観点ではより好ましく、トランジスタTr2のベース−コレクタ間容量が、端子VDDからトランジスタTr1のベースへの高周波電流の経路とならないように、図4に示す過電圧保護回路2のように、過電圧保護回路1のトランジスタTr2のコレクタを開放するか、または図5に示す過電圧保護回路3のように、過電圧保護回路1のトランジスタTr2のコレクタを、トランジスタTr1のベース及びトランジスタTr2のベースに接続する構成がより好ましい。
本実施の形態1において、トリガダイオードD1はバイポーラトランジスタのベース−エミッタ間接合のアバランシェ降伏現象を利用している。このため、他のトランジスタ、たとえばTr1やTr3と同じ導電性・濃度組成を用いることができる、すなわち、同じエピタキシャル層を用いることができ、特別な半導体層を別途用意することなく集積化できるという利点がある。
しかし、トリガダイオードD1の構成は、上述した構成に限定されるものではない。
例えば、トリガダイオードD1として、ツェナーダイオードZD1を図6に示す過電圧保護回路4のように構成する。即ち、ツェナーダイオードZD1のカソードを端子VDDに接続し、ツェナーダイオードZD1のアノードを、トランジスタTr1のベース、ダイオードD2のカソード及びキャパシタC1の一端に接続する。
図6の構成によれば、ツェナーダイオードZD1の逆方向耐圧以上の電圧で流れるツェナー効果により、トランジスタTr1のベースに電流を供給することが出来る。
また、トリガダイオードD1として、複数のダイオードを図7に示す過電圧保護回路5のように構成してもよい。複数のダイオードD1−1〜D1−n(nは2以上の整数)を直列に接続し、ダイオードD1−1のカソードを、トランジスタTr1のベース、ダイオードD2のカソード及びキャパシタC1の一端に接続し、ダイオードD1−nのアノードを、電源端子VDDに接続してもよい。
但し図7の構成では、10V程度の耐圧を得るために、必要なダイオードの素子数が多くなるため、小型化には適さない。
さらに、端子GND側が正電圧、端子VDD側が負電圧となる静電気パルスが印加された場合に、電流を流すダイオードD2も、従来技術のようにバイポーラトランジスタのエミッタ−ベース接合によるダイオードに限定されるものではなく、整流特性を持った任意のダイオードを利用することが出来る。
ダイオードD2は、端子GND側が端子VDD側に対して正電圧となった場合に、端子GNDからトランジスタTr1のベースに電流を流すことにより、トランジスタTr1のベース−コレクタ接合のPN接合、またはダイオードD1のPN接合の順方向電流により端子VDDに電流を流す働きをする。
本実施の形態の効果、つまり、キャパシタC1の付与による歪み特性の改善は、前述のように端子VDDに正電圧を印加した場合の動作であるとの観点からは、上記のように逆方向の電圧に対する過電圧保護作用の役割のダイオードD2は、本発明の必須構成要素ではない。しかし、実際の過電圧保護回路としては、逆方向の電圧に対して過電圧保護回路を構成する素子自身を保護する上でも必要な電流経路となる。
このような、逆方向の電圧に対して電流を流し、逆方向の電圧に対する過電圧保護作用の役割を持つ回路は、ダイオードD2に限定されるものではなく、たとえば、図8のように、トランジスタTr1のコレクタ−エミッタ間にダイオードD10を接続することでも可能となる。
この場合、過電圧によりトリガダイオードD1が発生するトリガ電流信号によってトランジスタTr1がコレクタ−エミッタ間に流す電流を第1の電流i1とし、ダイオードD10の順方向電流i2が上記第1の電流i1に対して逆方向となるように接続する。ダイオードD10が第2の整流ダイオードを構成する。
さらに、上記に示した過電圧保護回路に用いる、全てのトランジスタ及びダイオードの極性を入れ替えた構成とすることも可能である。
ここでいう極性とは、NPNトランジスタをPNPトランジスタにすること、またはダイオードのアノードとダイオードのカソードとを逆に接続することを意味する。
例として、図9に、図8に示す過電圧保護回路6において、トランジスタ及びダイオードの極性を全て入れ替えた過電圧保護回路7を示す。過電圧保護回路7は、過電圧保護回路6のNPNトランジスタTr2の極性を入れ替えたPNPトランジスタTr5と、過電圧保護回路6のNPNトランジスタTr1の極性を入れ替えたPNPトランジスタTr6と、過電圧保護回路6のダイオードD10の極性を入れ替えたダイオードD11とを備えている。この場合、当然ながら静電耐圧の特性も逆になる。
その他の従来例として、図24に示す回路図を挙げる。図24は、特許文献3のFig.1である。
本実施の形態で用いているトランジスタがバイポーラトランジスタであることに対して、図24の回路100には、NMOSトランジスタ(電界効果トランジスタ)135を用いた構成が記載されている。
図24において、RC過渡検出器136は、抵抗126及び容量127を有しており、抵抗126と容量127との接続点である出力129は、PMOSトランジスタ128のゲートに接続され、RC過渡検出器136とPMOSトランジスタ128によってトリガ回路125が構成されている。105及び110は電源ラインである。遅延回路130は、NMOSトランジスタ135のゲート133と電源ライン110との間に接続されている。
過電圧が印加された場合、トリガ回路125がNMOSトランジスタ135のゲート端子に電圧を供給し、NMOSトランジスタ135がドレインソース端子間に電流を流して過電圧が印加された状態から回避する構成となっている。
ここで、NMOSトランジスタ135のゲート端子に接続された容量素子132が存在している構成が、本実施の形態でのトランジスタTr1のベース端子に容量素子C1が接続されている構成と似ているとみなすこともできる。
しかし、本実施の形態と、図24に示される回路では、以下のように動作原理が異なり、容量素子の作用も異なっている。
図24において、通常状態では、PMOSトランジスタ128のソース端子とゲート端子とが同電位で電流を流さず、正の過電圧がVDD端子に印加された場合、容量127の働きで、過渡的にPMOSトランジスタ128のゲートがソース端子に対して負電圧となり、PMOSトランジスタ128のソースドレイン間に電流を流す。
その結果、NMOSトランジスタ135のゲート端子がソース端子より正電圧となりNMOSトランジスタ135がドレイン−ソース端子間に電流を流すことになる。
ところが、上記の正の過電圧が継続してしまった場合、抵抗126が電流を流し、やがてPMOSトランジスタ128のソース端子とゲート端子とが同電位となり、PMOSトランジスタ128はソース−ドレイン間に電流を流さず、NMOSトランジスタ135のゲート端子の電位が下がり、過電圧が継続しているにもかかわらず、NMOSトランジスタ135のドレイン−ソース端子間に電流が流れなくなってしまう。
つまり、トリガ回路125は、実際には過電圧を検出しているのではなく、正方向の急激な電圧変化を検出して動作している。
一方、本発明のトリガダイオードは、たとえばアバランシェ効果を利用したダイオードで「規定の電圧以上の電圧が印加されると、トリガ電流信号を発生」する構成となっている。そのため、過電圧が継続している間、トリガ電流信号が発生し続けるので上記の課題は発生しない。
また、特許文献3では、上記課題を解決するために遅延回路130によりNMOSトランジスタ135の導通時間を長くする。つまり、上記のPMOSトランジスタが電流を流している間に容量132を充電し、PMOSトランジスタが電流を流すことをやめた後でも、しばらくの間、NMOSトランジスタ135のゲート電極の電位を正に保ち、NMOSトランジスタ135のドレインソース端子間に電流を流す構成としている。
つまり容量132は、遅延回路130の一部として、NMOSトランジスタ135の導通状態の継続を延長する作用を有している。
一方、本実施の形態の容量C1は、上記のようにトランジスタTr1が導通状態となることを防止する作用を有しており、作用がまったく異なる。
更に、図24の回路は、上記の説明のように、トリガ回路125が、実際には過電圧を検出しているのではなく、正方向の急激な電圧変化を検出する。そのため、VDDへ高周波信号を印加した場合、高周波信号の電圧変化を検出して過電圧保護作用が動作してしまい、高周波信号をむしろ歪ませてしまう構成となっている。そのため、本実施の形態の課題を解決することができない。
以上のように、特許文献3には、本発明の構成を予測させる記載がないので、特許文献3からは本発明の特徴は導出されない。
〔実施の形態2〕
本発明の他の実施形態について図11〜図19に基づいて説明すれば、以下の通りである。
前述のように、実施の形態1は高周波信号に対して歪が少ない良好な特性を有する。しかし、高周波信号が歪むことなく利用できる電圧範囲が、正電圧にほぼ限定されている。
実施の形態2では、高周波経路に特に適した構成として、高周波信号が歪むことなく利用できる電圧範囲が正逆両方向に及ぶ回路を提供する。
なお、本実施形態において説明すること以外の構成は、前記実施の形態1と同じである。また、説明の便宜上、前記実施の形態1の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。
図11は、本発明の実施形態2に係る過電圧保護回路21の回路図である。
図11の回路図において、過電圧保護回路21は、NPNトランジスタTr7,Tr8,Tr9及びキャパシタC2をさらに備えている。トランジスタTr8はダイオードD3を構成し、トランジスタTr9はダイオードD4を構成している。ダイオードD3,D4は、ダイオードD1,D2と同様にベースエミッタ接合を用いたダイオードである。
トランジスタTr1のコレクタ、トランジスタTr2のエミッタ、トランジスタTr7のコレクタ、及びトランジスタTr8のエミッタは、互いに接続されている。
トランジスタTr1のベースは、トランジスタTr2のベース、トランジスタTr3のエミッタ、及びキャパシタC1の一端に接続されている。トランジスタTr7のベースは、トランジスタTr8のベース、トランジスタTr9のエミッタ、及びキャパシタC2の一端に接続されている。トランジスタTr7のエミッタ、トランジスタTr9のベース、及びキャパシタC2の他端は、端子VDDに接続されている。
トランジスタTr1のエミッタ、トランジスタTr3のベース及びキャパシタC1の他端は、端子GNDに接続されている。
トランジスタTr2,Tr3,Tr8,Tr9のコレクタは、どこにも接続していないオープンの状態である。
つまり、図11のTr1、Tr2,Tr3,C1による回路が、図4に示す過電圧保護回路2と同等な回路であり、Tr7、Tr8,Tr9,C2による回路が、同様に図4に示す過電圧保護回路2となり、それらが端子の向きを逆に直列に接続された構成、つまり、両方の過電圧保護回路2の入力端子である端子VDD同士を接続し、両方の過電圧保護回路2の出力端子である端子GNDを、新たな入力端子および新たな出力端子とした構成となっている。
図12は、図11の回路のシミュレーション結果を示すグラフである。シミュレーションは前記実施の形態1と同様の要領で、図11の端子VDDが正電圧側となるように図11の回路を接続した構成で行った。その際、キャパシタC1,C2の容量値は、共に0(接続しない)または共に0.5pFとした。上記回路の負電圧となる接地配線側には、図11の端子GNDを接続した。また、入力電圧信号Vinの周波数は2.5GHzとした。
図12のグラフも前記実施の形態1での図2と同様に示している。また、図12のグラフの横軸の負側は、入力電圧信号Vinの極性を逆にし、端子VDDを端子GNDより負電圧側となるようにした場合のシミュレーション結果を示し、この場合も図2と同様に、最小値Vin_min、最小値Vout_minとして示し、Rは、最小値Vin_minに対する最小値Vout_minの比として計算した。
なお、図13に、図12の部分拡大図を同様に示す。
図13のグラフにおいて、最大値Vout_maxは、キャパシタC1の容量値が0の場合の特性、及びキャパシタC1の容量値が0.5pFの場合の特性が、矢印A3の順番で示されている。
同様に、図12、図13のグラフにおいて、比Rは、キャパシタC1の容量値が0の場合の特性、及びキャパシタC1の容量値が0.5pFの場合の特性が、矢印A4の順番で示されている。
図13のグラフより、図11の回路を接続する際に、容量値が0.5pFのキャパシタC1を設けた場合と、キャパシタC1を設けない場合とを比較する。
本実施の形態において示される回路も、前記実施の形態1と同様に、GaAsヘテロ接合バイポーラトランジスタを用いた回路であるが、回路構成が異なるため、過電圧保護が働く電圧は、13.1V程度が期待される。つまり、Tr8のベース−エミッタ逆方向耐圧(約9.5V)+Tr7の導通し始めるベース−エミッタ電圧(約1.2V)+トランジスタTr3のベースエミッタ接合の順方向の導通電圧(約1.2V)+トランジスタTr1のベースコレクタ接合(約1.2V)の順方向の導通電圧が期待される。また、Vinを負に印加した場合、Tr2のベース−エミッタ逆方向耐圧(約9.5V)+Tr1の導通し始めるベース−エミッタ電圧(約1.2V)+トランジスタTr9のベースエミッタ接合の順方向の導通電圧(約1.2V)+トランジスタTr7のベースコレクタ接合(約1.2V)の順方向の導通電圧、つまり−13.1V程度が期待される。
キャパシタを接続しない場合は、上記の過電圧保護が働くと期待される電圧より低い、Vin_maxが、11.5V付近から、Vout_maxの傾きが小さくなり(Rが小さくなり)、つまり、高周波信号(出力電圧信号Vout)が歪み始めている。また、Vinの極性を逆にした場合(グラフ横軸負側)でも同じく−11.5V付近から高周波信号(出力電圧信号Vout)が歪み始めている。
一方、容量値が0.5pFのキャパシタC1を設けた場合、最大値Vin_maxが13.5V(ボルト)付近までは、最大値Vout_maxが最大値Vin_maxの増加に応じて増加しており、高周波信号(出力電圧信号Vout)の歪みが改善されていることがわかる。また、Vinの極性を逆にした場合(グラフ横軸負側)でも同じく高周波信号(出力電圧信号Vout)の歪みが改善されている。
即ち、高周波信号が伝送される配線に過電圧保護回路21を接続しても、過電圧保護が働き始める13.1Vまで(シミュレーション結果では更に少し高い13.5V程度まで)、負電圧としては、−13.1Vまで(シミュレーション結果では更に少し低い−13.5V程度まで)は、高周波信号(出力電圧信号Vout)の歪が抑制されていることがわかる。
例えば、過電圧保護される回路として、高周波電力増幅回路を想定した場合。コレクタ端子から、電圧信号を直接出力する場合、増幅トランジスタがNPNトランジスタの場合、基本的には正の電圧信号となる。しかし、一方、コレクタ端子から出力整合回路を経由して出力する場合は、正負にまたがった電圧信号が出力されることのほうが多い。過電圧保護回路21は、入力電圧信号Vinの正逆両方向において高い耐圧を有するため、上述したような高周波電力増幅回路、特に出力整合回路を含む高周波電力増幅回路に特に適している。
なお、図11において、トランジスタTr2,Tr8のコレクタは、開放としているが、実施の形態1と同様にしてもよい。例えばトランジスタTr2のコレクタを、トランジスタTr1のベース、またはコレクタに接続しても良く、トランジスタTr8のコレクタを、トランジスタTr7のベース、またはコレクタに接続しても良い。
図14は、本発明の実施形態2に係る過電圧保護回路31の回路図である。
図14の過電圧保護回路31において、トランジスタTr7のコレクタ、及びトランジスタTr8のエミッタは端子VDDに接続されている。また、トランジスタTr1のコレクタ、及びトランジスタTr2のエミッタは、端子GNDに接続されている。
トランジスタTr1のベースは、トランジスタTr2のベース、トランジスタTr3のエミッタ、及びキャパシタC1の一端に接続されている。トランジスタTr7のベースは、トランジスタTr8のベース、トランジスタTr9のエミッタ、及びキャパシタC2の一端に接続されている。トランジスタTr7のエミッタ、トランジスタTr9のベース、キャパシタC2の他端、トランジスタTr1のエミッタ、トランジスタTr3のベース及びキャパシタC1の他端は、互いに接続されている。
トランジスタTr2,Tr3,Tr8,Tr9のコレクタは、どこにも接続していないオープンの状態である。
つまり、図14のTr1、Tr2,Tr3,C1による回路が、図4に示す過電圧保護回路2に相当し、Tr7、Tr8,Tr9,C2による回路が、同様に図4に示す過電圧保護回路2に相当し、それらが端子の向きを逆に直列に接続された構成、つまり、過電圧保護回路2の出力端子である端子GND同士を接続し、両方の過電圧保護回路2の入力端子である端子VDDを、新たな入力端子および新たな出力端子とした構成となっている。
図15は、図14の回路のシミュレーション結果を示すグラフである。シミュレーションは実施の形態1と同様の要領で、図14の端子VDDが正電圧側となるように図14の回路を接続した構成で行った。その際、キャパシタC1,C2の容量値は、共に0(接続しない)または共に0.5pFとした。上記回路の負電圧となる接地配線側には、図14の端子GNDを接続した。また、入力電圧信号Vinの周波数は2.5GHzとした。
図15のグラフも前記実施の形態1での図2と同様に示している。また、図15のグラフの横軸の負側は、入力電圧信号Vinの極性を逆にし、端子VDDを端子GNDよりも負電圧側となるようにした場合のシミュレーション結果を示し、この場合も図2と同様に、最小値Vin_min、最小値Vout_minとして示し、Rは、最小値Vin_minに対する最小値Vout_minの比として計算した。
なお、図16に、図15の部分拡大図を同様に示す。
図16のグラフにおいて、最大値Vout_maxは、キャパシタC1の容量値が0の場合の特性、及びキャパシタC1の容量値が0.5pFの場合の特性が、矢印A5の順番で示されている。
同様に、図15、図16のグラフにおいて、比Rは、キャパシタC1の容量値が0の場合の特性、及びキャパシタC1の容量値が0.5pFの場合の特性が、矢印A6の順番で示されている。
図16のグラフより、図14の回路を接続する際に、容量値が0.5pFのキャパシタC1を設けた場合と、キャパシタC1を設けない場合とを比較する。
図14の回路も、図11の回路と同様に、過電圧保護が働く電圧は、13.1V程度が期待される。
キャパシタを接続しない場合は、上記の過電圧保護が働くと期待される電圧より低い、Vin_maxが11.5V付近から、Vout_maxの傾きが小さくなり(Rが小さくなり)、高周波信号(出力電圧信号Vout)が歪み始めている。
一方、容量値が0.5pFのキャパシタC1を設けた場合、最大値Vin_maxが13.5V(ボルト)付近までは、最大値Vout_maxが最大値Vin_maxの増加に応じて増加しており、高周波信号(出力電圧信号Vout)の歪みが改善されていることがわかる。
即ち、高周波信号が伝送される配線に過電圧保護回路31を接続しても、過電圧保護が働き始める13.1Vまで(シミュレーション結果では更に少し高い13.5V程度まで)、負電圧としては、−13.1Vまで(シミュレーション結果では更に少し低い−13.5V程度まで)は、高周波信号(出力電圧信号Vout)の歪が抑制されていることがわかる。
図11の過電圧保護回路21及び図14の過電圧保護回路31は、図4の過電圧保護回路2を2個直列に接続した構成となっており、図11の過電圧保護回路21と図14の過電圧保護回路31とではその接続の極性が逆になっている。
図4〜図9の過電圧保護回路においても同様に、2個の素子を直列に接続する構成とすることにより、入力電圧信号の正逆両方向において高い耐圧を有し、歪が少ない過電圧保護回路を提供することが可能となる。
なお、図14において、図11と同様にトランジスタTr2,Tr8のコレクタは、開放としているが、実施の形態1と同様にしてもよい。例えばトランジスタTr2のコレクタを、トランジスタTr1のベース、またはコレクタに接続しても良く、トランジスタTr8のコレクタを、トランジスタTr7のベース、またはコレクタに接続しても良い。
図17(a)は、図8の過電圧保護回路6を2個逆方向に接続した過電圧保護回路41の回路図であり、図17(b)は、過電圧保護回路41の平面図である。
過電圧保護回路41において、符号42は、NPNトランジスタTr1,Tr2,Tr10,Tr11の共通のコレクタ電極を示す。符号43は、NPNトランジスタTr2のエミッタ電極を示す。符号44は、NPNトランジスタTr1,Tr2のベース電極を示す。符号45は、NPNトランジスタTr1のエミッタ電極を示す。符号46は、ダイオードD1のアノード電極を示す。
符号47は、ダイオードD5のアノード電極を示す。符号48は、NPNトランジスタTr10のエミッタ電極を示す。符号49は、NPNトランジスタTr10,Tr11のベース電極を示す。符号50は、NPNトランジスタTr11のエミッタ電極を示す。
過電圧保護回路41では、ダイオードD10,D5に、NPNトランジスタTr1,Tr2,Tr10,Tr11のコレクタ−ベース接合と同一のPN接合を用いている。この接続構成とした場合、コレクタ領域51が過電圧保護回路41において共通となる特殊な回路となり、小型で極性を気にせず使用できるため、高周波回路に極めて適した過電圧保護回路となる。
つまり、図14のTr1、Tr2,D10,C1による回路が、図8に示す過電圧保護回路6と同等な回路であり、Tr10、Tr11,D5,C3による回路が、同様に図8に示す過電圧保護回路6と同等な回路となり、それらが端子を逆向きに直列に接続された構成、つまり、過電圧保護回路6での入力端子である端子VDD同士を接続し、両方の過電圧保護回路6の出力端子である端子GNDを、新たな入力端子および新たな出力端子とした構成となっている。
図18は、図8の回路のシミュレーション結果を示すグラフである。図19は、図17の回路のシミュレーション結果を示すグラフである。シミュレーションは実施の形態1と同様の要領で行っている。キャパシタC1,C2の容量はそれぞれ0.5pF(ピコファラド)とした。
図18,19では、キャパシタを除いている時の特性を破線で示し、キャパシタを追加しているときの特性を実線で示している。過電圧保護回路41と、実施の形態1の過電圧保護回路6とは、キャパシタC1,C2を備えない場合でも歪が他の構成よりなぜか少ない。このため、図6,7では、歪みの改善が良くわかるように、比Rをデシベルで示し、電力通過損失としている。比Rは電圧の比であるため、10を底とする常用対数をとり、log10Rとし、20を掛けて20log10R〔dB〕として表記した。
本実施の形態において示される回路の過電圧保護が働く電圧は同様に、11.9V程度と計算される。つまり、Tr11のベース−エミッタ逆方向耐圧(約9.5V)+Tr10の導通し始めるベース−エミッタ電圧(約1.2V)+ダイオードD10の順方向の導通電圧(約1.2V)が期待される。また、Vinを負に印加した場合も同様に、−11.9V程度が期待されることとなる。
図18,19では、キャパシタを追加している時の特性は、キャパシタを除いている時の特性よりもRの値の低下が少なく、過電圧保護が働く電圧の直前ではその差が、0.05dB〜0.1dB程度となっている、と同時に入力信号強度(Vin_max)の増加に伴う電力通過損失の変化がより少なくなっている。つまり、電力通過損失が少ないと共に、信号が歪みにくい特性となっている。WLAN(Wireless Local Area Network)等の線形性増幅器では、回路全体の歪が0.2dB〜0.3dB程度変化することにより特性の劣化(伝送特性のエラーの増加)が生じ始める。このため、本来増幅を行わない過電圧保護回路が有する0.1dBの歪は無視できない。
キャパシタC1,C2を備える実施の形態2の過電圧保護回路21,31,41、及びキャパシタC1を備える実施の形態1の過電圧保護回路1〜7は、線形性増幅器により適した過電圧保護回路として利用することが出来る。
本発明は、上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
また、実施の形態1に示す、過電圧保護回路を逆方向に2個直列に接続したことを特徴とする実施の形態2に示す過電圧保護回路においては、必ずしも同じ回路構成の過電圧保護回路に限られるものではなく、図1、図6、図7、図8のように異なる回路構成を過電圧保護特性が逆方向となるように接続した構成でもかまわない。