JP4896137B2 - Ｅｓｄ保護回路 - Google Patents

Description

本開示は、低キャパシタンス負荷型の静電放電（ＥＳＤ）保護回路に関し、より具体的には、電力増幅器用のオンチップ電圧過負荷保護回路、電気通信回路等の集積回路のＲＦ入力ピン用のオンチップＥＳＤ保護回路、および分布増幅器の擬似伝送線との統合のためのユニット保護セルとして使用するための、ＥＳＤ保護回路に関する。

通常、ＲＦ電力増幅器のコレクタ出力は、しばしばＲＦチョークと呼ばれるＲＦインダクタ、および出力インピーダンス整合ネットワークと接続される。出力インピーダンス整合ネットワークのもう一方は、アンテナ等の端子で終端される。トランジスタコレクタ出力での電圧は、

と記述される。結果として、トランジスタコレクタでの電圧は供給電圧よりも高くなることがある。さらに、この電圧がどの程度高いかは、出力インピーダンス整合ネットワークのインピーダンスに依存する。アンテナが緩んでいたり遮蔽されていたりした場合等の出力インピーダンス不整合状態では、反射信号がトランジスタに反射し、トランジスタの接合が損傷を受ける程激しく、大きな電圧波形を生成する。さらに、高い効率で高い出力を供給する必要性のために、出力増幅器はしばしば、コレクタ電流のオンおよびオフを切り替えるトランジスタ入力電圧が非常に高いオーバードライブ状態で動作する。

オーバードライブ時、トランジスタは、図１に示すように、コンデンサＣと並列のスイッチＳとみなされ得る。スイッチＳが短絡すると、インダクタを流れる電流が最大となる。Ｓが開いた直後、インダクタ電流はすぐにはゼロとならないため、インダクタ電流はトランジスタのキャパシタンスと出力インピーダンスのネットワークに流れる。大量のインダクタ電流のために、コレクタ出力での過渡電圧は非常に高くなり得る。過度の電圧過負荷は、降伏電圧を上回ると、デバイスの故障や信頼性の低下につながり得る。

出力端子インピーダンスが５０オームであっても、ＲＦオーバードライブ時の過渡コレクタ出力電圧波形は、図２ａに示すように降伏電圧よりも大きくなり得る。図示される過電圧は正であるため、Ｃ−ＥおよびＣ−Ｂの接合は弱い。出力インピーダンスの不整合と変調入力信号がオーバードライブに組み合わされると、電圧過負荷がより激しくなり得る。アンテナが接続されていない場合等の開いた端子に、ＲＦオーバードライブが加わると、図２ｂに示されるように、出力電圧は最も激しくなる。過渡出力電圧は非常に大きいため負の値にも達し、この場合Ｅ−Ｂ接合もまた弱くなる。短絡した端子にＲＦオーバードライブが加わると、電圧過負荷は開いた端子ほど激しくはないが、図２ｃに示されるように、それでもまだ５０オームの場合よりも激しい。入力信号の変調は、さらに過渡出力電圧を追加する可能性がある。パルス列による単純なＡＭ変調にＲＦオーバードライブが加わっても、図２ｄに示されるように、電圧過負荷はさらに悪化する。多段増幅器の場合、ドライバステージがオーバードライブされると、ドライバステージの電圧スパイクが出力ステージにより増幅されるため、出力ステージでの電圧過負荷はさらに悪化する可能性がある。通常、トランジスタの故障は出力ステージでの電圧過負荷により発生するが、ドライバステージで発生する場合もある。

電圧過負荷保護回路の機能は、過電圧を安全なレベルにクランプして、トランジスタか
ら過負荷電流を迂回させることである。この電圧クランプの設計は、電力増幅器の動作が干渉されないように、信号の電圧振幅を考慮しなければならない。電圧過負荷保護回路は、ＲＦ性能が影響されないように、負荷容量が低くなければならない。

電圧過負荷保護回路として使用され得る、図３に示すＥＳＤ保護回路は、ＣＭＯＳ用のＶＤＤ−ＶＳＳクランプ回路として設計されている［Ｋｅｒ，２００１］。絶縁されていないダイオードに関連したダイオードの漏洩問題を回避するため、ダイオードは選択的にフィールド酸化物上にドープされる。この設計は、ＮＭＯＳ（Ｍｎ３）をトリガするためのダイオードストリング（Ｄ１）を使用する。Ｒ３にわたる電圧がＭｎ３をオンにする。

電圧過負荷保護回路として使用され得る、図４に示すダイオードストリングを使用したＥＳＤ保護回路は、ＧａＡｓ ＨＢＴ設計においてよく見られ、一般に使用されている。ＧａＡｓ上のダイオードは、ＭＯＶＣＤまたはＭＢＥのいずれかのエピ層で形成されるため、シリコンの埋め込みダイオードに関連した電流の漏洩問題を有さない。

正電圧がパッド（ＰＡＤ）（図４）に印加されると、ダイオードストリング（Ｄ２）がオンになる。次いで、過負荷電流は、ダイオードのストリングを介して弱まる（ｓｉｎｋ）。ダイオードの数は、ダイオードをオンにする事前設定された電圧を決める。パッドに負電圧が印加されると、リバースダイオード（Ｄ３）がオンになり、過負荷電流を弱める。ダイオードの直列抵抗により、必要とされるダイオードの面積は非常に大きい。これは逆にダイオードのキャパシタンスを増加させることになり、周波数帯域幅を制限することができる。

ＳｉＧｅの場合、図５に示される絶縁されていない埋め込まれたダイオードストリングは、図６に示される直列のバイポーラトランジスタ（ＢＰＴ１）の組となる。温度が上昇するに従い、コレクタから基板への漏洩電流が増加する。この電流漏洩により、接地への電流フローのために、後ステージは電流密度が比較的低くなる。その結果、ダイオードストリングにわたり、段階的に減少する電圧降下が生じる。したがって、ダイオードを絶縁する必要がある。

電気通信用集積回路等の集積回路のＲＦ入力ピンのＥＳＤ保護は難しい場合がある。ＲＦ入力ピンでの動作電圧は低いため、ＥＳＤ保護回路のターンオン電圧は低くなければならない。それでも、ＲＦ入力ピンＥＳＤ保護では、ＥＳＤイベント時、ＲＦ信号入力でのベース−エミッタ間接合が、ＥＳＤ保護回路の前に最初にオンにならなければならない。ＥＳＤ保護回路は、ベース−エミッタ間抵抗の降下によりベース電圧が十分高くなった時だけオンになることができる。この特有の問題により、ベース−エミッタ間は、保護回路がオンになる前に、常にある程度のＥＳＤ応力に耐えなければならない。この理由から、ＲＦ入力ピンに対するＥＳＤ電圧保護はより難しい。

さらに、入力ＥＳＤ保護回路は、ＥＳＤ応力時、順方向のベース−エミッタ間の過電流を制限しなければならない。２ダイオードストリングＥＳＤ保護回路の使用は、一般にＲＦ出力およびＤＣピンで使用されるダイオードストリングにおける多数の直列ダイオードに関連した、著しい抵抗電圧降下の問題を生じさせることなしに機能する。シミュレーションはまた、２ダイオードストリングは、低キャパシタンスおよび低ターンオン抵抗を有するであろうことが示されている。しかし、２ダイオードストリングは、ダイオードの数が比較的小さいことに起因してターンオン電圧が低いため、入力電圧振幅が大きい場合には漏洩電流がより大きい。ターンオン電圧が低いことに起因して、２ダイオードストリングは、入力ＲＦ電力が１０ｄＢｍを超えると漏洩電流が著しくなり、線形性が悪くなる（２トーンの３次相互変調積）。

分布増幅器は、その伝送線の特性に起因して非常に広い帯域幅を有する。しかし、ＥＳＤ保護回路が分布増幅器に加えられると、ＥＳＤ保護回路のキャパシタンス負荷が分布増幅器の帯域幅を減少させ得る。

したがって、電力増幅器用の過負荷保護回路、電気通信回路等の集積回路のＲＦ入力ピン用のＥＳＤ保護回路、および分布増幅器のためのユニット保護セルとして使用するための、改善されたＥＳＤ保護回路が必要とされている。

本明細書に開示される実施形態は、電力増幅器用のオンチップ電圧過負荷保護回路、電気通信用集積回路等の集積回路のＲＦ入力ピン用のオンチップＥＳＤ保護回路、および分布増幅器の擬似伝送線との統合のためのユニット保護セルとして使用するための、ＥＳＤ保護回路を提供する。一実施形態では、過負荷保護回路は、スイッチをトリガするために使用される正閾値電圧トリガを含む。前記正閾値電圧トリガは、好ましくは、単一の抵抗器と直列のダイオードストリングを備える。前記スイッチは、好ましくは、単一のリバースダイオードと直列のバイポーラトランジスタスイッチを備える。

別の実施形態では、前記正閾値電圧トリガは、単一のダイオードおよび単一の抵抗器と直列の、ダイオードストリングを備える。前記電圧トリガは、単一のリバースダイオードと直列のダーリントンペアトランジスタスイッチをトリガするために使用される。前記ダーリントンペアトランジスタスイッチは、第２のトランジスタと直列の第１のトランジスタを備える。ＥＳＤおよび電圧過負荷の両方の保護を提供する同一の回路に対しては、適正なターンオン電圧と、保護されることができる過負荷電圧レベルとを決定するために、ダイオードの数が慎重に選択され得る。それぞれの実施形態において、過度の負の過負荷電圧をクランプするために、リバースダイオードが使用され得る。

電圧過負荷イベント時に、過電圧はトリガのダイオードストリングにわたって結合され、スイッチをオンにする。電圧過負荷保護回路は非常に高速であり、好ましくは電力増幅器よりも速い。好ましくは、電圧トリガは、２０ｐｓｅｃ未満でオンになる。好適な実施形態では、ダイオードは絶縁された埋め込みダイオードである。

上記過負荷保護回路は、好ましくは、従来の過負荷保護回路のためのダイオードストリング法よりも寄生容量（ｐａｒａｓｉｔｉｃ ｃａｐａｃｉｔａｎｃｅ）が小さい。シミュレーションによると、従来の回路は、同様の過負荷保護性能を備えた本願の過負荷保護回路の２倍の寄生容量を有することが示されている。さらに、本発明の過負荷保護回路は、ＥＳＤ保護回路のための従来のダイオードストリング法の４分の１の面積を占め、２分の１のキャパシタンスを有する。大きさがより小さいことは、過電流を流すために、より効率的なダーリントンペアに起因する。キャパシタンスがより小さいことにより、本明細書で提供される過負荷保護回路は、より高い周波数での主回路の回路性能を向上させ得る。

電気通信集積回路等の集積回路のＲＦ入力ピンのオンチップＥＳＤ保護回路として使用するための、ＥＳＤ保護回路の実施形態では、ＥＳＤ保護回路は、好ましくは、コンデンサによりトリガされるダーリントントランジスタスイッチを含む。好適な実施形態では、ダーリントントランジスタスイッチは、好ましくは２つまたは３つのトランジスタを有する。

ＥＳＤイベント時に、ＥＳＤはコンデンサにわたって結合され、ダーリントンスイッチ
をオンにする。ダーリントンスイッチは電流利得が大きいため、ダーリントンスイッチをトリガするために少量の入力ＥＳＤ電流のみが必要であり、結果的にトリガコンデンサのサイズが小さくなる。トリガコンデンサはまた、ＤＣ電流をブロックし、高出力での漏洩電流を低減し、線形性を改善し、また全体のキャパシタンス負荷を低くするという利点を有する。

本明細書に開示される実施形態は、分布増幅器のための改善されたＥＳＤ保護回路を提供し、該ＥＳＤ保護回路は、分布増幅器の擬似伝送線内に組み込まれる。この図式では、ＥＳＤ保護回路は各トランジスタステージに分配されるため、ＥＳＤ保護回路のキャパシタンスが組み込まれ、擬似伝送線を形成するために使用されるキャパシタンスの一部となる。ＥＳＤ保護回路がより多くなるため、それぞれの電流スイッチ（ダーリントンペア）の大きさを減少してより低いキャパシタンスを得ることができる。

ＥＳＤ保護回路は、ダイオードトリガ型またはコンデンサトリガ型であり得る。

さらに、本発明の目的および利点は、以下の詳細な説明と添付の図面より明らかとなる。

製造、構造および動作を含む本発明の詳細は、添付の図面を検討することにより突き止められ得、これらの図面において、同様の参照符号は同様の部分を指す。

図面は縮尺通りに描かれてはおらず、類似の構造または機能を持つ要素は、すべての図面において、説明のために概して同様の参照符号により表示されている。また、図面は、好適な実施形態の説明を補助することを意図していることを理解するべきである。

以下に開示されるさらなる特徴および教示はそれぞれ、電力増幅器用のオンチップ電圧過負荷保護回路、電気通信用集積回路等の集積回路のＲＦ入力ピン用のオンチップＥＳＤ保護回路、および分布増幅器の擬似伝送線との統合のためのユニット保護セルとして使用するための、ＥＳＤ保護回路を提供するその他の特徴および教示とは別個に、あるいはそれと併せて利用することができる。これらのさらなる特徴および教示の多くを、別個に、および併せて利用する本発明の代表的な例を、添付の図面を参照しながらさらに詳しく説明する。この詳細な説明は、単に、本教示の好適な態様を実施するためのさらなる詳細を当業者に教示することを意図するものであり、本発明の範囲を限定することを意図しない。したがって、以下の詳細な説明で開示される特徴およびステップの組み合わせは、最も広い意味で本発明を実施するとは限らず、むしろ本教示の代表的な例を具体的に説明するためだけに教示される。

また、代表的な例および従属請求項の様々な特徴は、本教示のさらなる有用な実施形態を提供するために、具体的かつ明確に列挙されていない方法で組み合わされ得る。さらに、明細書および／または請求項で開示されるすべての特徴は、本来の開示の目的のために、また実施形態および／または請求項における特徴の構成とは無関係の請求される対象を制限するために、各々別個に独立して開示されることが意図されることが明確に留意されるべきである。また、値の範囲または要素のグループが示されている場合はすべて、本来の開示のために、また請求される対象を制限するために、すべての中間値または中間的要素の可能性も開示していることも明確に留意すべきである。

本明細書に開示される実施形態は、出力インピーダンス不整合、ＲＦオーバードライブ、および変調入力信号状態における、電力増幅器のオンチップ電圧過負荷保護回路、電気通信用集積回路等の集積回路のＲＦ入力ピン用のＥＳＤ保護回路、および、性能を低下さ
せることなく分布増幅器等の広帯域増幅器の擬似伝送線と統合されるユニット保護セルとして使用される、低負荷容量オンチップＥＳＤ保護回路を提供する。ヘテロ接合バイポーラトランジスタ技術により実装される電気通信用集積回路用の低負荷容量オンチップＥＳＤ保護回路は、２００２年１月１８日出願の米国仮特許出願第６０／３４９，８９９号に説明され、該出願は本明細書において参照によって援用される。

過負荷保護回路の好適な実施形態の概略を、図７、８、および図９に示す。図７を参照すると、図示されるように、過負荷保護回路１００は、好ましくは、正および負の過負荷電圧補償ブロック、それぞれ１１０および１２０を含む。正の補償ブロック１１０は、好ましくは電圧トリガ１１２およびスイッチ１１４を含む。負の補償ブロック１２０は、好ましくはスイッチ１２２を含む。

図８を参照すると、過負荷保護回路は正閾値電圧トリガ１１２を含み、該トリガは単一の抵抗器Ｒ１と直列のダイオードストリングＤ２を備えるのが好ましい。スイッチ１１４と結合されるトリガ１１２は、スイッチ１１４をトリガするために使用される。図示されるように、スイッチ１１４は、好ましくは、単一のダイオードＤ５と直列のバイポーラトランジスタスイッチＱ３である。

図９を参照すると、正閾値電圧トリガ１１２は、好ましくは、単一のダイオードＤ４および単一の抵抗器Ｒ１と直列の、ダイオードストリングＤ２を備える。電圧トリガ１１２は、好ましくは、単一のダイオードＤ５と直列のダーリントンペアトランジスタスイッチ１１４に結合され、該スイッチをトリガするために使用される。ダーリントンペアトランジスタスイッチ１１４は、好ましくは、第二のトランジスタＱ３と直列の第１のトランジスタＱ２を備える。同一の回路がＥＳＤおよび電圧過負荷の両方の保護を提供する場合は、適正なターンオン電圧と、保護されることができる過負荷電圧レベルとを決定するために、ダイオードの数が慎重に選択され得る。

図８および図９の両方に示されるリバースダイオードＤ３が、過度の負の過負荷電圧をクランプするために使用され得る。

図１０（実線）は、電圧過負荷保護回路が過電圧をクランプしている状態での、トランジスタ出力波形を示す。出力インピーダンス不整合の状態、ＲＦオーバードライブ、および／または変調入力信号状態等の電圧過負荷イベント時に、過負荷電流はトリガのダイオードストリングＤ２にわたって結合され、スイッチをオンにする。電圧過負荷保護回路のターンオン時間は非常に速く、図１１に示されるように、２０ｐｓｅｃ未満である。

ＳｉＧｅ ＨＢＴ電力増幅器を保護するために、図８および９に示されるものと同一の保護回路トポロジが実装され得る。ＳｉＧｅ ＨＢＴはＧａＡｓ ＨＢＴよりも降伏電圧が低いため、電圧過負荷保護回路は、ＳｉＧｅ ＨＢＴ電力増幅器の信頼性を改善するために非常に重要である。図８および９に示す過負荷保護回路トポロジは、ＧａＡｓおよびＳｉＧｅ電力増幅器の加工技術だけではなく、シリコンバイポーラやＣＭＯＳ等の電力増幅器の処理技術によって実装され得る。

好適な実施形態では、図１２に示されるように、ダイオードは絶縁された埋め込みダイオードである。絶縁された埋め込みダイオードは、従来の工程を用いて有利に構築される。

図８および９に示されるダイオードストリングトリガ型の過負荷保護回路は、電圧振幅と動作電圧が高いＲＦ出力ピンおよびＤＣピン用のＥＳＤ保護回路として有利に機能する。しかし、上記のように、ＲＦ入力ピンの保護に使用されるＥＳＤ保護回路は、さらなる
課題に対応しなければならない。

ＲＦ入力ピン用のＥＳＤ保護回路２００を図１３に示す。第２のトランジスタＱ２と直列の第１のトランジスタＱ１を備えるダーリントンペアトランジスタスイッチ２１４を含む回路２００は、図８および９に示したトリガダイオードストリングを、コンデンサＣ１で置き換えることにより変更される。コンデンサＣ１は、単一のダイオードＤ１と直列のトランジスタスイッチ２１４のトリガ２１２として動作する。ＥＳＤイベント時、ＥＳＤ電流はコンデンサＣ１に結合され、ダーリントンペア２１４をオンにする。ダーリントンペア２１４は電流利得が大きいため、ダーリントンペア２１４をトリガするには少量の入力ＥＳＤ電流のみが必要であり、結果的にトリガコンデンサＣ１（２１２）のサイズが小さくなる。また、コンデンサＣ１は、ＤＣ電流をブロックし、高出力での漏洩電流を低減し、線形性を改善し、また全体のキャパシタンス負荷を低くするという利点を有する。回路は必ずしもパッドに直接接続されているわけではないが、ＥＳＤは通常パッドを介して回路の外から伝達するため、ＥＳＤ保護回路はパッドでのＥＳＤ保護を提供する。

ダーリントンスイッチ２１４は、好ましくは、図１３ａに示されるように直列に配置された２つのトランジスタＱ１およびＱ２を備えるか、または図１３ｂに示されるように直列に配置された３つのトランジスタＱ１、Ｑ２およびＱ３を備える。測定の結果、２トランジスタダーリントンスイッチはより良いＥＳＤ保護を提供するが、３トランジスタダーリントンスイッチはキャパシタンスがより小さいことが示されている。図１４ａおよび図１４ｂで確認されるように、コンデンサトリガ型ダーリントンペアＥＳＤ保護回路のＤＣおよびＲＦ漏洩電流は、２ダイオードＥＳＤ保護回路よりも小さい。さらに、コンデンサトリガ型ダーリントンペアＥＳＤ保護回路は、図１５に示されるように、より良い線形性を有する。

図８、図９および図１３の両方にそれぞれ示されるリバースダイオードＤ３ならびにＤ２は、負の過電圧をクランプするために使用することができる。

分布増幅器は、その伝送線の特性に起因して非常に広い帯域幅を有している。しかし、図１６に示すように、ＥＳＤ保護回路３１０が分布増幅器３００に付加されると、ＥＳＤ保護回路３１０のキャパシタンス負荷が分布増幅器３００の帯域幅を減少させ得る。帯域幅の減少を最小限に留めながらＥＳＤの堅牢性を改善するために、図１７に示されるように、ＥＳＤ保護回路４１０および４２０が分布増幅器４００の擬似伝送線内に組み込まれ得る。この方式では、ＥＳＤ保護回路４１０は各トランジスタステージ４３０に分配されるため、ＥＳＤ保護回路４１０、４２０のキャパシタンスが組み込まれ、擬似伝送線を形成するために使用されるキャパシタンスの一部となる。分配されたＥＳＤ保護により、大きなＥＳＤ保護回路は、各ＥＳＤ保護回路のキャパシタンスが各ステージで組み込まれた、２つ以上のより小さな回路に有利に分割することができる。ＥＳＤ保護回路がより多くなるため、それぞれの電流スイッチ（ダーリントンペア）の大きさを減少させ得る。全キャパシタンスが同じかあるいはより大きい場合でも、キャパシタンス負荷が組み込まれるため、分布増幅器へのキャパシタンス負荷はより小さくなる。分布ＥＳＤの図式は、その他の非ダーリントンＥＳＤ保護回路にも適用することができる。

図１７に示されるように、ＥＳＤ保護を備えた分布増幅器４００の好適な実施形態は、コレクタ電圧ピンＶＣ、ＲＦ出力ピンＲＦ ＯＵＴ、ＲＦ入力ピンＲＦ ＩＮ、第１のベース電圧ピンＶＢ１、第２のベース電圧ピンＶＢ２、および複数のトランジスタステージ４３０を備える。増幅器４００は、好ましくは、ピンＶＣ、ＶＢ１、およびＶＢ２でのダイオードトリガ型ＥＳＤ保護回路４１０と、それぞれのトランジスタステージ４３０に分配されたＥＳＤ保護回路とを含む。好ましくは、ダイオードトリガ型ＥＳＤ保護回路４１０は、出力伝送線に沿った上位のトランジスタステージと並列の各トランジスタステージ
に分配され、またコンデンサトリガ型ＥＳＤ保護回路４２０は、入力伝送線に沿った下位のトランジスタステージと並列の各ステージに分配される。

出力線に関して、ダイオードストリングは、ＥＳＤ電圧がダイオードストリングのターンオン電圧を上回ると、ダーリントンをオンにする。ＲＦ入力ポート保護のさらなる課題に対応するには、代替のＥＳＤ保護回路が必要である。ＲＦ入力ポートのＥＳＤ保護の場合、ＥＳＤイベント時にＲＦ信号入力のベース−エミッタ間の接合がオンになる。つまり、ＥＳＤ保護回路は、ベース−エミッタ間抵抗の降下によりベース電圧が十分高くなった時だけオンになる。この特有の問題により、ベース−エミッタ間は、保護回路がオンになる前に、ある程度のＥＳＤ応力に耐えなければならない。この理由から、入力に対するＥＳＤ電圧保護はより難しい。入力ＥＳＤ保護回路は、ＥＳＤ応力時、順方向のベース−エミッタ間の過電流を制限しなければならない。そのため、コンデンサによりトリガされるダーリントンペアを備えたＥＳＤ保護回路が使用される。ＥＳＤイベント時に、ＥＳＤはコンデンサに結合され、ダーリントンペアをオンにする。また、コンデンサは、ＤＣ電流をブロックし、高出力での漏洩を低減し、また全体のキャパシタンス負荷を低くするという利点を有する。

分布増幅器において、全体的な帯域幅は、それぞれのトランジスタステージの帯域幅により決まる。すべてのＥＳＤ保護回路のキャパシタンス負荷は分割されているため、帯域幅に影響するキャパシタンスはごく一部であろう。これにより、各ＲＦピンにただ１つの大きなＥＳＤ保護回路を備えた場合よりも、帯域幅が改善される。図１８は、ＥＳＤ保護回路のない分布増幅器、各ＲＦピンに単一のＥＳＤ保護回路を備える分布増幅器、および、各ステージで分配されるＥＳＤ保護回路を備え、擬似伝送線によりキャパシタンスが組み込まれた分布増幅器の擬似トランスインピーダンスを比較したものである。図１８に示されるように、同じレベルのＥＳＤ保護において、擬似伝送線に沿ってＥＳＤ保護回路が分配されると、帯域幅の減少が著しく低下する。

図８、９、および１３を再び参照すると、ダイオードトリガ型およびコンデンサトリガ型のＥＳＤ保護回路の典型的な実施形態が示されている。図８において、ダイオードトリガ型ＥＳＤ保護回路は、単一の抵抗器Ｒ１と直列のダイオードストリングＤ２を備える、正閾値電圧トリガを含む。前記トリガは、単一のダイオードＤ５と直列のバイポーラトランジスタスイッチＱ３をトリガするために使用される。図９において、正閾値電圧トリガは、単一のダイオードＤ４および単一の抵抗器Ｒ１と直列のダイオードストリングＤ２を備える。前記電圧トリガは、単一のダイオードＤ５と直列のダーリントンペアトランジスタスイッチをトリガするために使用される。前記ダーリントンペアトランジスタスイッチは、第２のトランジスタＱ４と直列の第１のトランジスタＱ２を備える。ＥＳＤおよび電圧過負荷の両方の保護を提供する同一の回路に対して、ダイオードの数が慎重に選択され得る。

コンデンサトリガ型ＥＳＤ保護回路を図１３に示す。好ましくは、第２のトランジスタＱ２と直列の第１のトランジスタＱ１を備えるダーリントンペアトランジスタスイッチを含む回路は、図８および９に示したトリガダイオードストリングを、コンデンサＣ１と置き換えることにより変更される。コンデンサＣ１は、トランジスタスイッチのトリガとして動作する。

上記明細書において、特定の実施形態を参照して本発明が説明されてきた。しかし、本発明のより広範な精神と範囲から逸脱しない範囲で、種々の修正や変更をなされ得ることは明らかである。例えば、一実施形態のそれぞれの特徴は、他の実施形態で示される他の特徴と組み合わされ得、適合させ得る。当業者に公知の特徴や工程が、必要に応じて同様に組み込まれ得る。付加的かつ明白に、必要に応じて機能を加えたり除いたりされ得る。
したがって、本発明は、添付の特許請求の範囲およびその均等物を考慮することを除くこと以外には制限されない。

図１は、ＲＦオーバードライブのスイッチとしてモデル化されるトランジスタの概略図である。 図２は、ＲＦオーバードライブ時の、ＷＣＤＭＡ電力増幅器のコレクタ出力における、擬似電圧波形のグラフ表示であり、このとき出力端子は、（ａ）５０オームであり、（ｂ）開放されており、（ｃ）短絡されており、かつ（ｄ）５０オームで、入力信号がパルスでＡＭ変調されている。 図２は、ＲＦオーバードライブ時の、ＷＣＤＭＡ電力増幅器のコレクタ出力における、擬似電圧波形のグラフ表示であり、このとき出力端子は、（ａ）５０オームであり、（ｂ）開放されており、（ｃ）短絡されており、かつ（ｄ）５０オームで、入力信号がパルスでＡＭ変調されている。 図２は、ＲＦオーバードライブ時の、ＷＣＤＭＡ電力増幅器のコレクタ出力における、擬似電圧波形のグラフ表示であり、このとき出力端子は、（ａ）５０オームであり、（ｂ）開放されており、（ｃ）短絡されており、かつ（ｄ）５０オームで、入力信号がパルスでＡＭ変調されている。 図２は、ＲＦオーバードライブ時の、ＷＣＤＭＡ電力増幅器のコレクタ出力における、擬似電圧波形のグラフ表示であり、このとき出力端子は、（ａ）５０オームであり、（ｂ）開放されており、（ｃ）短絡されており、かつ（ｄ）５０オームで、入力信号がパルスでＡＭ変調されている。 図３は、ＶＤＤ−ＶＳＳ間クランプ回路の概略図である。 図４は、すべてのダイオードを使用するオンチップ電圧過負荷保護回路の概略図である。 図５は、ｐ基板ＳｉＧｅにおけるダイオードストリングの断面図である。 図６は、ｐ基板ＳｉＧｅにおける、絶縁されていない埋め込みダイオードストリングの概略図である。 図７は、電圧過負荷保護回路の概略ブロック図である。 図８は、単一のバイポーラトランジスタスイッチを使用した、オンチップ電圧過負荷保護回路の概略図である。 図９は、ダーリントンペアスイッチを使用した、オンチップ電圧過負荷保護回路の概略図である。 図１０は、ＲＦオーバードライブ時の、シミュレートされたコレクタ出力電圧波形をグラフ表示したものであり、このとき出力端子インピーダンスは５０オームで、（ａ）はコレクタ出力が電圧過負荷保護回路と接続されている場合（実線）、（ｂ）は接続されていない場合（点線）である。 図１１は、図１０の拡大図である。 図１２は、ＳｉＧｅのベース−エミッタ接合を使用した絶縁された埋め込みダイオードの断面図である。 図１３は、（ａ）２つのトランジスタ、および（ｂ）３つのトランジスタのダーリントンスイッチを使用した、ＲＦ入力ピンのためのコンデンサトリガ型ダーリントンスイッチＥＳＤ保護回路の概略図である。 図１４は、（ａ）ＥＳＤ保護回路のシミュレートされたＤＣ漏洩電流、および（ｂ）ＥＳＤ保護回路のシミュレートされたＲＦ漏洩電流を示したグラフ表示である。 図１５は、ＥＳＤ保護回路の概略的な２トーンの３次相互変調積のグラフ表示である。 図１６は、それぞれのピンにおいて単一のＥＳＤ保護回路を備えた、広帯域分布増幅器の概略図である。 図１７は、擬似伝送線に組み込まれたＥＳＤ保護回路を備えた、広帯域分布増幅器の概略図である。 図１８は、ＥＳＤ保護回路のない分布増幅器とＥＳＤ保護回路を備えた分布増幅器のシミュレートされたトランスインピーダンスの比較を示したグラフ表示を含み、後者はＲＦピンでの単一のＥＳＤ保護回路か、または擬似伝送線に組み込まれたＥＳＤ保護回路を備える。

Claims (46)

1. 過負荷保護を備えたＲＦ回路であって、
   前記ＲＦ回路は、
   複数のＲＦ増幅器ステージを含む分布ＲＦ増幅器であって、各ＲＦ増幅器ステージは、ＲＦ出力伝送線に沿って分布ノードに接続されたＲＦ出力を有する、分布ＲＦ増幅器と、
   前記ＲＦ出力伝送線に沿って前記分布ノードの各々において接続された複数の過負荷保護回路と
   を含み、
   各過負荷保護回路は、
   正電圧閾値トリガと、
   前記正電圧閾値トリガに結合されたダーリントントランジスタまたはバイポーラトランジスタのいずれかを含むスイッチと、
   前記スイッチ内の前記ダーリントントランジスタまたは前記バイポーラトランジスタのコレクタと直列に結合されたダイオードと
   を含む、ＲＦ回路。
2. 前記正電圧閾値トリガは、複数のダイオードを含むダイオードストリングを含む、請求項１に記載のＲＦ回路。
3. 前記正電圧閾値トリガは、前記ダイオードストリングと直列に結合された抵抗器を含む、請求項２に記載のＲＦ回路。
4. 前記正電圧閾値トリガは、前記抵抗器および前記ダイオードストリングと直列のダイオードを含む、請求項３に記載のＲＦ回路。
5. 前記スイッチは、ダーリントントランジスタを含み、前記スイッチは、第１のトランジスタおよび第２のトランジスタを含む、請求項１に記載のＲＦ回路。
6. 前記ＲＦ増幅器ステージのうちの少なくとも１つのＲＦ増幅器ステージの前記ＲＦ出力は、前記ダイオードと、前記過負荷保護回路のうちの１つの過負荷保護回路の前記ダイオードストリングとの間に接続されている、請求項２に記載のＲＦ回路。
7. ＲＦ回路であって、
   前記ＲＦ回路は、
   複数のＲＦ増幅器ステージを含む分布増幅器であって、各ＲＦ増幅器ステージは、ＲＦ出力伝送線に沿って分布ノードに接続されたＲＦ出力を有する、分布増幅器と、
   前記ＲＦ出力伝送線に沿って前記分布ノードのうちの１つよりも多くの分布ノードにおいて接続された複数の過負荷保護回路と
   を含み、
   各過負荷保護回路は、
   バイポーラまたはダーリントントランジスタスイッチのいずれかに結合された正電圧閾値トリガであって、前記バイポーラまたはダーリントントランジスタスイッチのコレクタにダイオードが直列に結合されている、正電圧閾値トリガと、
   前記正電圧閾値トリガおよびスイッチに並列に結合されたリバースダイオードと
   を含む、ＲＦ回路。
8. 前記正電圧閾値トリガは、複数のダイオードを含むダイオードストリングを含む、請求項７に記載のＲＦ回路。
9. 前記正電圧閾値トリガは、前記ダイオードストリングと直列に結合された抵抗器を含む、請求項８に記載のＲＦ回路。
10. 前記正電圧閾値トリガは、前記抵抗器および前記ダイオードストリングと直列に結合されたダイオードを含む、請求項９に記載のＲＦ回路。
11. 前記正電圧閾値トリガは、第１のトランジスタおよび第２のトランジスタを含むダーリントントランジスタスイッチに結合されている、請求項７に記載のＲＦ回路。
12. 前記ＲＦ増幅器のうちの少なくとも１つのＲＦ増幅器の前記ＲＦ出力は、前記ダイオードと、前記過負荷保護回路のうちの１つの過負荷保護回路の前記正電圧閾値トリガとの間に接続されている、請求項７に記載のＲＦ回路。
13. 前記過負荷保護回路のうちの少なくとも１つは、抵抗器と直列に結合されたダイオードを含み、前記スイッチは、ダーリントントランジスタを含み、前記ダイオードおよび抵抗器の直列の組み合わせは、前記ダーリントントランジスタのベースとエミッタとの間に接続されている、請求項１に記載のＲＦ回路。
14. 電圧過負荷イベント中に負荷への接続のためのＲＦ電力増幅器を保護する方法であって、
    前記ＲＦ電力増幅器は、複数のＲＦ増幅器ステージを含む分布ＲＦ増幅器であり、各ＲＦ増幅器ステージは、ＲＦ出力伝送線に沿って分布ノードに接続されたＲＦ出力を有し、
    前記方法は、
    ＲＦ伝送線上の過負荷電流を、前記ＲＦ出力伝送線に沿って前記分布ノードのうちの１つよりも多くの分布ノードにおいて接続された複数の過負荷保護回路に結合することと、
    各過負荷回路に対して、
    その過負荷保護回路の正電圧閾値トリガにわたり前記過負荷電流の少なくとも一部を結合することと、
    前記正電圧閾値トリガに結合されたスイッチをオンにすることであって、前記スイッチは、バイオポーラトランジスタまたはダーリントントランジスタのいずれかを含む、ことと、
    前記スイッチの前記バイポーラトランジスタまたはダーリントントランジスタのコレクタと直列に結合されたダイオードおよび前記スイッチを介して前記過負荷電流を弱めることと
    を含む、方法。
15. 前記正電圧閾値トリガは、ダイオードストリングと直列に結合された抵抗器を含む、請求項１４に記載の方法。
16. 前記正電圧閾値トリガは、前記抵抗器およびダイオードストリングと直列に結合されたダイオードを含む、請求項１５に記載の方法。
17. 前記スイッチは、ダーリントントランジスタを含み、前記スイッチは、第１のトランジスタおよび第２のトランジスタを含む、請求項１４に記載の方法。
18. 前記ＲＦ電力増幅器の出力は、前記ダイオードと、前記過負荷保護回路のうちの少なくとも１つの過負荷保護回路の前記正電圧閾値トリガとの間に接続されている、請求項１４に記載の方法。
19. ＥＳＤ保護を備えた分布増幅器であって、
    前記増幅器は、
    複数の擬似伝送線と、
    前記複数の擬似伝送線の間に並列に結合された複数のトランジスタステージと、
    前記複数のトランジスタステージのそれぞれのトランジスタステージの入口および出口に分配された複数のＥＳＤ保護回路であって、前記複数の擬似伝送線に組み合わされる複数のＥＳＤ保護回路と
    を含み、
    前記複数のＥＳＤ保護回路のうちの複数のＥＳＤ保護回路は、ダイオードトリガ型であり、前記複数のダイオードトリガ型のＥＳＤ保護回路の各々は、出力伝送線に沿って前記複数のトランジスタステージの上位のトランジスタステージに並列に結合されており、
    前記複数のＥＳＤ保護回路のうちの複数のＥＳＤ保護回路は、コンデンサトリガ型であり、前記複数のコンデンサトリガ型のＥＳＤ保護回路の各々は、入力伝送線に沿って前記複数のトランジスタステージの下位のトランジスタステージに並列に結合されている、増幅器。
20. コレクタ電圧ピンならびに第１のベース電圧ピンおよび第２のベース電圧ピンと、前記コレクタ電圧ピンならびに前記第１のベース電圧ピンおよび前記第２のベース電圧ピンにおいて分配されるＥＳＤ保護回路とをさらに含む、請求項１９に記載の増幅器。
21. 前記ダイオードトリガ型のＥＳＤ回路は、スイッチに結合されたダイオードストリングを含む、請求項１９に記載の増幅器。
22. 前記ダイオードストリングは、複数のダイオードを含む、請求項２１に記載の増幅器。
23. 前記ダイオードトリガ型のＥＳＤ回路は、前記ダイオードストリングと直列の抵抗器をさらに含む、請求項２２に記載の増幅器。
24. 前記ダイオードトリガ型のＥＳＤ回路は、前記抵抗器および前記ダイオードストリングと直列のダイオードをさらに含む、請求項２３に記載の増幅器。
25. 前記スイッチは、バイポーラトランジスタスイッチである、請求項２１から２３に記載の増幅器。
26. 前記スイッチは、ダーリントントランジスタスイッチである、請求項２１から２４に記載の増幅器。
27. 前記ダーリントントランジスタスイッチは、直列の第１トランジスタおよび第２のトランジスタを含む、請求項２６に記載の増幅器。
28. 前記コンデンサトリガ型のＥＳＤ回路は、スイッチに結合されたコンデンサを含む、請求項１９に記載の増幅器。
29. 前記スイッチは、ダーリントントランジスタスイッチである、請求項２８に記載の増幅器。
30. 前記ダーリントントランジスタスイッチは、直列の第１のトランジスタおよび第２のトランジスタを含む、請求項２９に記載の増幅器。
31. 前記ダーリントントランジスタスイッチは、直列の第１、第２、および第３のトランジスタを含む、請求項２９に記載の増幅器。
32. ＥＳＤ保護を備えた分布増幅器であって、
    前記増幅器は、
    コレクタ電圧ピンと、
    ＲＦ出力ピンと、
    前記ＲＦ出力ピンを前記コレクタ電圧ピンに結合する出力伝送線と、
    ＲＦ入力ピンと、
    第１のベース電圧ピンＶＢ１と、
    前記ＲＦ入力ピンを前記第１のベース電圧ピンに結合する入力伝送線と、
    前記伝送線間に並列に分配される複数のトランジスタステージと、
    前記複数のトランジスタステージに結合された第２のベース電圧ピンＶＢ２と、
    前記複数のトランジスタステージのそれぞれのトランジスタステージの入力において分配される複数のコンデンサトリガ型のＥＳＤ保護回路と、
    前記コレクタ電圧ピンならびに第１のベース電圧ピンおよび第２のベース電圧ピンと、前記複数のトランジスタステージのそれぞれのトランジスタステージの出力とで分配される複数のダイオードトリガ型のＥＳＤ保護回路と
    を含む、増幅器。
33. 前記コレクタ電圧ピンならびに第１のベース電圧ピンおよび第２のベース電圧ピンで分配される前記ＥＳＤ保護回路が、ダイオードトリガ型である、請求項３２に記載の増幅器。
34. 前記出力伝送線に沿った前記複数のトランジスタステージの上位のトランジスタステージと並列の前記複数のトランジスタステージのそれぞれのトランジスタステージで分配される前記ＥＳＤ保護回路が、ダイオードトリガ型である、請求項３２に記載の増幅器。
35. 前記入力伝送線に沿った前記複数のトランジスタステージの下位のトランジスタステージと並列の前記複数のトランジスタステージのそれぞれのトランジスタステージで分配される前記ＥＳＤ保護回路が、コンデンサトリガ型である、請求項３２に記載の増幅器。
36. 前記ダイオードトリガ型のＥＳＤ回路は、スイッチに結合されたダイオードストリングを含む、請求項３３から３４に記載の増幅器。
37. 前記ダイオードストリングは、複数のダイオードを含む、請求項３６に記載の増幅器。
38. 前記ダイオードトリガ型のＥＳＤ回路は、前記ダイオードストリングと直列の抵抗器をさらに含む、請求項３７に記載の増幅器。
39. 前記ダイオードトリガ型のＥＳＤ回路は、前記抵抗器および前記ダイオードストリングと直列のダイオードをさらに含む、請求項３８に記載の増幅器。
40. 前記スイッチは、バイポーラトランジスタスイッチである、請求項３６から３８に記載の増幅器。
41. 前記スイッチは、ダーリントントランジスタスイッチである、請求項３６から３９に記載の増幅器。
42. 前記ダーリントントランジスタスイッチは、直列の第１のトランジスタおよび第２のトランジスタを含む、請求項４１に記載の増幅器。
43. 前記コンデンサトリガ型のＥＳＤ回路は、スイッチに結合されたコンデンサを含む、請求項３５に記載の増幅器。
44. 前記スイッチは、ダーリントントランジスタスイッチである、請求項４３に記載の増幅器。
45. 前記ダーリントントランジスタスイッチは、直列の第１のトランジスタおよび第２のトランジスタを含む、請求項４４に記載の増幅器。
46. 前記ダーリントントランジスタスイッチは、直列の第１、第２、および第３のトランジスタを含む、請求項４４に記載の増幅器。

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