JPH06120412A

JPH06120412A - 半導体保護装置

Info

Publication number: JPH06120412A
Application number: JP26836392A
Authority: JP
Inventors: Yutaka Tajima; 豊田島
Original assignee: Nissan Motor Co Ltd
Current assignee: Nissan Motor Co Ltd
Priority date: 1992-10-07
Filing date: 1992-10-07
Publication date: 1994-04-28

Abstract

(57)【要約】【目的】サージ耐量の大きな半導体保護装置を提供す
る。【構成】Ｎ型の半導体基板に半導体素子が形成された半
導体装置において、高電位側のＶＤＤ電源端子にコレク
タが接続され、信号入力もしくは出力端子にエミッタと
ベースが接続されたＮＰＮ型バイポーラ・トランジスタ
５０を設けると共に、上記ＶＤＤ電源端子にコレクタが
接続され、低電位側のＶＳＳ電源端子にエミッタとベー
スが接続されたＮＰＮ型バイポーラ・トランジスタ５１
を設けたことを特徴とする半導体保護装置。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体装置の入力も
しくは出力の保護装置に関し、特にサージ耐量を大きく
する技術に関する。

【０００２】

【従来の技術】図１２は従来の入力保護回路の一例のブ
ロック図であり、図１３は図１２の装置の等価回路図で
ある。図１２に示す入力保護回路は、Ｎ型基板１の表面
に形成された抵抗体となる高濃度Ｐ型拡散領域１３と、
該高濃度Ｐ型拡散領域１３とＮ型基板１１との間に形成
されるプルアップ・ダイオード２１と、Ｐ型ウエル領域
２内に形成された高濃度Ｎ型拡散領域１４とＰ型ウエル
領域２との間に形成されるプルダウン・ダイオード２２
から成っている。また、他の寄生デバイスとして、高濃
度Ｎ型拡散領域１４をエミッタ、Ｐ型ウエル領域２をベ
ース、Ｎ型基板１をコレクタとする寄生ＮＰＮトランジ
スタ２３と、Ｐ型ウエル領域２をアノード、Ｎ型基板１
をカソードとする電源−接地間ダイオード２６と、該ダ
イオード２６の寄生容量２７とがある。

【０００３】上記の入力保護回路において、まず、信号
入力端子−電源ＶＤＤ間に信号入力端子から（＋）サー
ジが印加された場合には、サージはプルアップ・ダイオ
ード２１を通って電源側に流れ込む。逆に信号入力端子
から（−）サージが印加された場合には、サージはプル
アップ・ダイオード２１のブレークダウン電流として、
電源側から信号入力端子側にプルアップ・ダイオード２
１を通って流れる。また、立上がりが急峻なサージの場
合には、抵抗１３、プルダウン・ダイオード２２を通っ
て電源−接地間ダイオード２６の寄生容量２７に充電電
流が流れ、寄生ＮＰＮトランジスタ２３がターンオンす
る。その結果、電流の大部分は寄生ＮＰＮトランジスタ
２３を通って流れ、サージ耐量が向上する。次に、信号
入力端子−接地ＧＮＤ間に信号入力端子から（−）サー
ジが印加された場合には、サージ電流はプルダウン・ダ
イオード２２と抵抗１３を通って接地側から信号入力端
子側に流れ込む。逆に信号入力端子から（＋）サージが
印加された場合には、サージはプルダウン・ダイオード
２２のブレークダウン電流として、信号入力端子側から
接地側に抵抗１３とプルダウン・ダイオード２２を通っ
て流れる。この場合、電流通路は１個所である。なお、
上記の説明は、入力保護回路について述べたが、出力回
路の保護装置においても同様である。

【０００４】

【発明が解決しようとする課題】しかし、上記のような
従来の半導体保護装置にあっては、以下に示す問題点が
あった。すなわち、ダイオード２１および２２は、Ｎ型
基板１の主面またはＰウエル領域２の主面にそれぞれ形
成されている。したがってダイオード２１および２２を
流れるサージ電流は、Ｎ型基板１またはＰウエル領域２
の主面近傍を横方向に流れ、サージ電流がダイオード２
１のＰＮ接合端部またはダイオード２２の接合端部に集
中する。このため、サージ電流によってダイオード２１
および２２が破壊されやすい。特に、信号入力端子とＶ
ＳＳ端子（ＧＮＤ）の間には、信号入力端子とＶＤＤ端
子の間にある寄生バーティカル・トランジスタ２３のよ
うなバーティカル・トランジスタによるサージ電流の流
路が存在しない。したがって信号入力端子とＶＳＳ端子
の間に過電圧サージが印加されると、大部分のサージ電
流はダイオード２２を流れる。このためサージ電流によ
って、ダイオード２２は一層破壊されやすくなる。

【０００５】本発明は上記のごとき従来技術の問題を解
決するためになされたものであり、サージ耐量の大きな
半導体保護装置を提供することを目的とする。

【０００６】

【課題を解決するための手段】上記の目的を達成するた
め、本発明においては、特許請求の範囲に記載するよう
に構成している。すなわち、請求項１に記載の発明にお
いては、Ｎ型の半導体基板に半導体素子が形成された半
導体装置において、高電位側のＶＤＤ電源端子にコレク
タが接続され、信号入力もしくは出力端子にエミッタと
ベースが接続されたＮＰＮ型バイポーラ・トランジスタ
を設けると共に、上記ＶＤＤ電源端子にコレクタが接続
され、低電位側のＶＳＳ電源端子にエミッタとベースが
接続されたＮＰＮ型バイポーラ・トランジスタを設ける
ように構成している。また、請求項２に記載の発明にお
いては、Ｐ型の半導体基板に半導体素子が形成された半
導体装置において、低電位側のＶＳＳ電源端子にコレク
タが接続され、信号入力もしくは出力端子にエミッタと
ベースが接続されたＰＮＰ型バイポーラ・トランジスタ
を設けると共に、上記ＶＳＳ電源端子にコレクタが接続
され、高電位側のＶＤＤ電源端子にエミッタとベースが
接続されたＰＮＰ型バイポーラ・トランジスタを設ける
ように構成している。また、請求項３に記載の発明にお
いては、請求項１または請求項２に記載の半導体保護装
置において、上記各トランジスタのコレクタ・ベース接
合と並列に、かつ該接合と同じ向きに接続されたツェナ
・ダイオードを設けたものである。なお、上記請求項１
〜請求項３に記載の発明は、例えば後記図１および図２
の実施例に相当する。

【０００７】また、請求項４に記載の発明においては、
第１導電型の半導体基板に半導体素子が形成された半導
体装置において、上記半導体基板の主面に第２導電型の
第１のウエル領域と第２のウエル領域とを設け、上記第
１のウエル領域の主面に第１導電型の高濃度領域と第２
導電型の高濃度領域とを設けてそれらを信号入力もしく
は出力端子に接続し、また上記第２のウエル領域の主面
に第１導電型の高濃度領域と第２導電型の高濃度領域と
を形成してそれらを低電位側もしくは高電位側の電源端
子に接続し、上記半導体基板の主面に第１導電型の高濃
度領域を設けてそれを高電位側もしくは低電位側の電源
端子に接続し、また上記第１のウエル領域と上記半導体
基板とで形成された接合と同じ向きの第１のダイオード
を上記第１のウエル領域もしくは上記半導体基板の主面
に形成し、上記第１のウエル領域とは異なる不純物領域
から成る第１の抵抗と上記第１のダイオードとの直列回
路を上記第１のウエル領域と高電位側もしくは低電位側
の電源端子との間に接続し、さらに上記第２のウエル領
域と上記半導体基板とで形成された接合と同じ向きの第
２のダイオードを上記第２のウエル領域もしくは上記半
導体基板の主面に形成し、上記第２のウエル領域とは異
なる不純物領域から成る第２の抵抗と上記第２のダイオ
ードとの直列回路を上記第２のウエル領域と高電位側も
しくは低電位側の電源端子との間に接続したものであ
る。また、請求項５に記載の発明は、請求項４に記載の
半導体保護装置において、上記第１および第２のダイオ
ードをツェナダイオードとしたものである。また、請求
項６に記載の発明は、請求項４または請求項５に記載の
半導体保護装置において、上記第１および第２のダイオ
ードをそれぞれ上記ウエル領域の主面に設けると共に、
上記第１および第２の抵抗を上記半導体基板の主面に設
けられた第２導電型の高濃度領域によって形成したもの
である。なお、上記請求項４〜請求項６に記載の発明
は、例えば、後記図３および図４の実施例に相当する。

【０００８】また、請求項７に記載の発明は、請求項４
または請求項５に記載の半導体保護装置において、上記
第１および第２のダイオードをそれぞれ上記ウエル領域
の主面に設けると共に、上記第１および第２の抵抗を、
上記半導体基板の主面に形成され、かつ上記ダイオード
に接続された第１導電型の高濃度領域と、上記半導体基
板の主面に形成され、かつ高電位もしくは低電位の電源
端子に接続された第１導電型の高濃度領域との間の上記
半導体基板によって形成したものである。なお、上記請
求項７に記載の発明は、例えば、後記図６および図７の
実施例に相当する。

【０００９】また、請求項８に記載の発明は、請求項４
または請求項５に記載の半導体保護装置において、上記
第１および第２のダイオードをそれぞれ上記半導体基板
の主面に設けると共に、上記ダイオードと上記第２導電
型のウエル領域とを、上記半導体基板の主面に設けられ
た第２導電型の不純物領域によって形成された抵抗を介
して接続したものである。なお、上記請求項８に記載の
発明は、例えば、後記図８および図９の実施例に相当す
る。

【００１０】また、請求項９に記載の発明は、請求項４
または請求項５に記載の半導体保護装置において、上記
第１および第２のウエル領域とは異なる第２導電型のウ
エル領域の主面に上記第１および第２のダイオードと第
２導電型の高濃度ウエル・コンタクト領域とを形成し、
かつ上記ダイオードの接合端部と上記高濃度ウエル・コ
ンタクト領域端部との近傍または該端部に接してトレン
チ型の絶縁物領域を形成したものである。なお、上記請
求項９に記載の発明は、例えば、後記図１０および図１
１の実施例に相当する。

【００１１】

【作用】請求項１に記載の発明においては、上記のよう
に、ＶＤＤ電源端子と信号入力もしくは出力端子間、お
よびＶＤＤ電源端子とＶＳＳ電源端子間にそれぞれＮＰ
Ｎ型バイポーラ・トランジスタを設け、かつ各トランジ
スタのコレクタ・ベース接合と並列にツェナ・ダイオー
ドを設けたことにより、詳細を後述するように、印加さ
れたサージの極性に応じて上記のいずれかのトランジス
タがオンになり、サージ電流の大部分は、信号入力もし
くは出力端子からＮＰＮ型トランジスタを経てＶＤＤ端
子かＶＳＳ端子へ、或いはその逆に流れる。そしてＰウ
エル領域に注入されたサージ電流は、Ｐウエル領域内部
を垂直方向に流れてＮ型半導体基板に達するので、サー
ジ電流がＮ+型領域の端部に集中することがない。した
がって従来構造の保護装置よりも、サージ電流による破
壊が起きにくくなる。

【００１２】また、請求項２に記載の発明は、請求項１
に記載の発明をＰ型半導体基板に適用した場合を示す。
また、請求項３に記載の発明においては、上記各トラン
ジスタのコレクタ・ベース接合と並列にツェナ・ダイオ
ードを接続したことにより、通常の信号入力状態におい
ては、信号入力もしくは出力端子に過大正電圧が印加さ
れた場合は、上記のツェナ・ダイオードがプルアップ・
ダイオードとして働き、信号入力もしくは出力端子に過
大負電圧が印加された場合は、ツェナ・ダイオードが降
伏する。そのため信号入力もしくは出力端子電圧は、Ｖ
ＤＤ電位からツェナ・ダイオードの降伏電圧を減じた値
程度にクランプされるので、回路動作に悪影響を与える
ことがない。

【００１３】また、請求項４〜請求項６に記載の発明に
おいては、ダイオードと直列回路を形成する抵抗を別個
に設けたＰ+型領域によって形成している。そのため、
上記の抵抗は半導体基板の主面の任意の場所に形成でき
るので、パターン設計の自由度を損わないばかりでな
く、抵抗の面積を小さくすることが出来る。したがって
半導体装置の集積度を損うことがなく、半導体保護装置
を小面積で実現することが出来る。また、請求項７に記
載の発明においては、抵抗を半導体基板で形成するの
で、抵抗の値は、ダイオードの接合とＶＤＤ端子に接続
されたＮ+型領域との間隔およびこのＮ+型領域の形状に
よって任意に設定することが出来る。このため半導体保
護装置の面積を大きくすることなく、抵抗の値を所望の
値に設定することが出来る。また、請求項８に記載の発
明においては、ダイオードに直列に接続されている抵抗
における電流流路の幅を、サージ電圧によって変化させ
るように構成している。そのためサージ電圧が高くなっ
ても、ダイオードに過大電流が流れにくく、サージによ
る保護回路の破壊がより一層起きにくい。またサージ電
圧が低い間は、ダイオードに直列に接続されている抵抗
の値は高くならないので、トランジスタのベース領域に
注入されるダイオードの降伏電流は少なくならない。こ
のためトランジスタのターンオン特性が悪化することは
ない。また、請求項９に記載の発明においては、ダイオ
ードが形成されているウエル領域中におけるキャリア移
動度を、ダイオードを流れる電流の大きさによって変化
させ、ダイオードに過大電流が流れないようにしてい
る。この結果、サージによる保護回路の破壊が一層起き
にくくなる。

【００１４】

【実施例】以下、この発明を図面に基づいて説明する。
なお、以下の説明は、全て入力保護回路を例として説明
するが、出力回路の保護回路についても同様に適用する
ことが出来る。図１は、この発明の第１の実施例の断面
図であり、図２は第１の実施例の等価回路図である。ま
ず、図１に基づいて断面構造を説明する。Ｎ型基板１の
主面にＰウエル領域４８および４９が設けられ、Ｎ型基
板１の主面およびＰウエル領域４８の主面にはＮ+型領
域４０が形成され、Ｎ型基板１の主面およびＰウエル領
域４９の主面にはＮ+型領域４４が形成されている。ま
た、Ｎ+型領域４０、４４の底面にはＰ*型領域４１、４
５がそれぞれ設けられている。また、Ｐウエル領域４８
の主面にはＮ+型領域４２とＰ+型領域４３が形成され、
また、Ｐウエル領域４９の主面にはＮ+型領域４６とＰ+
型領域４７がそれぞれ形成されている。そしてＮ+型領
域４０、４４をＶＤＤ端子に接続し、Ｎ+型領域４２お
よびＰ+型領域４３を信号入力端子に接続し、Ｎ+型領域
４６およびＰ+型領域４７をＶＳＳ端子に接続する。

【００１５】次に、回路構成を図１および図２に基づい
て説明する。Ｎ型基板１をコレクタ、Ｐウエル領域４８
をベース、Ｎ+型領域４２をエミッタとするＮＰＮ型バ
イポーラ・トランジスタ５０が形成されている。そして
該ＮＰＮ型トランジスタ５０のベース・コレクタ間に
は、Ｎ+型領域４０とＰ*型領域４１から成るツェナ・ダ
イオード５２が接続されている。またＮ型基板１をコレ
クタ、Ｐウエル領域４９をベース、Ｎ+型領域４６をエ
ミッタとするＮＰＮ型バイポーラ・トランジスタ５１が
形成されている。そして該ＮＰＮ型トランジスタ５１の
ベース・コレクタ間には、Ｎ+型領域４４とＰ*型領域４
５から成るツェナ・ダイオード５３が接続されている。

【００１６】次に、本実施例の動作を図２に基づいて説
明する。半導体装置にサージが印加された場合、本実施
例は以下に示す動作をする。（Ａ１）ＶＤＤ端子に対して信号入力端子が正となる場
合：ツェナ・ダイオード５２およびＮＰＮ型トランジス
タ５０のベース・コレクタ接合が順バイアスされると共
に、ＮＰＮ型トランジスタ５０の逆トランジスタがター
ンオンする。ＮＰＮ型トランジスタ５０の逆トランジス
タはバーティカル構造であるため電流増幅率は比較的高
い。よってサージ電流の大部分は、信号入力端子からＮ
ＰＮ型トランジスタ５０の逆トランジスタを経てＶＤＤ
端子へ流れる。また、Ｎ+型領域４２からＰウエル領域
４８に注入されたサージ電流は、Ｐウエル領域４８内部
を垂直方向に流れてＮ型基板１に達する。このためサー
ジ電流がＮ+型領域４２の端部に集中することがない。
したがって本実施例の保護装置は従来構造の保護装置よ
りも、サージ電流による破壊が起きにくい。

【００１７】（Ａ２）ＶＤＤ端子に対して信号入力端子
が負となる場合：ツェナ・ダイオード５２の降伏電流に
よってＮＰＮ型トランジスタ５０がターンオンする。サ
ージ電流はＶＤＤ端子からＮＰＮ型トランジスタ５０を
経て信号入力端子に流れる。ＮＰＮ型トランジスタ５０
はバーティカル構造であるため、Ｎ型基板１からＰウエ
ル領域４８に注入されたサージ電流は、Ｐウエル領域４
８内部を垂直方向に流れ、Ｎ+型領域４２に達する。こ
のためサージ電流がＮ+型領域４２の端部に集中するこ
とがない。したがって本実施例の保護装置は従来構造の
保護装置よりも破壊が起きにくい。

【００１８】（Ｂ１）ＶＳＳ端子に対して信号入力端子
が正となる場合：上記（Ａ１）と同様の理由によってＮ
ＰＮ型トランジスタ５０の逆トランジスタがターンオン
する。また、上記（Ａ２）と同様の理由によってＮＰＮ
型トランジスタ５１がターンオンする。よってサージ電
流は、信号入力端子からＮＰＮ型トランジスタ５０の逆
トランジスタとＮＰＮ型トランジスタ５１を経てＶＳＳ
端子に流れる。ＮＰＮ型トランジスタ５１もバーティカ
ル構造であるため、サージ電流がＮ+型領域４２の端部
およびＮ+型領域４６の端部に集中することはない。し
たがって本実施例の保護装置は従来構造の保護装置より
も、サージ電流による破壊が起きにくい。

【００１９】（Ｂ２）ＶＳＳ端子に対して信号入力端子
が負となる場合：上記（Ａ２）と同様の理由によってＮ
ＰＮ型トランジスタ５０がターンオンする。また、上記
（Ａ１）と同様の理由によってＮＰＮ型トランジスタ５
１の逆トランジスタがターンオンする。よってサージ電
流は、ＶＳＳ端子からＮＰＮ型トランジスタ５１の逆ト
ランジスタとＮＰＮ型トランジスタ５０を経て、信号入
力端子に流れる。ＮＰＮ型トランジスタ５１の逆トラン
ジスタもバーティカル構造であるため、サージ電流がＮ
+型領域４２の端部およびＮ+型領域４６の端部に集中す
ることはない。したがって本実施例の保護装置は従来構
造の保護装置よりも、サージ電流による破壊が起きにく
い。また、通常の信号入力状態においては、信号入力端
子に過大正電圧が印加された場合は、ツェナ・ダイオー
ド５２がプルアップ・ダイオードとして働く。また信号
入力端子に過大負電圧が印加された場合は、ツェナ・ダ
イオード５２が降伏する。そのため信号入力端子電圧
は、ＶＤＤ電位からツェナ・ダイオード５２の降伏電圧
を減じた値程度にクランプされる。以上のように本実施
例は回路動作に悪影響を与えない。

【００２０】なお、本実施例においては、Ｎ型基板を用
いた場合について述べたが、Ｐ型基板を用いた場合でも
同様に本発明を適用することが出来る。すなわち、Ｐ型
基板を用いる場合は、コレクタがＶＳＳ端子に接続さ
れ、エミッタとベースが信号入力端子に接続されたＰＮ
Ｐ型バーティカル・トランジスタと、コレクタがＶＳＳ
端子に接続され、エミッタとベースがＶＤＤ端子に接続
されたＰＮＰ型バーティカル・トランジスタを設けれ
ば、過電圧サージに対して図１、図２の実施例と同様の
保護効果が期待できる。

【００２１】次に、図３は本発明の第２の実施例の断面
図、図４は等価回路図である。図３の構造は、前記図１
の実施例において、Ｎ型基板１の主面に、Ｎ+型領域１
００、１０２とＰ+型領域１０１、１０３を設ける。そ
してＮ+型領域１００とＰ+型領域１０１の一端をＶＤＤ
端子に接続する。またＮ+型領域１４０をＰ型ウエル領
域４８内に設けるとともに、Ｎ+型領域１４０をＰ+型領
域１０１の他端に接続する。さらにＮ+型領域１０１と
Ｐ+型領域１０３の一端をＶＤＤ端子に接続する。ま
た、Ｎ+型領域１４４をＰ型ウエル領域４９内に設ける
とともに、Ｎ+型領域１４４をＰ+型領域１０３の他端に
接続する。その他の構造は前記図１と同じである。上記
の装置の等価回路は図４に示すようになる。図４におい
て、抵抗１０５、１０６はそれぞれＰ+型領域１０１、
１０３による抵抗である。ダイオード１０７はＮ型基板
１とＰウエル領域４８によるダイオードであり、ダイオ
ード１０８はＮ型基板１とＰウエル領域４９によるダイ
オードである。ダイオード１５２はＮ+型領域１４０と
Ｐ*型領域４１によるダイオードであり、ダイオード１
５３はＮ+型領域１４４とＰ*型領域４５によるダイオー
ドである。

【００２２】次に、本実施例の動作を図４に基づいて説
明する。半導体装置にサージが印加された場合、本実施
例は以下に示す動作をする。（Ｃ１）信号入力端子−ＶＤＤ端子間に信号入力端子か
ら（＋）サージが印加された場合：サージはトランジス
タ５０を逆方向に、またはダイオード１５２、１０７を
順方向に流れる。ここで抵抗１０５の値を或る程度大き
くすれば、ほとんどのサージ電流はトランジスタ５０と
ダイオード１０７を流れる。トランジスタ５０の逆トラ
ンジスタのサージ耐量は高い。またダイオード１０７も
接合面積が大きいのでサージ耐量は高い。よってサージ
による保護回路の破壊は起きにくくなる。（Ｃ２）信号入力端子−ＶＤＤ端子間に信号入力端子か
ら(−)サージが印加された場合：サージはトランジスタ
５０を順方向に、またはダイオード１５２、１０７を逆
方向に流れる。図５は、ダイオード１５２および１０７
を流れるサージ電流の割合を示す特性図である。図５に
示すように、サージが印加されると、まず降伏電圧が低
いダイオード１５２が降伏する。ダイオード１５２の降
伏電流によってトランジスタ５０がターンオンする。さ
らにサージ電圧が高くなると、抵抗１０５によってダイ
オード１５２の降伏電流の増加する割合は鈍るが、ダイ
オード１０７が降伏する。ダイオード１０７は接合面積
が大きいので、インピーダンスは小さく、ダイオード１
０７の降伏電流の値は大きい。この降伏電流によって、
トランジスタ５０は十分深くターンオンする。よって大
部分のサージ電流は電流駆動力の高いトランジスタ５０
を流れる。トランジスタ５０のサージ耐量は高い。また
ダイオード１０７も、接合面積が広く、かつ接合がほぼ
均一に降伏するためサージ耐量は高い。さらに抵抗１０
５のためダイオード１５２には、あまり大きなサージ電
流は流れない。このためサージによる保護回路の破壊は
起きにくい。

【００２３】（Ｄ１）信号入力端子−ＶＳＳ端子間にお
いて信号入力端子から（−）サージが印加された場合：
大部分のサージ電流はトランジスタ５１を逆方向に、ま
たはダイオード１０８を順方向に流れ、かつトランジス
タ５０を順方向に流れる。（Ｄ２）信号入力端子−ＶＳＳ端子間において信号入力
端子から（＋）サージが印加された場合：大部分のサー
ジ電流はトランジスタ５０を逆方向に、またはダイオー
ド１０７を順方向に流れ、かつトランジスタ５１を順方
向に流れる。したがって、（Ｄ１）（Ｄ２）の場合も前記（Ｃ１）
（Ｃ２）の場合と同様に、サージによる保護回路の破壊
が起きにくい。

【００２４】なお、本実施例では、ダイオード１５２お
よび１５３の寄生抵抗１０５および１０６は、それぞれ
Ｐ+型領域１０１、１０３によって形成されている。こ
のため、抵抗１０５、１０６は半導体基板の主面の任意
の場所に形成できるので、パターン設計の自由度を損わ
ないばかりでなく、ダイオードの寄生抵抗の面積を小さ
くすることが出来る。したがって半導体装置の集積度を
損うことがない。

【００２５】例えば、Ｐ型ウエル領域のシート抵抗を３
ｋΩ／□、Ｐ型ウエル領域の幅を１００μｍ、Ｐ+型領
域のシート抵抗を７５Ω／□とし、ダイオードの寄生抵
抗を３００Ωとすると、前記図１の実施例ではＰ型ウエ
ル領域によって寄生抵抗を形成するので、この寄生抵抗
の長さは１０μｍ、すなわち面積は１０×１００＝１０
００μｍ²必要となる。一方、本実施例では寄生抵抗を
Ｐ+型領域で形成するので、このＰ+型領域の幅を１０μ
ｍとすれば長さは４０μｍとなり、面積は１０×４０＝
４００μｍ²となる。したがって、本実施例の方が、第
１の実施例よりも寄生抵抗を小面積に形成することが出
来る。

【００２６】次に、図６は、本発明の第３の実施例の断
面図であり、図７はその等価回路図である。まず、図６
に基づいて構成を説明する。前記第１の実施例（図１）
において、Ｎ型基板１にＮ+型領域２００を形成して、
ＶＤＤ端子に接続する。かつＮ+型領域４０および４４
はＶＤＤ端子に接続しない。その他の構成は第１の実施
例と同じである。また、等価回路は図７に示すように、
ダイオード５２のカソードとＶＤＤ端子間には、Ｎ型基
板１内の寄生抵抗２０１が接続される。ダイオード５３
のカソードとＶＤＤ端子間にも、Ｎ型基板１内の寄生抵
抗２０２が接続される。

【００２７】次に、作用を説明する。サージが印加され
た場合における本実施例の作用は、前記第２の実施例と
同じである。ただし、本実施例では、抵抗２０１、２０
２がＮ型基板１の寄生抵抗であり、寄生抵抗の値は、ダ
イオードの接合とＶＤＤ端子に接続されたＮ+型領域と
の間隔およびこのＮ+型領域の形状によって任意に設定
することが出来る。このため半導体保護装置の面積を大
きくすることなく、寄生抵抗２０１、２０２の値を所望
の値に設定することが出来る、という利点がある。

【００２８】次に、図８は本発明の第４の実施例の断面
図、図９はその等価回路図である。まず構成を説明す
る。前記第２の実施例（図３）において、Ｎ型基板１の
主面にＰ+型領域３００、３０３を形成する。そしてＰ+
型領域３００とＰ型ウエル領域４８に共に接するように
Ｐ*領域３０２を形成する。またＰ+型領域３０３とＰ型
ウエル領域４９に共に接するようにＰ*領域３０５を形
成する。またＰ+型領域３００、３０３の底面にそれぞ
れＮ*型領域３０１、３０４を設ける。なお、図３にお
けるＮ+型領域１４０、１４４、Ｐ*型領域４１、４５お
よびＰ+型領域１０１、１０３は形成しない。上記の装
置の等価回路は図９に示すようになる。すなわち、Ｐ+
型領域３００とＮ*型領域３０１によってダイオード３
０８が構成され、ダイオード３０８のアノードとトラン
ジスタ５０のベース間にはＰ*型領域３０２による抵抗
３０６が接続されている。ダイオード３０８のカソード
とＶＤＤ端子間にはＮ型基板１中の抵抗３１０が接続さ
れている。またＰ+型領域３０３とＮ*型領域３０４によ
ってダイオード３０９が構成され、ダイオード３０９の
アノードとトランジスタ５１のベース間にはＰ*型領域
３０５による抵抗３０７が接続されている。ダイオード
３０９のカソードとＶＤＤ端子間にはＮ型基板１中の抵
抗３１１が接続されている。

【００２９】本実施例におけるサージが印加された場合
の作用は、前記第２実施例の作用に加えて、以下に示す
ものがある。すなわち、信号入力端子−ＶＤＤ端子間に
信号入力端子から（−）サージが印加された場合には、
ダイオード３０８が降伏する。この際、Ｐ*型領域３０
２とＮ型基板１から成る接合部において空乏層が広くな
る。このため抵抗３０６の値が大きくなり、ダイオード
３０８の降伏電流が制限される。この効果は、サージ電
圧が低い間は顕著ではなく、ダイオード３０８の降伏電
流によってトランジスタ５０は速やかにターンオンす
る。一方、サージ電圧が高くなるとダイオード３０８に
過大な電流が流れることを防ぎ、サージによる保護回路
の破壊を防止することが出来る。また、信号入力端子−
ＶＳＳ端子間において信号入力端子から（−）サージが
印加された場合も、ダイオード３０８が降伏する。した
がって上記と同様にしてダイオード３０８の破壊が起き
にくくなる。逆に、信号入力端子から（−）サージが印
加された場合には、ダイオード３０９が降伏する。そし
てこの場合も同様に抵抗３０７の値が増加して、ダイオ
ード３０９の破壊を防止する。上記のように、本実施例
においては、ダイオードに直列に接続されている抵抗に
おける電流流路の幅を、サージ電圧によって変化させて
いる。このためサージ電圧が高くなっても、ダイオード
に過大電流が流れにくく、サージによる保護回路の破壊
がより一層起きにくい。またサージ電圧が低い間は、ダ
イオードに直列に接続されている抵抗の値は高くならな
いので、トランジスタのベース領域に注入されるダイオ
ードの降伏電流は少なくならない。このためトランジス
タのターンオン特性が悪化することはない。

【００３０】次に、図１０は本発明の第５の実施例の断
面図であり、図１１はその等価回路図である。まず構成
を説明すると、前記第２の実施例（図３）において、Ｎ
型基板１の主面にＰ型ウエル領域４００および４１０を
形成する。またＰ型ウエル領域４８の主面にＰ+型領域
４０７を、Ｐ型ウエル領域４９の主面にＰ+型領域４１
７をそれぞれ形成する。そしてＰ型ウエル領域４００の
主面にトレンチ型絶縁膜４０４、４０５、４０６を形成
する。トレンチ型絶縁膜４０４と４０５の間にはＮ+型
領域４０１を形成し、トレンチ型絶縁膜４０５と４０６
の間にはＰ+型領域４０３を設ける。またＮ+型領域４０
１の底部にはＰ*型領域４０２を設ける。またＰ型ウエ
ル領域４１０の主面にトレンチ型絶縁膜４１４、４１
５、４１６を形成する。トレンチ型絶縁膜４１４と４１
５の間にはＮ+型領域４１１を形成し、トレンチ型絶縁
膜４１５と４１６の間にはＰ+型領域４１３を設ける。
またＮ+型領域４１１の底部にＰ*型領域４１２を設け
る。そしてＮ+型領域４０１、４１１はＶＤＤ端子に接
続する。またＰ+型領域４０３と４０７を接続し、Ｐ+型
領域４１３と４１７を接続する。なお、第２の実施例に
おける領域１４０、４１、１４４、４５、１０１、１０
３は形成しない。この装置の等価回路は図１１に示すよ
うになる。すなわち、Ｎ+型領域４０１とＰ*型領域４０
２とでダイオード４２０が構成される。ダイオード４２
０のカソードはＶＤＤ端子に接続され、ダイオード４２
０のアノードとトランジスタ５０のベースの間にはＰ型
ウエル領域４００による抵抗４２２が接続されている。
またＮ+型領域４１１とＰ+型領域４１２とでダイオード
４２１が構成される。ダイオード４２１のカソードはＶ
ＤＤ端子に接続され、ダイオード４２１のアノードとト
ランジスタ５１のベースの間には、Ｐ型ウエル領域４１
０による抵抗４２３が接続されている。

【００３１】次に、作用を説明する。サージが印加され
た場合における本実施例の作用は、前記第２の実施例で
述べた作用に加えて、以下に示すものがある。すなわ
ち、ダイオード４２０を順方向に、または逆方向に電流
が流れる場合、この電流は抵抗４２２を流れる。つまり
この電流はＰウエル領域４００内においてトレンチ型絶
縁膜４０４と４０５、または４０５と４０６に挾まれた
領域をほぼ一次元的に流れる。このため抵抗４２２を流
れる電流が過大な場合は、Ｐ型ウエル領域４００内部の
電界が強くなり、キャリアの移動度が低下する。よって
抵抗４２２の値が増加し、ダイオード４２０を流れる電
流の値が制限される。したがってダイオード４２２に過
大な電流が流れなくなり、サージによるダイオードの破
壊が防止される。またダイオード４２１についても、同
様にしてサージによる破壊が起きにくくなる。このよう
に本実施例においては、ダイオードが形成されているウ
エル領域中におけるキャリア移動度を、ダイオードを流
れる電流の大きさによって変化させ、ダイオードに過大
電流が流れないようにしている。この結果、サージによ
る保護回路の破壊が一層起きにくくなる。

【００３２】

【発明の効果】以上説明してきたように、請求項１およ
び請求項２に記載の発明においては、信号入力端子とＶ
ＤＤ端子間、及びＶＳＳ端子とＶＤＤ端子間にそれぞれ
バーティカル型バイポーラ・トランジスタを接続するよ
うに構成したことにより、信号入力端子端子とＶＤＤ端
子間及び信号入力端子端子とＶＳＳ端子間に印加された
サージ電流は、バーティカル型バイポーラ・トランジス
タを流れるので、サージ電流がＰＮ接合の端部に集中し
にくくなり、このためサージ電流による半導体保護装置
の破壊が起きにくくなる、という効果が得られる。ま
た、請求項４〜請求項６に記載の発明においては、上記
の効果に加えて、寄生抵抗をＰ+型領域で形成するの
で、寄生抵抗を低面積に形成することが出来、したがっ
て半導体保護装置の面積を小さくすることが出来る、と
いう効果がある。また、請求項７に記載の発明におい
ては、上記の効果に加えて、半導体保護装置の面積を大
きくすることなく、寄生抵抗の値を所望の値に設定する
ことが出来る、という効果が得られる。また、請求項８
に記載の発明においては、上記の効果に加えて、ダイオ
ードに直列に接続されている抵抗における電流流路の幅
を、サージ電圧によって変化させているので、サージ電
圧が高くなっても、ダイオードに過大電流が流れにく
く、サージによる保護回路の破壊がより一層起きにくい
と共に、サージ電圧が低い間は、ダイオードに直列に接
続されている抵抗の値は高くならないので、トランジス
タのターンオン特性が悪化することはない、という効果
が得られる。また、請求項９に記載の発明においては、
上記の効果に加えて、ダイオードが形成されているウエ
ル領域中におけるキャリア移動度を、ダイオードを流れ
る電流の大きさによって変化させ、ダイオードに過大電
流が流れないようにしているので、サージによる保護回
路の破壊が一層起きにくくなる、という効果が得られ
る。

【図面の簡単な説明】

【図１】本発明の第１の実施例の断面図。

【図２】第１の実施例の等価回路図。

【図３】本発明の第２の実施例の断面図。

【図４】第２の実施例の等価回路図。

【図５】ダイオードを流れるサージ電流の割合を示す特
性図。

【図６】本発明の第３の実施例の断面図。

【図７】第３の実施例の等価回路図。

【図８】本発明の第４の実施例の断面図。

【図９】第４の実施例の等価回路図。

【図１０】本発明の第５の実施例の断面図。

【図１１】第５の実施例の等価回路図。

【図１２】従来装置の一例の断面図。

【図１３】従来装置の等価回路図。

【符号の説明】

１…Ｎ型基板４２…Ｎ+型領
域２…Ｐ型ウエル領域４３…Ｐ+型領
域８…酸化膜４５…Ｐ*型領
域９…層間絶縁膜４６…Ｎ+型領
域４１…Ｐ*型領域４７…Ｐ+型
領域４８、４９…Ｐ型ウエル領域５０、５２…ＮＰＮ型バイポーラ・トランジスタ５２、５３…ツェナ・ダイオード１００…Ｎ+型領域２００…Ｎ
+型領域１０１…Ｐ+型領域２０１、２
０２…抵抗１０２…Ｎ+型領域３００…Ｐ
+型領域１０３…Ｐ+型領域３０１…Ｎ
*型領域１０５、１０６…抵抗３０２…Ｐ
*領域１０７、１０８…ダイオード３０３…Ｐ
+型領域１４０、１４４…Ｎ+型領域３０４…Ｎ
*型領域１５２、１５３…ダイオード３０６、３０７、３０８、３０９、３１０、３１１…抵
抗４００…Ｐ型ウエル領域４０１…Ｎ+型領域４０２…Ｐ*型領域４０３…Ｐ+型領域４０４、４０５、４０６…トレンチ型絶縁膜４０７…Ｐ+型領域４１０…Ｐ型ウエル領域４１１…Ｎ+型領域４１２…Ｐ*型領域４１３…Ｐ+型領域４１４、４１５、４１６…トレンチ型絶縁膜４１７…Ｐ+型領域４１７４２０、４２１…ダイオード４２２、４２６…抵抗

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 23/62 27/04 Ｈ 8427−4Ｍ 21/331 29/73 29/90 ＤＨ０１Ｌ 23/56 Ａ

Claims

【特許請求の範囲】

【請求項１】Ｎ型の半導体基板に半導体素子が形成され
た半導体装置において、高電位側のＶＤＤ電源端子にコ
レクタが接続され、信号入力もしくは出力端子にエミッ
タとベースが接続されたＮＰＮ型バイポーラ・トランジ
スタを設けると共に、上記ＶＤＤ電源端子にコレクタが
接続され、低電位側のＶＳＳ電源端子にエミッタとベー
スが接続されたＮＰＮ型バイポーラ・トランジスタを設
けたことを特徴とする半導体保護装置。
【請求項２】Ｐ型の半導体基板に半導体素子が形成され
た半導体装置において、低電位側のＶＳＳ電源端子にコ
レクタが接続され、信号入力もしくは出力端子にエミッ
タとベースが接続されたＰＮＰ型バイポーラ・トランジ
スタを設けると共に、上記ＶＳＳ電源端子にコレクタが
接続され、高電位側のＶＤＤ電源端子にエミッタとベー
スが接続されたＰＮＰ型バイポーラ・トランジスタを設
けたことを特徴とする半導体保護装置。
【請求項３】請求項１または請求項２に記載の半導体保
護装置において、上記各トランジスタのコレクタ・ベー
ス接合と並列に、かつ該接合と同じ向きに接続されたツ
ェナ・ダイオードを設けたことを特徴とする半導体保護
装置。
【請求項４】第１導電型の半導体基板に半導体素子が形
成された半導体装置において、上記半導体基板の主面に
第２導電型の第１のウエル領域と第２のウエル領域とを
設け、上記第１のウエル領域の主面に第１導電型の高濃
度領域と第２導電型の高濃度領域とを設けてそれらを信
号入力もしくは出力端子に接続し、また上記第２のウエ
ル領域の主面に第１導電型の高濃度領域と第２導電型の
高濃度領域とを形成してそれらを低電位側もしくは高電
位側の電源端子に接続し、上記半導体基板の主面に第１
導電型の高濃度領域を設けてそれを高電位側もしくは低
電位側の電源端子に接続し、また上記第１のウエル領域
と上記半導体基板とで形成された接合と同じ向きの第１
のダイオードを上記第１のウエル領域もしくは上記半導
体基板の主面に形成し、上記第１のウエル領域とは異な
る不純物領域から成る第１の抵抗と上記第１のダイオー
ドとの直列回路を上記第１のウエル領域と高電位側もし
くは低電位側の電源端子との間に接続し、さらに上記第
２のウエル領域と上記半導体基板とで形成された接合と
同じ向きの第２のダイオードを上記第２のウエル領域も
しくは上記半導体基板の主面に形成し、上記第２のウエ
ル領域とは異なる不純物領域から成る第２の抵抗と上記
第２のダイオードとの直列回路を上記第２のウエル領域
と高電位側もしくは低電位側の電源端子との間に接続し
たことを特徴とする半導体保護装置。
【請求項５】請求項４に記載の半導体保護装置におい
て、上記第１および第２のダイオードをツェナ・ダイオ
ードとしたことを特徴とする半導体保護装置。
【請求項６】請求項４または請求項５に記載の半導体保
護装置において、上記第１および第２のダイオードをそ
れぞれ上記ウエル領域の主面に設けると共に、上記第１
および第２の抵抗を上記半導体基板の主面に設けられた
第２導電型の高濃度領域によって形成したことを特徴と
する半導体保護装置。
【請求項７】請求項４または請求項５に記載の半導体保
護装置において、上記第１および第２のダイオードをそ
れぞれ上記ウエル領域の主面に設けると共に、上記第１
および第２の抵抗を、上記半導体基板の主面に形成さ
れ、かつ上記ダイオードに接続された第１導電型の高濃
度領域と、上記半導体基板の主面に形成され、かつ高電
位もしくは低電位の電源端子に接続された第１導電型の
高濃度領域との間の上記半導体基板によって形成したこ
とを特徴とする半導体保護装置。
【請求項８】請求項４または請求項５に記載の半導体保
護装置において、上記第１および第２のダイオードをそ
れぞれ上記半導体基板の主面に設けると共に、上記ダイ
オードと上記第２導電型のウエル領域とを、上記半導体
基板の主面に設けられた第２導電型の不純物領域によっ
て形成された抵抗を介して接続したことを特徴とする半
導体保護装置。
【請求項９】請求項４または請求項５に記載の半導体保
護装置において、上記第１および第２のウエル領域とは
異なる第２導電型のウエル領域の主面に上記第１および
第２のダイオードと第２導電型の高濃度ウエル・コンタ
クト領域とを形成し、かつ上記ダイオードの接合端部と
上記高濃度ウエル・コンタクト領域端部との近傍または
該端部に接してトレンチ型の絶縁物領域を形成したこと
を特徴とする半導体保護装置。