JP3190664B2 - 集積回路の入力保護構造 - Google Patents
集積回路の入力保護構造Info
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
-
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は請求項１の前文による集積回路の入力保護
構造に関するものである。
構造に関するものである。
集積回路は静電的放電に対して確実な保護を必要とす
る。このような静電的放電に関係するメカニズムは詳細
にドイツ連邦共和国特許出願公開第3616394号明細書に
説明されている。この明細書から特にバイポーラ集積回
路に対する入力保護構造であって、入力端と参照電位と
の間に接続されているnpnトランジスタから成ってお
り、そのベースが抵抗を介して結合（短絡）されてお
り、また参照電位、特に接地電位に接続されている入力
保護構造は公知である。
る。このような静電的放電に関係するメカニズムは詳細
にドイツ連邦共和国特許出願公開第3616394号明細書に
説明されている。この明細書から特にバイポーラ集積回
路に対する入力保護構造であって、入力端と参照電位と
の間に接続されているnpnトランジスタから成ってお
り、そのベースが抵抗を介して結合（短絡）されてお
り、また参照電位、特に接地電位に接続されている入力
保護構造は公知である。
半導体基板のなかのこのような保護構造の技術的実現
は半導体基板の表面におけるエピタキシァル層のなかの
通常のバイポーラトランジスタを前もって考慮に入れて
おり、その際にこのトランジスタのコレクタは通常の仕
方で高抵抗のエピタキシァル層により、またベースなら
びにエミッタはエピタキシァル層のなかの２つの相応の
拡散領域により形成されている。
は半導体基板の表面におけるエピタキシァル層のなかの
通常のバイポーラトランジスタを前もって考慮に入れて
おり、その際にこのトランジスタのコレクタは通常の仕
方で高抵抗のエピタキシァル層により、またベースなら
びにエミッタはエピタキシァル層のなかの２つの相応の
拡散領域により形成されている。
トランジスタのこの通常の構成では、システム表面の
付近の高められた電荷キャリアー密度とエミッタ−ベー
ス接合の湾曲とに基づいて表面早期ブレークダウンが生
じ、それによって構成要素の早期の破壊が惹起される。
付近の高められた電荷キャリアー密度とエミッタ−ベー
ス接合の湾曲とに基づいて表面早期ブレークダウンが生
じ、それによって構成要素の早期の破壊が惹起される。
本発明の課題は、前記の種類の入力保護構造であっ
て、特に電界分布の均等および表面付近の範囲の減負荷
に基づいて、高い負荷可能性を有する入力保護構造を提
供することである。
て、特に電界分布の均等および表面付近の範囲の減負荷
に基づいて、高い負荷可能性を有する入力保護構造を提
供することである。
この課題は冒頭に記載した種類の入力保護構造におい
て請求項１の特徴部分に記載の手段により解決される。
て請求項１の特徴部分に記載の手段により解決される。
本発明の実施例は請求項２以下の対象である。
以下、図面に示されている実施例により本発明を一層
詳細に説明する。
詳細に説明する。
第１図によれば集積回路、特にバイポーラ集積回路の
入力端子４と参照電位５、特に接地電位との間に、前記
のように抵抗16′を介して結合されているベース16″お
よびエミッタ17とコレクタ11、13′とを有するトランジ
スタ１と、ダイオード３とにより形成されている保護構
造が位置している。特にその際にトランジスタ１のコレ
クタ11、13′は入力端子４に、またエミッタ端子17と抵
抗16′との間の接続点は基準電位５に接続されている。
トランジスタ１はベース16″にのみ接続されている別の
（第２の）エミッタ18を有する。第１図に示されている
トランジスタ１およびダイオード３の接続極性に基づい
て、この保護構造は両極性の静電的放電に対して作用す
る。
入力端子４と参照電位５、特に接地電位との間に、前記
のように抵抗16′を介して結合されているベース16″お
よびエミッタ17とコレクタ11、13′とを有するトランジ
スタ１と、ダイオード３とにより形成されている保護構
造が位置している。特にその際にトランジスタ１のコレ
クタ11、13′は入力端子４に、またエミッタ端子17と抵
抗16′との間の接続点は基準電位５に接続されている。
トランジスタ１はベース16″にのみ接続されている別の
（第２の）エミッタ18を有する。第１図に示されている
トランジスタ１およびダイオード３の接続極性に基づい
て、この保護構造は両極性の静電的放電に対して作用す
る。
第１図中の参照符号は、保護構造を実現する以下に説
明する半導体システムの第２図中の参照符号と一致して
いる。第２図による半導体システムのなかの保護構造は
以下に製造の際の過程の概要により説明される。
明する半導体システムの第２図中の参照符号と一致して
いる。第２図による半導体システムのなかの保護構造は
以下に製造の際の過程の概要により説明される。
第２図による半導体システムの製造の出発点は１つの
伝導形式、好ましくはｐ伝導形式の半導体基板10であ
る。この半導体システムのなかに、それ自体は通常の仕
方で、先ず、後続の製造過程で埋め込み層領域11を形成
するために、反対の伝導形式、いまの例ではｎ伝導形式
の特に高ドープされた領域が拡散される。さらに、半導
体基板のなかに、同じく後続の製造過程でそれ自体は通
常の絶縁フレームの部分領域12を形成するために、半導
体基板の伝導形式を有する領域が拡散される。
伝導形式、好ましくはｐ伝導形式の半導体基板10であ
る。この半導体システムのなかに、それ自体は通常の仕
方で、先ず、後続の製造過程で埋め込み層領域11を形成
するために、反対の伝導形式、いまの例ではｎ伝導形式
の特に高ドープされた領域が拡散される。さらに、半導
体基板のなかに、同じく後続の製造過程でそれ自体は通
常の絶縁フレームの部分領域12を形成するために、半導
体基板の伝導形式を有する領域が拡散される。
続いて、公知の仕方で、ここまで処理された半導体基
板10の上に半導体基板10と反対の伝導形式、すなわちい
まの例ではｎ伝導形式を有するエピタキシァル層13がデ
ポジットされる。エピタキシァル層13の部分範囲13′と
結び付いて第１図のトランジスタ１に相応するトランジ
スタのコレクタを形成する埋め込み層領域11が埋め込み
層領域11の伝導形式を有する高ドープされた接続領域14
により接続される。接続領域14はエピタキシァル層13を
貫いて埋め込み層領域11のなかに達するまで拡散される
ことが有利であるが、このことは必ずしも必要ではな
い。
板10の上に半導体基板10と反対の伝導形式、すなわちい
まの例ではｎ伝導形式を有するエピタキシァル層13がデ
ポジットされる。エピタキシァル層13の部分範囲13′と
結び付いて第１図のトランジスタ１に相応するトランジ
スタのコレクタを形成する埋め込み層領域11が埋め込み
層領域11の伝導形式を有する高ドープされた接続領域14
により接続される。接続領域14はエピタキシァル層13を
貫いて埋め込み層領域11のなかに達するまで拡散される
ことが有利であるが、このことは必ずしも必要ではな
い。
続いて、別の拡散過程で半導体基板10の伝導形式、す
なわちいまの例ではｐ伝導形式を有する領域15および16
がエピタキシァル層13の部分範囲13′のなかに設けられ
る。その際に部分領域12のなかに達する領域15は半導体
システムの領域列11ないし16を含んでいる範囲全体に対
するそれ自体は通常の絶縁リングを完全なものにする。
なわちいまの例ではｐ伝導形式を有する領域15および16
がエピタキシァル層13の部分範囲13′のなかに設けられ
る。その際に部分領域12のなかに達する領域15は半導体
システムの領域列11ないし16を含んでいる範囲全体に対
するそれ自体は通常の絶縁リングを完全なものにする。
続いて、領域16のなかにエピタキシァル層13の伝導形
式、すなわちいまの実施例ではｎ伝導形式を有する領域
17および18が拡散される。その際に領域18は領域17を包
囲しており、両領域は領域16の部分により互いに絶縁さ
れている。
式、すなわちいまの実施例ではｎ伝導形式を有する領域
17および18が拡散される。その際に領域18は領域17を包
囲しており、両領域は領域16の部分により互いに絶縁さ
れている。
最後に、半導体システムの表面上に絶縁層19がデポジ
ットされ、また領域14、16および17が接続可能であるよ
うに構造化される。その際に領域16の端子20はコレクタ
端子14と反対の側に設けられている。
ットされ、また領域14、16および17が接続可能であるよ
うに構造化される。その際に領域16の端子20はコレクタ
端子14と反対の側に設けられている。
上記の領域構造に基づいて半導体システムのなかに第
１図中のトランジスタ１に相応するトランジスタが生
じ、そのコレクタは埋め込み層領域11およびコレクタ端
子14を有するエピタキシァル層13の部分範囲13′によ
り、そのベースは領域18の内側に位置する領域16の部分
領域16″により、またそのエミッタは領域17により形成
される。ベースにのみ接続されている第２のエミッタ18
は、部分領域16″および絶縁層19とのみ接触している領
域18により形成される。ベース16″およびエミッタ17を
結合する第１図による抵抗16′は第２図によるシステム
のなかでは、領域17と端子20との間に（特に領域18の下
側に）位置する領域16の部分領域16′により形成され
る。抵抗16′の大きさはなかんずく拡散領域18のディメ
ンジョニングにより設定される（ピンチ抵抗）。拡散領
域16および17のディメンジョニングならびに端子20の位
置は同じく（一般に二次的な）意義がある。絶縁層19の
なかの孔を通じて（第２図には示されていない導体帯を
介して）エミッタ拡散領域17と第１図による抵抗16′の
ベースと反対側の端子20とが共通の基準電位に接続され
る。
１図中のトランジスタ１に相応するトランジスタが生
じ、そのコレクタは埋め込み層領域11およびコレクタ端
子14を有するエピタキシァル層13の部分範囲13′によ
り、そのベースは領域18の内側に位置する領域16の部分
領域16″により、またそのエミッタは領域17により形成
される。ベースにのみ接続されている第２のエミッタ18
は、部分領域16″および絶縁層19とのみ接触している領
域18により形成される。ベース16″およびエミッタ17を
結合する第１図による抵抗16′は第２図によるシステム
のなかでは、領域17と端子20との間に（特に領域18の下
側に）位置する領域16の部分領域16′により形成され
る。抵抗16′の大きさはなかんずく拡散領域18のディメ
ンジョニングにより設定される（ピンチ抵抗）。拡散領
域16および17のディメンジョニングならびに端子20の位
置は同じく（一般に二次的な）意義がある。絶縁層19の
なかの孔を通じて（第２図には示されていない導体帯を
介して）エミッタ拡散領域17と第１図による抵抗16′の
ベースと反対側の端子20とが共通の基準電位に接続され
る。
本発明の実施例ではコレクタ端子領域14と埋め込み層
領域11と半導体基板10との間のpn接合とを介して、第１
図によるダイオード３に相応するダイオードが形成され
る。
領域11と半導体基板10との間のpn接合とを介して、第１
図によるダイオード３に相応するダイオードが形成され
る。
いわゆるエミッタ−電界−リング18はベース16″の単
位20と結び付いてコレクタ端子14と反対側の集積された
抵抗16′を介して回路の保護作用に特に有利に影響す
る。電界および電流分布の均等化が達成される。特にベ
ース−エミッタ接合のコレクタ端子14と向き合っている
敏感な側面範囲が本質的に減負荷され、従って表面早期
ブレークダウンが排除され、また負の入力パルスの際の
最小湾曲半径の個所におけるアバランシェブレークダウ
ンが大幅に遅らされる。深部に達する埋め込み層−端子
拡散14が存在しないプロセスラインではこの利点は特に
効果を発揮する。なぜならばここで入力パルスが表面付
近の範囲から導き出され得ず、従ってまたここで構成要
素の強い負荷が生ずるからである。
位20と結び付いてコレクタ端子14と反対側の集積された
抵抗16′を介して回路の保護作用に特に有利に影響す
る。電界および電流分布の均等化が達成される。特にベ
ース−エミッタ接合のコレクタ端子14と向き合っている
敏感な側面範囲が本質的に減負荷され、従って表面早期
ブレークダウンが排除され、また負の入力パルスの際の
最小湾曲半径の個所におけるアバランシェブレークダウ
ンが大幅に遅らされる。深部に達する埋め込み層−端子
拡散14が存在しないプロセスラインではこの利点は特に
効果を発揮する。なぜならばここで入力パルスが表面付
近の範囲から導き出され得ず、従ってまたここで構成要
素の強い負荷が生ずるからである。
負の電圧パルスは一方では埋め込み層領域11および半
導体基板10により形成されるダイオードを介して、しか
しまたエミッタ端子をも介して基準電位（接地電位）へ
導き出される。なぜならば、保護構造のトランジスタが
反転差動増幅器で動作しており、その際にベース−エミ
ッタ接合が阻止方向の極性にあるからである。エミッタ
−電界−リング18およびベース端子20は電界強度および
電流分布の均等化をもたらす。
導体基板10により形成されるダイオードを介して、しか
しまたエミッタ端子をも介して基準電位（接地電位）へ
導き出される。なぜならば、保護構造のトランジスタが
反転差動増幅器で動作しており、その際にベース−エミ
ッタ接合が阻止方向の極性にあるからである。エミッタ
−電界−リング18およびベース端子20は電界強度および
電流分布の均等化をもたらす。
正の電圧パルスはトランジスタ１のコレクタ−ベース
−ダイオードを阻止方向に、またベース−エミッタ−ダ
イオードを導通方向に切換える。短絡されたベース端子
20を介してベース16″から電流が流れ、従って保護構造
は正常なトランジスタの動作の仕方に移行する。ベース
端子20の接地によりトランジスタの通過接続がブレーク
ダウンの形態でコレクタ−エミッタ間区間を介してベー
スとエミッタとの間の抵抗結合と結び付いて行われる。
−ダイオードを阻止方向に、またベース−エミッタ−ダ
イオードを導通方向に切換える。短絡されたベース端子
20を介してベース16″から電流が流れ、従って保護構造
は正常なトランジスタの動作の仕方に移行する。ベース
端子20の接地によりトランジスタの通過接続がブレーク
ダウンの形態でコレクタ−エミッタ間区間を介してベー
スとエミッタとの間の抵抗結合と結び付いて行われる。
上記の保護構造は電圧パルスをその短い通過接続時間
に基づいて、保護すべき集積回路のなかの並列に位置す
る機能ユニットが破壊され得る以前に導き出す。導通方
向の敏感なベース−エミッタ接合の極性はさらに保護構
造の高い負荷可能性を保証する。
に基づいて、保護すべき集積回路のなかの並列に位置す
る機能ユニットが破壊され得る以前に導き出す。導通方
向の敏感なベース−エミッタ接合の極性はさらに保護構
造の高い負荷可能性を保証する。
本発明による保護構造の利点は特に、保護すべき集積
回路の高い信号電圧に対して使用可能なことにある。
回路の高い信号電圧に対して使用可能なことにある。
第１図は両極性の静電的放電に対する保護を可能にする
本発明によるダイオードおよびトランジスタの形態の入
力保護構造の等価回路図、第２図は半導体システムのな
かで第１図による入力保護構造を実現するための概要図
である。 １……トランジスタ ３……ダイオード ４……入力端子 ５……参照電位 10……半導体基板 11……埋め込み層領域 13……エピタキシァル層 13′……コレクタ 16′……抵抗 16″……ベース 17……エミッタ 18……別のエミッタ 20……ベース端子
本発明によるダイオードおよびトランジスタの形態の入
力保護構造の等価回路図、第２図は半導体システムのな
かで第１図による入力保護構造を実現するための概要図
である。 １……トランジスタ ３……ダイオード ４……入力端子 ５……参照電位 10……半導体基板 11……埋め込み層領域 13……エピタキシァル層 13′……コレクタ 16′……抵抗 16″……ベース 17……エミッタ 18……別のエミッタ 20……ベース端子
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/822 H01L 21/8234 - 21/8238 H01L 27/04,27/06,27/08 H01L 27/088 - 27/092
Claims (5)
- 【請求項１】集積回路の入力保護構造であって、 入力端（４）と参照電位（５）との間に接続されてお
り、 集積された抵抗（16′）を有する少なくとも１つのトラ
ンジスタ（１）を有し、 そのコレクタ（11、13′）が入力端（４）と接続されて
おり、またそのベース（16″）が抵抗（16′）を介し
て、またそのエミッタ（17）と共通に参照電位（５）に
接続されている入力保護構造において、 トランジスタ（１）がベース（16″）にのみ接続されて
いる別のエミッタ（18）を有することを特徴とする集積
回路の入力保護構造。 - 【請求項２】コレクタ（11、13′）が半導体基板（10）
のなかで埋められた高ドープされた領域（11）およびエ
ピタキシァル層（13）の部分範囲（13′）により形成さ
れ、部分範囲（13′）のなかに拡散された第１の領域
（16）がベース（16″）として、また集積された抵抗
（16′）として作用し、第１の領域のなかに拡散された
第２の領域がエミッタ（17）として作用し、また第１の
領域のなかに拡散された第３の領域が別のエミッタ（1
8）として作用することを特徴とする請求項１記載の入
力保護構造。 - 【請求項３】別のエミッタ（18）がエミッタ（17）を包
囲しており、またエミッタ（17）およびコレクタ（11、
13′）からベース（16″）により絶縁されていることを
特徴とする請求項１または２記載の入力保護構造。 - 【請求項４】第１の領域のエミッタ（17）とベース端子
（20）との間に位置する部分領域（16′）が集積された
抵抗（16′）を形成することを特徴とする請求項１ない
し３の１つに記載の入力保護構造。 - 【請求項５】コレクタ（11、13′）および半導体基板
（10）が集積された保護ダイオード（３）を形成するこ
とを特徴とする請求項１ないし４の１つに記載の入力保
護構造。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP19890115285 EP0413054B1 (de) | 1989-08-18 | 1989-08-18 | Eingangsschutzstruktur für integrierte Schaltungen |
| EP89115285.2 | 1989-08-18 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0396269A JPH0396269A (ja) | 1991-04-22 |
| JP3190664B2 true JP3190664B2 (ja) | 2001-07-23 |
Family
ID=8201784
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21565190A Expired - Fee Related JP3190664B2 (ja) | 1989-08-18 | 1990-08-14 | 集積回路の入力保護構造 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0413054B1 (ja) |
| JP (1) | JP3190664B2 (ja) |
| DE (1) | DE58908568D1 (ja) |
Families Citing this family (5)
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|---|---|---|---|---|
| EP0768713B1 (en) * | 1995-09-20 | 2006-03-08 | Texas Instruments Incorporated | Circuit including protection means |
| US5708289A (en) * | 1996-02-29 | 1998-01-13 | Sgs-Thomson Microelectronics, Inc. | Pad protection diode structure |
| DE19917155C1 (de) * | 1999-04-16 | 2000-06-21 | Bosch Gmbh Robert | Schutzvorrichtung gegen elektrostatische Entladungen |
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| US11611211B2 (en) | 2021-04-19 | 2023-03-21 | Analog Devices, Inc. | Multiple trigger electrostatic discharge (ESD) protection device for integrated circuits with multiple power supply domains |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US4486770A (en) * | 1981-04-27 | 1984-12-04 | General Motors Corporation | Isolated integrated circuit transistor with transient protection |
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