JP3193368B2 - 集積回路の入力端保護回路 - Google Patents
集積回路の入力端保護回路Info
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- 239000004065 semiconductor Substances 0.000 claims description 22
- 239000004020 conductor Substances 0.000 claims description 13
- 239000000758 substrate Substances 0.000 claims description 10
- 238000005516 engineering process Methods 0.000 description 6
- 230000015556 catabolic process Effects 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 5
- 230000000903 blocking effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 230000008901 benefit Effects 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 239000002800 charge carrier Substances 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 230000010287 polarization Effects 0.000 description 1
- 230000002028 premature Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、第１導電形の半導体基板内の集積回路を両
極性の静電放電から保護するための入力端保護回路であ
って、ベース、コレクタ及びエミッタを有する少なくと
も１つのバイポーラトランジスタを備え、そのコレクタ
はコレクタ端子を介して集積回路の入力端と接続され、
ベースは第１の導電形のベース領域として形成されると
共にベース端子を介して抵抗と接続され、抵抗は第１導
電形の弱ドーピング領域として形成されると共に基準電
位端子と接続され、エミッタは第２導電形のエミッタ領
域として形成されると共にエミッタ端子を介して抵抗と
接続される集積回路の入力端保護回路に関する。
極性の静電放電から保護するための入力端保護回路であ
って、ベース、コレクタ及びエミッタを有する少なくと
も１つのバイポーラトランジスタを備え、そのコレクタ
はコレクタ端子を介して集積回路の入力端と接続され、
ベースは第１の導電形のベース領域として形成されると
共にベース端子を介して抵抗と接続され、抵抗は第１導
電形の弱ドーピング領域として形成されると共に基準電
位端子と接続され、エミッタは第２導電形のエミッタ領
域として形成されると共にエミッタ端子を介して抵抗と
接続される集積回路の入力端保護回路に関する。
集積回路は静電放電に対して確実に保護される必要が
ある。この種の静電放電に関するメカニズムはドイツ連
邦共和国特許出願公開第3616394号明細書に記載されて
いる。それによれば、入力端と基準電位との間に接続さ
れたnpnトランジスタから構成され、そのベースが抵抗
を介して結合（短絡）されて基準電位（特にアース）に
接続された特にバイポーラ集積回路の入力端保護回路が
公知となっている。
ある。この種の静電放電に関するメカニズムはドイツ連
邦共和国特許出願公開第3616394号明細書に記載されて
いる。それによれば、入力端と基準電位との間に接続さ
れたnpnトランジスタから構成され、そのベースが抵抗
を介して結合（短絡）されて基準電位（特にアース）に
接続された特にバイポーラ集積回路の入力端保護回路が
公知となっている。
半導体基板内にこのような保護回路を技術的に実現す
るためには、半導体基板の表面におけるエピタキシャル
層内に通常のバイポーラトランジスタが設けられ、この
トランジスタのコレクタは通常の方法で高オーミックエ
ピタキシャル層によって形成され、ベースおよびエミッ
タはエピタキシャル層内の２つの対応する拡散領域によ
って形成される。通常の構成のトランジスタにおいて
は、電荷キャリヤ密度が高められるために装置表面の近
傍に表面早期ブレークダウンが生じ、これによって保護
回路のESD負荷耐量が低減させられ得る。
るためには、半導体基板の表面におけるエピタキシャル
層内に通常のバイポーラトランジスタが設けられ、この
トランジスタのコレクタは通常の方法で高オーミックエ
ピタキシャル層によって形成され、ベースおよびエミッ
タはエピタキシャル層内の２つの対応する拡散領域によ
って形成される。通常の構成のトランジスタにおいて
は、電荷キャリヤ密度が高められるために装置表面の近
傍に表面早期ブレークダウンが生じ、これによって保護
回路のESD負荷耐量が低減させられ得る。
上述した種類の他の入力端保護回路はヨーロッパ特許
出願第89111767.3号明細書に記載されている。しかしな
がら、この入力端保護構造は、エピタキシャル層の厚み
が大きくかつ拡散領域によって隣接デバイス間の絶縁を
図るバイポーラ集積回路においてのみ有利に実現される
という特殊な条件を有する。
出願第89111767.3号明細書に記載されている。しかしな
がら、この入力端保護構造は、エピタキシャル層の厚み
が大きくかつ拡散領域によって隣接デバイス間の絶縁を
図るバイポーラ集積回路においてのみ有利に実現される
という特殊な条件を有する。
本発明は、酸化領域によって隣接デバイス間の絶縁を
図るバイポーラ集積回路において製造が簡単になると共
に信頼できる保護を保証する上述した種類の入力端保護
回路を提供することを課題とする。
図るバイポーラ集積回路において製造が簡単になると共
に信頼できる保護を保証する上述した種類の入力端保護
回路を提供することを課題とする。
上述の課題を解決するため、本発明によれば、第１導
電形の半導体基板内の集積回路を両極性の静電放電から
保護するための入力端保護回路であって、ベース、コレ
クタ及びエミッタを有する少なくとも１つのバイポーラ
トランジスタを備え、そのコレクタはコレクタ端子を介
して集積回路の入力端と接続され、ベースは第１の導電
形のベース領域として形成されると共にベース端子を介
して抵抗と接続され、抵抗は第１導電形の弱ドーピング
領域として形成されると共に基準電位端子と接続され、
エミッタは第２導電形のエミッタ領域として形成される
と共にエミッタ端子を介して抵抗と接続される集積回路
の入力端保護回路において、コレクタは第２導電形の高
ドーピングされた埋込み形コレクタ領域及びその上に設
けられた第２導電形のエピタキシャル層として形成さ
れ、ベースはベース領域内の電位分布を均一化するため
に外部と接触しない導体路と接続され、入力端保護回路
は酸化領域からなる絶縁枠によって絶縁される。
電形の半導体基板内の集積回路を両極性の静電放電から
保護するための入力端保護回路であって、ベース、コレ
クタ及びエミッタを有する少なくとも１つのバイポーラ
トランジスタを備え、そのコレクタはコレクタ端子を介
して集積回路の入力端と接続され、ベースは第１の導電
形のベース領域として形成されると共にベース端子を介
して抵抗と接続され、抵抗は第１導電形の弱ドーピング
領域として形成されると共に基準電位端子と接続され、
エミッタは第２導電形のエミッタ領域として形成される
と共にエミッタ端子を介して抵抗と接続される集積回路
の入力端保護回路において、コレクタは第２導電形の高
ドーピングされた埋込み形コレクタ領域及びその上に設
けられた第２導電形のエピタキシャル層として形成さ
れ、ベースはベース領域内の電位分布を均一化するため
に外部と接触しない導体路と接続され、入力端保護回路
は酸化領域からなる絶縁枠によって絶縁される。
本発明の他の構成は請求項２以降に記載されている。
次に、本発明の実施例を図面に基づいて詳細に説明す
る。
る。
第１図は抵抗を備えたトランジスタと２個の集積ダイ
オードとの形を有する入力端保護回路の等価回路図、第
２図および第３図は半導体装置において第１図の入力端
保護回路を実現するためのそれぞれ異なる実施例を示す
概略図である。
オードとの形を有する入力端保護回路の等価回路図、第
２図および第３図は半導体装置において第１図の入力端
保護回路を実現するためのそれぞれ異なる実施例を示す
概略図である。
第２図および第３図は後方へ向かう付加的斜視平面図
を備えた入力端保護回路の中央断面図を示し、前方へ向
かって対称的に延長することにより完全な入力端保護回
路が得られる。
を備えた入力端保護回路の中央断面図を示し、前方へ向
かって対称的に延長することにより完全な入力端保護回
路が得られる。
第１図によれば、集積回路、特にバイポーラ集積回路
の入力端１と、基準電位２、特にアースとの間には、ベ
ース16とエミッタ19との間を抵抗16aを介して結合した
上述の結合部とコレクタ11、12とを備えたトランジスタ
３と、２個の集積ダイオード、５とによって形成された
保護回路が設けられている。特にトランジスタ３のコレ
クタ11、12は入力端１に接続され、エミッタ19と抵抗16
aとの間に接続点は基準電位２に接続されている。両集
積ダイオード４、５は同様に入力端１と基準電位２との
間に接続され、第１ダイオード４はトランジスタ３のエ
ミッタ・コレクタ区間に対して並列に直接接続されてい
る。第１図に示されているトランジスタ３とダイオード
４、５との接続極性に基づいて、この保護回路は両極性
の静電放電に対して動作する。
の入力端１と、基準電位２、特にアースとの間には、ベ
ース16とエミッタ19との間を抵抗16aを介して結合した
上述の結合部とコレクタ11、12とを備えたトランジスタ
３と、２個の集積ダイオード、５とによって形成された
保護回路が設けられている。特にトランジスタ３のコレ
クタ11、12は入力端１に接続され、エミッタ19と抵抗16
aとの間に接続点は基準電位２に接続されている。両集
積ダイオード４、５は同様に入力端１と基準電位２との
間に接続され、第１ダイオード４はトランジスタ３のエ
ミッタ・コレクタ区間に対して並列に直接接続されてい
る。第１図に示されているトランジスタ３とダイオード
４、５との接続極性に基づいて、この保護回路は両極性
の静電放電に対して動作する。
第１図における特にトランジスタ３の符号および抵抗
16aによるその配線は、以下において説明し第１実施例
による保護回路を実現している半導体装置を示した第２
図の符号と一致している。第２図に示された半導体装置
の保護回路は、以下においては製造時の概略的なプロセ
ス順序に基づいて説明される。
16aによるその配線は、以下において説明し第１実施例
による保護回路を実現している半導体装置を示した第２
図の符号と一致している。第２図に示された半導体装置
の保護回路は、以下においては製造時の概略的なプロセ
ス順序に基づいて説明される。
第２図に示された半導体装置の製造出発点は、第１導
電形、特にｐ導電形の半導体基板10である。この半導体
装置においては、従来の方法で、例えば次に温度工程を
有するインプランテーションによって、先ず逆の第２導
電形、即ちこの例ではｎ導電形の特に高ドーピング領域
が拡散形成され、この高ドーピング領域によって次の製
造工程により埋込み層領域11が形成される。保護回路を
囲んで後で形成される絶縁枠の機能を改善するために、
良く知られているように所謂チャネル・ストッパー領域
14が埋込み層領域11の外に作られる。チャネル・ストッ
パー領域14は第１導電形を有する。次に通常の方法で第
２導電形のエピタキシャル層12が全表面上に設けられ
る。
電形、特にｐ導電形の半導体基板10である。この半導体
装置においては、従来の方法で、例えば次に温度工程を
有するインプランテーションによって、先ず逆の第２導
電形、即ちこの例ではｎ導電形の特に高ドーピング領域
が拡散形成され、この高ドーピング領域によって次の製
造工程により埋込み層領域11が形成される。保護回路を
囲んで後で形成される絶縁枠の機能を改善するために、
良く知られているように所謂チャネル・ストッパー領域
14が埋込み層領域11の外に作られる。チャネル・ストッ
パー領域14は第１導電形を有する。次に通常の方法で第
２導電形のエピタキシャル層12が全表面上に設けられ
る。
一方で保護構造相互間の異なった部分の絶縁を行うた
めに、他方で半導体装置の隣接領域の全構造の絶縁を行
うために、特に従来のLOCOS技術が適用される。この種
の絶縁技術はウィドマン（D.Widmann），マーラー（H.M
ahrer），フリードリヒ（H.Friedrich）著“高集積回路
技術（Technologie hochintegrierter Schaltunge
n）”（Springer社、1988年出版、第67頁〜第72頁）に
説明されている。図示されていない適宜のマスクが設け
られ、このマスクの助けによってまずエピタキシャル層
12内にこのエピタキシャル層の層厚みのほぼ半分の深さ
の窪みがエッチング形成され、次にこの個所が局部的に
酸化される。その際特に平坦平面を有する酸化領域15、
15a、15bを形成するためにLOCOS技術が使用される。ま
たは、前記文献の同一個所の第78頁に記載されているよ
うに、同様に酸化領域15、15a、15bを形成する溝絶縁技
術を使用してもよい。酸化領域15、15a、15bは少なくと
もエピタキシャル層12の厚みを有するように形成され、
それゆえ半導体装置において酸化領域15、15a、15bによ
って覆われる個所ではエピタキシャル層12はこの酸化領
域15、15a、15bにより完全に中断される。このことはチ
ャネル・ストッパー領域14がデバイス相互間の完全な絶
縁を行う場合には当てはまらない。酸化領域15はこのよ
うにして入力端保護回路を囲むより一層完全化される絶
縁枠の一部分を形成する。酸化領域15a、15bは特にエピ
タキシャル層12を通って下側に位置する埋込み層領域11
内にまで達している。
めに、他方で半導体装置の隣接領域の全構造の絶縁を行
うために、特に従来のLOCOS技術が適用される。この種
の絶縁技術はウィドマン（D.Widmann），マーラー（H.M
ahrer），フリードリヒ（H.Friedrich）著“高集積回路
技術（Technologie hochintegrierter Schaltunge
n）”（Springer社、1988年出版、第67頁〜第72頁）に
説明されている。図示されていない適宜のマスクが設け
られ、このマスクの助けによってまずエピタキシャル層
12内にこのエピタキシャル層の層厚みのほぼ半分の深さ
の窪みがエッチング形成され、次にこの個所が局部的に
酸化される。その際特に平坦平面を有する酸化領域15、
15a、15bを形成するためにLOCOS技術が使用される。ま
たは、前記文献の同一個所の第78頁に記載されているよ
うに、同様に酸化領域15、15a、15bを形成する溝絶縁技
術を使用してもよい。酸化領域15、15a、15bは少なくと
もエピタキシャル層12の厚みを有するように形成され、
それゆえ半導体装置において酸化領域15、15a、15bによ
って覆われる個所ではエピタキシャル層12はこの酸化領
域15、15a、15bにより完全に中断される。このことはチ
ャネル・ストッパー領域14がデバイス相互間の完全な絶
縁を行う場合には当てはまらない。酸化領域15はこのよ
うにして入力端保護回路を囲むより一層完全化される絶
縁枠の一部分を形成する。酸化領域15a、15bは特にエピ
タキシャル層12を通って下側に位置する埋込み層領域11
内にまで達している。
埋込み層領域11と形成すべき端子との低オーミックボ
ンディングを行うために、この例ではｎ導電形を有する
高ドーピング領域13がエピタキシャル層12を通って埋込
み層領域11内に拡散形成される。このコンタクト領域13
が酸化領域15、15aを通って側部に画成されるように、
このコンタクト領域13を形成すると有利である。
ンディングを行うために、この例ではｎ導電形を有する
高ドーピング領域13がエピタキシャル層12を通って埋込
み層領域11内に拡散形成される。このコンタクト領域13
が酸化領域15、15aを通って側部に画成されるように、
このコンタクト領域13を形成すると有利である。
この例ではｎドーピングされたエピタキシャル層12内
には、今、第１導電形つまりこの例ではｐ導電形を有す
る領域16、16aが拡散形成され、この領域16、16aは特に
低ドーピングされる。半導体基板10の表面つまりエピタ
キシャル層12の表面では、領域16、16aは少なくとも酸
化領域15bによって互いに絶縁される。領域16、16aの高
い層抵抗に基づいて、ドーピングは全面に亘って即ちマ
スクを使用することなく行うことができ、その際高ドー
ピングコンタクト領域13が特に変化させられることはな
い。
には、今、第１導電形つまりこの例ではｐ導電形を有す
る領域16、16aが拡散形成され、この領域16、16aは特に
低ドーピングされる。半導体基板10の表面つまりエピタ
キシャル層12の表面では、領域16、16aは少なくとも酸
化領域15bによって互いに絶縁される。領域16、16aの高
い層抵抗に基づいて、ドーピングは全面に亘って即ちマ
スクを使用することなく行うことができ、その際高ドー
ピングコンタクト領域13が特に変化させられることはな
い。
領域16内には今高ドーピング部分領域17、ならびに、
領域16、16aと同じ導電形つまりこの例ではｐ導電形を
有し領域16a内にドーピングされた高ドーピング部分領
域17a、17bが同時に拡散形成される。その際領域17は領
域16の後述するコンタクト領域として使われ、同様に領
域17a、17bは領域16aのコンタクト領域として使われ
る。
領域16、16aと同じ導電形つまりこの例ではｐ導電形を
有し領域16a内にドーピングされた高ドーピング部分領
域17a、17bが同時に拡散形成される。その際領域17は領
域16の後述するコンタクト領域として使われ、同様に領
域17a、17bは領域16aのコンタクト領域として使われ
る。
次に、領域16内には第２導電形つまりこの例ではｎ導
電形の領域19が拡散形成され、その深さはこの領域19が
弱ドーピング領域16によってエピタキシャル層12から分
離されるように定められる。最後に、この時点で半導体
装置の全表面上に設けられるかまたは拡散プロセスの前
述した温度工程の際に既に作成される酸化シリコン製絶
縁層18が構造化され、それによってコンタクト領域13、
17、17a、17bおよび領域19が接続可能となる。上述した
領域には導体路20、21、22、23が端子として設けられ、
導体路20は入力端１に接続され、導体路22は基準電位２
に接続される（図示されていない）。導体路22は領域19
をコンタクト領域17bに接続し、導体路23はコンタクト
領域17、17a相互を接続する。導体路21は領域16、17内
の電位分布の均一化を図るためだけに使われ、外部に対
しては電気的に接合されない。
電形の領域19が拡散形成され、その深さはこの領域19が
弱ドーピング領域16によってエピタキシャル層12から分
離されるように定められる。最後に、この時点で半導体
装置の全表面上に設けられるかまたは拡散プロセスの前
述した温度工程の際に既に作成される酸化シリコン製絶
縁層18が構造化され、それによってコンタクト領域13、
17、17a、17bおよび領域19が接続可能となる。上述した
領域には導体路20、21、22、23が端子として設けられ、
導体路20は入力端１に接続され、導体路22は基準電位２
に接続される（図示されていない）。導体路22は領域19
をコンタクト領域17bに接続し、導体路23はコンタクト
領域17、17a相互を接続する。導体路21は領域16、17内
の電位分布の均一化を図るためだけに使われ、外部に対
しては電気的に接合されない。
酸化領域15の上に位置する絶縁膜18の一部分は入力端
保護回路を囲む上述した絶縁枠15、18を完全化する。
保護回路を囲む上述した絶縁枠15、18を完全化する。
上述した領域構造に基づいて、第２図の半導体装置内
には、第１図のnpnトランジスタ３が、コレクタがエピ
タキシャル層12を備えた埋込み層領域11によって、ベー
スが領域16によって、エミッタが領域19によってそれぞ
れ形成されることにより、形成される。その際、領域13
はコレクタ・コンタクト領域を形成し、領域17はベース
・コンタクト領域を形成する。トランジスタはコレクタ
端子としての導体路20を介してそのコレクタ11、12が入
力端１に接続され、エミッタ端子としての導体路22を介
してそのエミッタ19が基準電位に接続される。
には、第１図のnpnトランジスタ３が、コレクタがエピ
タキシャル層12を備えた埋込み層領域11によって、ベー
スが領域16によって、エミッタが領域19によってそれぞ
れ形成されることにより、形成される。その際、領域13
はコレクタ・コンタクト領域を形成し、領域17はベース
・コンタクト領域を形成する。トランジスタはコレクタ
端子としての導体路20を介してそのコレクタ11、12が入
力端１に接続され、エミッタ端子としての導体路22を介
してそのエミッタ19が基準電位に接続される。
本発明によれば、第１図の抵抗16aは弱ドーピング領
域16aによって実現され、この抵抗16aはコンタクト領域
17aとベース端子として作用する導体路23とを介してベ
ース・コンタクト領域17、従ってベースに接続され、ま
た、コンタクト領域17bとエミッタ端子として作用する
導体路22とを介してエミッタ19に接続される。これらの
導体路22、23から見ると、抵抗16aは酸化領域15、15bと
絶縁膜18の一部分とによってベース16とエミッタ19とか
ら絶縁されており、拡散領域16aの下側に位置するエピ
タキシャル層12の一部分によって埋込み層領域11と共に
第１図のダイオード４となる集積ダイオードを形成す
る。
域16aによって実現され、この抵抗16aはコンタクト領域
17aとベース端子として作用する導体路23とを介してベ
ース・コンタクト領域17、従ってベースに接続され、ま
た、コンタクト領域17bとエミッタ端子として作用する
導体路22とを介してエミッタ19に接続される。これらの
導体路22、23から見ると、抵抗16aは酸化領域15、15bと
絶縁膜18の一部分とによってベース16とエミッタ19とか
ら絶縁されており、拡散領域16aの下側に位置するエピ
タキシャル層12の一部分によって埋込み層領域11と共に
第１図のダイオード４となる集積ダイオードを形成す
る。
既に述べたように、第２図の入力端保護回路は図示し
た断面線から前方へ向けて対称形成することによって完
全化される。従って、完全な入力端保護回路は抵抗16a
に対して並列に接続された別の抵抗を有している、即
ち、第１図に図示された抵抗16aは半導体装置において
は２個の並列接続された抵抗によって実現されている。
このことは入力端保護回路の後述する電気的特性に関し
て有利である。
た断面線から前方へ向けて対称形成することによって完
全化される。従って、完全な入力端保護回路は抵抗16a
に対して並列に接続された別の抵抗を有している、即
ち、第１図に図示された抵抗16aは半導体装置において
は２個の並列接続された抵抗によって実現されている。
このことは入力端保護回路の後述する電気的特性に関し
て有利である。
第１図における第１集積ダイオード４は第２図の半導
体装置においては領域16aと埋込み層領域11を含んだエ
ピタキシャル層12の下側に位置する部分とによって形成
される。この第１ダイオード４は従って抵抗16aおよび
コレクタ・ベース接合に対して並列に、つまりトランジ
スタのエミッタ・コレクタ区間に対して並列に接続され
ており、そしてトランジスタ領域から十分に分離されて
いるエピタキシャル層12の一部分内に配置されている。
第２集積ダイオード５は半導体基板10と埋込み層領域11
とによって形成され、その場合半導体基板10は基準電位
２に接続することができる（図示されていない）。
体装置においては領域16aと埋込み層領域11を含んだエ
ピタキシャル層12の下側に位置する部分とによって形成
される。この第１ダイオード４は従って抵抗16aおよび
コレクタ・ベース接合に対して並列に、つまりトランジ
スタのエミッタ・コレクタ区間に対して並列に接続され
ており、そしてトランジスタ領域から十分に分離されて
いるエピタキシャル層12の一部分内に配置されている。
第２集積ダイオード５は半導体基板10と埋込み層領域11
とによって形成され、その場合半導体基板10は基準電位
２に接続することができる（図示されていない）。
第３図は本発明の第２実施例を示し、第２図と同じ符
号が付されている。この第２実施例は両ベース・コンタ
クト領域17の一方を省略し、抵抗16aをエミッタ19に接
続するエミッタ端子22を配設し、抵抗16aをベース・コ
ンタクト領域17、従ってベース16に接続するベース端子
23を配設した点で第１実施例とは異なっていることがわ
かる。第３図の保護回路の他の構成および製造上のプロ
セスは第２図の保護回路と同じである。特にこの第２実
施例は第１図の等価回路図に相当する。
号が付されている。この第２実施例は両ベース・コンタ
クト領域17の一方を省略し、抵抗16aをエミッタ19に接
続するエミッタ端子22を配設し、抵抗16aをベース・コ
ンタクト領域17、従ってベース16に接続するベース端子
23を配設した点で第１実施例とは異なっていることがわ
かる。第３図の保護回路の他の構成および製造上のプロ
セスは第２図の保護回路と同じである。特にこの第２実
施例は第１図の等価回路図に相当する。
入力端１における負電圧パルスは一方では順方向に接
続された第２保護ダイオード５を通って排出される。か
かる負電圧パルスは他方では第１保護ダイオード４のア
ース端子を表すエミッタ端子22を介して基準電位２に排
出される。第１ダイオード４は順方向に極性化されてい
る。保護回路はこの実施例においては逆トランジスタ領
域で動作し、敏感なベース・エミッタ接合は阻止方向に
極性化されている。エピタキシャル層12の分離部分にお
ける第１ダイオード４の端子は、トランジスタ３のエミ
ッタ・ベース領域から酸化絶縁層15bによって十分に分
離されて、電解強度分布および電流分布の均一化を図り
かつこのベース・エミッタ接合の敏感な側部領域を保護
する。
続された第２保護ダイオード５を通って排出される。か
かる負電圧パルスは他方では第１保護ダイオード４のア
ース端子を表すエミッタ端子22を介して基準電位２に排
出される。第１ダイオード４は順方向に極性化されてい
る。保護回路はこの実施例においては逆トランジスタ領
域で動作し、敏感なベース・エミッタ接合は阻止方向に
極性化されている。エピタキシャル層12の分離部分にお
ける第１ダイオード４の端子は、トランジスタ３のエミ
ッタ・ベース領域から酸化絶縁層15bによって十分に分
離されて、電解強度分布および電流分布の均一化を図り
かつこのベース・エミッタ接合の敏感な側部領域を保護
する。
正電圧パルスはコレクタ・ベース接合を阻止方向に、
ベース・エミッタ接合を順方向に加える。UCEDブレーク
ダウンが生じることになる。しかしなから、抵抗16aを
介してベース16から電流路が形成され得、保護回路は通
常のトランジスタ動作に移行する。UCEDブレークダウン
は抵抗16aを通ってUCERブレークダウンに移行する。エ
ピタキシャル層12の分離部分においてエミッタ19とコレ
クタ11、12との間に接続された第１集積ダイオード４は
この実施例においても同様に正であることがわかる。np
nトランジスタ３のコレクタ・ベース接合および第１ダ
イオード４は阻止方向に極性化される。正入力パルスは
両阻止膜上に生じ、コレクタ・ベース接合の、コレクタ
端子20に対向して位置する側部領域が過負荷を受けるこ
とは回避され、均一な電界強度分布が得られる。保護回
路は、並列に位置するデバイスが破壊され得る前に、短
い導通時間により電圧パルスを誘導する。敏感なベース
・エミッタ接合を順方向に極性化することはさらにデバ
イスの負荷耐量を高めることを保証する。
ベース・エミッタ接合を順方向に加える。UCEDブレーク
ダウンが生じることになる。しかしなから、抵抗16aを
介してベース16から電流路が形成され得、保護回路は通
常のトランジスタ動作に移行する。UCEDブレークダウン
は抵抗16aを通ってUCERブレークダウンに移行する。エ
ピタキシャル層12の分離部分においてエミッタ19とコレ
クタ11、12との間に接続された第１集積ダイオード４は
この実施例においても同様に正であることがわかる。np
nトランジスタ３のコレクタ・ベース接合および第１ダ
イオード４は阻止方向に極性化される。正入力パルスは
両阻止膜上に生じ、コレクタ・ベース接合の、コレクタ
端子20に対向して位置する側部領域が過負荷を受けるこ
とは回避され、均一な電界強度分布が得られる。保護回
路は、並列に位置するデバイスが破壊され得る前に、短
い導通時間により電圧パルスを誘導する。敏感なベース
・エミッタ接合を順方向に極性化することはさらにデバ
イスの負荷耐量を高めることを保証する。
コレクタ、ベースおよびエミッタの端子およびコンタ
クト領域の配設によって、エミッタ・ベース接合の、コ
レクタ端子20に対向して位置する側部領域における電流
密度が大きくなり過ぎることが妨げられる。この利点は
特に第２図の第１実施例においてもたらされる。それに
対して、第３図の第２実施例は明らかに僅少となる省ス
ペースの利点をもたらす。
クト領域の配設によって、エミッタ・ベース接合の、コ
レクタ端子20に対向して位置する側部領域における電流
密度が大きくなり過ぎることが妨げられる。この利点は
特に第２図の第１実施例においてもたらされる。それに
対して、第３図の第２実施例は明らかに僅少となる省ス
ペースの利点をもたらす。
本発明による保護回路の利点は集積回路の高い信号電
圧に対して使用し得る点にある。ブレークダウンは良く
知られているようにUCED電圧よりも大きいUCER電圧によ
って決定される。
圧に対して使用し得る点にある。ブレークダウンは良く
知られているようにUCED電圧よりも大きいUCER電圧によ
って決定される。
第１図は抵抗を備えたトランジスタと２個の集積ダイオ
ードとの形態の本発明による入力端保護回路の等価回路
図、第２図および第３図は半導体装置において第１図の
入力端保護回路を実現するためのそれぞれ異なる実施例
を示す概略図である。 １……入力端 ２……基準電位 ３……トランジスタ ４、５……ダイオード 11、12……コレクタ 16……ベース 16a……抵抗 19……エミッタ
ードとの形態の本発明による入力端保護回路の等価回路
図、第２図および第３図は半導体装置において第１図の
入力端保護回路を実現するためのそれぞれ異なる実施例
を示す概略図である。 １……入力端 ２……基準電位 ３……トランジスタ ４、５……ダイオード 11、12……コレクタ 16……ベース 16a……抵抗 19……エミッタ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8222 H01L 21/822 H01L 27/04 H01L 27/06
Claims (8)
- 【請求項１】第１導電形の半導体基板（10）内の集積回
路を両極性の静電放電から保護するための入力端保護回
路であって、ベース（16）、コレクタ（11、12）及びエ
ミッタ（19）を有する少なくとも１つのバイポーラトラ
ンジスタ（３）を備え、そのコレクタ（11、12）はコレ
クタ端子（13、20）を介して集積回路の入力端（１）と
接続され、ベース（16）は第１の導電形のベース領域と
して形成されると共にベース端子（23）を介して抵抗
（16a）と接続され、抵抗（16a）は第１導電形の弱ドー
ピング領域として形成されると共に基準電位端子（２）
と接続され、エミッタ（19）は第２導電形のエミッタ領
域として形成されると共にエミッタ端子（22）を介して
抵抗（16a）と接続される集積回路の入力端保護回路に
おいて、コレクタ（11、12）は第２導電形の高ドーピン
グされた埋込み形コレクタ領域（11）及びその上に設け
られた第２導電形のエピタキシャル層（12）として形成
され、ベース（16）はベース領域内の電位分布を均一化
するために外部と接触しない導体路（21）と接続され、
入力端保護回路は酸化領域（15）からなる絶縁枠によっ
て絶縁されることを特徴とする集積回路の入力端保護回
路。 - 【請求項２】抵抗（16a）はほぼ等しい抵抗値を有する
２個の並列接続された抵抗によって構成されることを特
徴とする請求項１記載の入力端保護回路。 - 【請求項３】ベース（16）の弱ドーピング領域はベース
・コンタクト領域として少なくとも１つの高ドーピング
部分領域（17）を有することを特徴とする請求項１又は
２記載の入力端保護回路。 - 【請求項４】ベース（16）は少なくとも１つの高ドーピ
ングベース・コンタクト領域（17）を介してベース端子
（23）と接続されることを特徴とする請求項３記載の入
力端保護回路。 - 【請求項５】抵抗（16a）はベース・コンタクト領域（1
7）と同時に作られた２つの高ドーピング部分領域（17
a、17b）をコンタクト領域として有し、かつこのベース
・コンタクト領域の一方の部分領域（17a）を介してベ
ース端子（23）と、他の部分領域（17b）を介してエミ
ッタ端子（22）と接続されていることを特徴とする請求
項３又は４記載の入力端保護回路。 - 【請求項６】第１の集積ダイオード（４）は弱ドーピン
グ領域（16a）とエピタキシャル層（12）の一部分とに
よって形成され、第２の集積ダイオード（５）は埋込み
領域（11）の半導体基板（10）によって形成されること
を特徴とする請求項１〜５のいずれか１つに記載の入力
端保護回路。 - 【請求項７】第１の集積ダイオード（４）及び抵抗（16
a）は、トランジスタ（３）のベース（16）−エミッタ
（19）領域から分離されたエピタキシャル層（12）の部
分内に配置されることを特徴とする請求項１〜６のいず
れか１つに記載の入力端保護回路。 - 【請求項８】酸化領域（15）は少なくともエピタキシャ
ル層（12）の厚さを有することを特徴とする請求項１〜
７のいずれか１つに記載の入力端保護回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP89120144.4 | 1989-10-30 | ||
| EP89120144A EP0429686B1 (de) | 1989-10-30 | 1989-10-30 | Eingangsschutzstruktur für integrierte Schaltungen |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03154374A JPH03154374A (ja) | 1991-07-02 |
| JP3193368B2 true JP3193368B2 (ja) | 2001-07-30 |
Family
ID=8202078
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29517390A Expired - Fee Related JP3193368B2 (ja) | 1989-10-30 | 1990-10-30 | 集積回路の入力端保護回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5187562A (ja) |
| EP (1) | EP0429686B1 (ja) |
| JP (1) | JP3193368B2 (ja) |
| DE (1) | DE58908843D1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4506424B2 (ja) * | 2004-11-18 | 2010-07-21 | トヨタ自動車株式会社 | 保護回路 |
| US8350352B2 (en) * | 2009-11-02 | 2013-01-08 | Analog Devices, Inc. | Bipolar transistor |
| JP6705726B2 (ja) * | 2016-09-14 | 2020-06-03 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5469391A (en) * | 1977-11-14 | 1979-06-04 | Nec Corp | Integrated composite element |
| US4228451A (en) * | 1978-07-21 | 1980-10-14 | Monolithic Memories, Inc. | High resistivity semiconductor resistor device |
| US4264941A (en) * | 1979-02-14 | 1981-04-28 | National Semiconductor Corporation | Protective circuit for insulated gate field effect transistor integrated circuits |
| JPS5679463A (en) * | 1979-12-03 | 1981-06-30 | Matsushita Electronics Corp | Semiconductor integrated circuit |
| JPS56104465A (en) * | 1980-01-25 | 1981-08-20 | Hitachi Ltd | Semiconductor device |
| JPS5734361A (en) * | 1980-08-11 | 1982-02-24 | Toshiba Corp | Semiconductor device |
| US4486770A (en) * | 1981-04-27 | 1984-12-04 | General Motors Corporation | Isolated integrated circuit transistor with transient protection |
| JPS5812343A (ja) * | 1981-07-15 | 1983-01-24 | Nec Corp | 半導体装置 |
| IT1221867B (it) * | 1983-05-16 | 1990-07-12 | Ates Componenti Elettron | Struttura di transistore bipolare di potenza con resistenza di bilanciamento di base incroporata by-passable |
| JPS6059762A (ja) * | 1983-09-13 | 1985-04-06 | Nec Corp | 静電保護回路 |
| IT1217298B (it) * | 1985-05-30 | 1990-03-22 | Sgs Thomson Microelectronics | Dispositivo di protezione da scariche elettrostatiche,in particolare per circuiti integrati bipolari |
-
1989
- 1989-10-30 DE DE58908843T patent/DE58908843D1/de not_active Expired - Lifetime
- 1989-10-30 EP EP89120144A patent/EP0429686B1/de not_active Expired - Lifetime
-
1990
- 1990-10-30 US US07/606,036 patent/US5187562A/en not_active Expired - Lifetime
- 1990-10-30 JP JP29517390A patent/JP3193368B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03154374A (ja) | 1991-07-02 |
| EP0429686B1 (de) | 1994-12-28 |
| EP0429686A1 (de) | 1991-06-05 |
| DE58908843D1 (de) | 1995-02-09 |
| US5187562A (en) | 1993-02-16 |
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