JPS62104156A - 電子半導体素子 - Google Patents
電子半導体素子Info
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- JPS62104156A JPS62104156A JP61258102A JP25810286A JPS62104156A JP S62104156 A JPS62104156 A JP S62104156A JP 61258102 A JP61258102 A JP 61258102A JP 25810286 A JP25810286 A JP 25810286A JP S62104156 A JPS62104156 A JP S62104156A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
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- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は静電充電から集積回路を保護するための電子
半導体素子と、その素子を生産するための方法に関する
ものである。
半導体素子と、その素子を生産するための方法に関する
ものである。
両符号の静電放電に対する、集積回路、特に線形の集積
回路のための保護素子は異なる実施例で周知である。た
とえばいくつかの解決法は、異なる形態に従って、ダイ
オードおよび抵抗器を規定するベース−エミッタまたは
ベース−コレクタ接合を用いる。他の解決法は保護され
るべき集積回路の入り端子と基準電圧ラインの間に接続
されるSCRを含む。
回路のための保護素子は異なる実施例で周知である。た
とえばいくつかの解決法は、異なる形態に従って、ダイ
オードおよび抵抗器を規定するベース−エミッタまたは
ベース−コレクタ接合を用いる。他の解決法は保護され
るべき集積回路の入り端子と基準電圧ラインの間に接続
されるSCRを含む。
しかしながら、これらの解決法はいくつかの観点から完
全に満足のいくものではない。特に、これらの周知の実
施例は比較的広い集積面積を必要とし、これは集積回路
および保護素子を含む全体の寸法を増加させてしまう。
全に満足のいくものではない。特に、これらの周知の実
施例は比較的広い集積面積を必要とし、これは集積回路
および保護素子を含む全体の寸法を増加させてしまう。
特にダイオードおよび抵抗器を用いる周知の解決策の別
の不利な点は、それらが比較的高い直列インピーダンス
を有し、それゆえ消散される電力が非常に高いというこ
とにある。それゆえ、これらの構造は成る値以下の損傷
電圧に対しては効果があるが、集積回路が非常に高い電
圧の静電放電に対して保護されるべき場合の応用には用
いられ得ない。
の不利な点は、それらが比較的高い直列インピーダンス
を有し、それゆえ消散される電力が非常に高いというこ
とにある。それゆえ、これらの構造は成る値以下の損傷
電圧に対しては効果があるが、集積回路が非常に高い電
圧の静電放電に対して保護されるべき場合の応用には用
いられ得ない。
この状況を考慮して、この発明の狙いは先行技術の不利
な点をなくし、かつ集積回路のビンで発生し得る正およ
び負の静電放電に対して信頼性をもって動作する、静電
放電に対して集積回路を保護するための電子半導体素子
を提供することである。
な点をなくし、かつ集積回路のビンで発生し得る正およ
び負の静電放電に対して信頼性をもって動作する、静電
放電に対して集積回路を保護するための電子半導体素子
を提供することである。
この狙いの中で、この発明の特定の目的は最小の容積を
有し、そして特に保護されるべき電子回路を集VAvる
ために必要な面積に関して付加の半導体面積を必要とし
ない電子保m素子を提供することである。
有し、そして特に保護されるべき電子回路を集VAvる
ために必要な面積に関して付加の半導体面積を必要とし
ない電子保m素子を提供することである。
この発明のさらに別の目的は、高損(l電圧に耐えるこ
とができ、そのため高い値の放電に対して保護が必要と
される状況でもまた用いられ得る電子保護素子を提供す
ることである。
とができ、そのため高い値の放電に対して保護が必要と
される状況でもまた用いられ得る電子保護素子を提供す
ることである。
この発明の少なからぬ目的は、保護されるべき集積回路
と同じ処理段階の間に生産されてもよく、こうして付加
の生産費用を伴なわない電子保護素子を提供することで
ある。
と同じ処理段階の間に生産されてもよく、こうして付加
の生産費用を伴なわない電子保護素子を提供することで
ある。
これから後に現われるであろうその他のものと同様、説
明された狙いおよび目的はこの発明に従って保護される
べき集積回路の入力と基準電圧ラインの間に配置された
、nN放電に対して集積回路を保護するための電子半導
体素子によって達成され、これは各々が7ノードおよび
カソード端子を有する1対の相互に逆直列に結合された
ダイオードを含み、前記ダイオードは密接に集積され、
互いに接続される2つのダイオードの端子は単一の層に
設けられ、そして集積回路の入力と基準電圧ラインに接
続されるダイオードの端子を形成する層が同時に製作さ
れることを特徴とする。
明された狙いおよび目的はこの発明に従って保護される
べき集積回路の入力と基準電圧ラインの間に配置された
、nN放電に対して集積回路を保護するための電子半導
体素子によって達成され、これは各々が7ノードおよび
カソード端子を有する1対の相互に逆直列に結合された
ダイオードを含み、前記ダイオードは密接に集積され、
互いに接続される2つのダイオードの端子は単一の層に
設けられ、そして集積回路の入力と基準電圧ラインに接
続されるダイオードの端子を形成する層が同時に製作さ
れることを特徴とする。
この発明はさらに、上で示された特徴を有する説明され
た電子保護素子を生産するための方法に関するものであ
る。
た電子保護素子を生産するための方法に関するものであ
る。
この発明のさらに他の特徴および利点は添付の図面の非
限定的な具体例によって例示される、好ましいが余すと
ころないわけではない実施例の説明からより明らかとな
るであろう。
限定的な具体例によって例示される、好ましいが余すと
ころないわけではない実施例の説明からより明らかとな
るであろう。
第1図を参照すると、この発明に従った保護素子は全体
として参照番号1で示されており、モして(トランジス
タのような線形の構成要素を含む破線の長方形で概略的
に表わされている)保護されるべき集積回路2の入力ラ
イン(IN)と基準電圧ライン3(接地に接続されてい
る)の間に接続されている。詳細には、保護素子は対向
して直列に接続される1対のダイオード5および6を含
み、そしてダイオード5の7ノード7は正確に入力ライ
ンINに接続され、一方そのカソード8はダイオード6
のカソード10に接続され、一方ダイオード6のアノー
ド9は接地ライン3に接続される。
として参照番号1で示されており、モして(トランジス
タのような線形の構成要素を含む破線の長方形で概略的
に表わされている)保護されるべき集積回路2の入力ラ
イン(IN)と基準電圧ライン3(接地に接続されてい
る)の間に接続されている。詳細には、保護素子は対向
して直列に接続される1対のダイオード5および6を含
み、そしてダイオード5の7ノード7は正確に入力ライ
ンINに接続され、一方そのカソード8はダイオード6
のカソード10に接続され、一方ダイオード6のアノー
ド9は接地ライン3に接続される。
この発明に従えば、ダイオード5および6は同じ半導体
層によって形成されるそれぞれのカソード8および10
で密接に集積されており、一方アノード7および9はト
ップ−ボトム技術に従って製作される。この構造は素子
を形成する半導体層の相互の配置を示す第2図に示され
ている。
層によって形成されるそれぞれのカソード8および10
で密接に集積されており、一方アノード7および9はト
ップ−ボトム技術に従って製作される。この構造は素子
を形成する半導体層の相互の配置を示す第2図に示され
ている。
こうして、第2図を参照すると、素子は接地に電気的に
接続されるP型サブストレート12と素子の上部表面1
8を規定する上部のN型エピタキシャルW413を含む
。
接続されるP型サブストレート12と素子の上部表面1
8を規定する上部のN型エピタキシャルW413を含む
。
サブストレート12とエピタキシャル層13の接合にま
たがってこの発明に従ったダイオード5および6が形成
される。詳細には、図面はサブストレート12内でそれ
に平行して延在するP+型領域14と、サブストレート
12とエピタキシャル層13にちょうどまたがって配置
されるN−型FI415と、さらに11115に関して
実質的に領域14と対称に配置され、かつエピタキシャ
ル層13内に延在しているP+型領域16とを例示する
。
たがってこの発明に従ったダイオード5および6が形成
される。詳細には、図面はサブストレート12内でそれ
に平行して延在するP+型領域14と、サブストレート
12とエピタキシャル層13にちょうどまたがって配置
されるN−型FI415と、さらに11115に関して
実質的に領域14と対称に配置され、かつエピタキシャ
ル層13内に延在しているP+型領域16とを例示する
。
1114.15および16はそれぞれダイオード6のア
ノードと、ダイオード5および6の共通のカソードとダ
イオード5のアノード7を形成する。
ノードと、ダイオード5および6の共通のカソードとダ
イオード5のアノード7を形成する。
構造は素子の上部表面18から領域16まで延在してい
るP+型接続区域17と、集積回路2の入力パッドを形
成する金119と、第2図に一部のみが示されている絶
縁酸化物層20とによって完成される。
るP+型接続区域17と、集積回路2の入力パッドを形
成する金119と、第2図に一部のみが示されている絶
縁酸化物層20とによって完成される。
この発明に従った素子を製作するための方法は以下のと
おりである。P型サブストレート12(すなわちホウ素
でドープされている)から始まり、まずアンチモンの生
成および拡散が行なわれる。この段階は埋設層を設ける
ために保護されるべき集積回路の生成および拡散段階と
同時に行なわれる。この態様でN+型領領域得られる。
おりである。P型サブストレート12(すなわちホウ素
でドープされている)から始まり、まずアンチモンの生
成および拡散が行なわれる。この段階は埋設層を設ける
ために保護されるべき集積回路の生成および拡散段階と
同時に行なわれる。この態様でN+型領領域得られる。
その後この埋設層領域の上に、注入された絶縁を得るた
めに、ホウ素の注入が保護されるべき集積回路内のホウ
素注入と同時に行なわれる。その後エピタキシャル11
13が高温で成長し結果としてエピタキシャル層とサブ
ストレート内でホウ素および7ンチモンの拡散が生じる
。しかしながら、ホウ素はアンチモンより^い拡散係数
を有するので、ホウ素のより深い拡散が得られ、これは
アンチモンの領域を通過し、アンチモンがドープされた
層の下にあるサブストレートの区域を豊富にする。
めに、ホウ素の注入が保護されるべき集積回路内のホウ
素注入と同時に行なわれる。その後エピタキシャル11
13が高温で成長し結果としてエピタキシャル層とサブ
ストレート内でホウ素および7ンチモンの拡散が生じる
。しかしながら、ホウ素はアンチモンより^い拡散係数
を有するので、ホウ素のより深い拡散が得られ、これは
アンチモンの領域を通過し、アンチモンがドープされた
層の下にあるサブストレートの区域を豊富にする。
このようにして、同じ処理段階の手段によって領域16
がエピタキシャル層13内に形成され、そして領域14
がサブストレート12内に形成される。それから区域1
6に対応するダイオード5のアノード7を表面にもたら
す目的で、ホウ素の生成は、領域17を得るためのエピ
タキシャル層13を通るホウ素の拡散の前に、領域16
および14に対応して、エピタキシャル層13上で行な
われる。この段階もまた保護されるべき集積回路内の拡
散された絶縁シンカの形成と同時に行なわれることがで
きる。
がエピタキシャル層13内に形成され、そして領域14
がサブストレート12内に形成される。それから区域1
6に対応するダイオード5のアノード7を表面にもたら
す目的で、ホウ素の生成は、領域17を得るためのエピ
タキシャル層13を通るホウ素の拡散の前に、領域16
および14に対応して、エピタキシャル層13上で行な
われる。この段階もまた保護されるべき集積回路内の拡
散された絶縁シンカの形成と同時に行なわれることがで
きる。
上の説明かられかるように、この発明は求められる狙い
を完全に達成する。特に、この発明に従った素子は非常
に減じられた容積を有し、かつ実際に保護されるべき集
積回路によって既に必要とされる場合は別として、いか
なる付加の区域も必゛要としないという事実が強調され
る。実際、用いられる技術よって2つのダイオードは保
護されるべき集積回路の入力パッドの下に直接に設けら
れ得る。
を完全に達成する。特に、この発明に従った素子は非常
に減じられた容積を有し、かつ実際に保護されるべき集
積回路によって既に必要とされる場合は別として、いか
なる付加の区域も必゛要としないという事実が強調され
る。実際、用いられる技術よって2つのダイオードは保
護されるべき集積回路の入力パッドの下に直接に設けら
れ得る。
さらに、この発明に従った素子は高い損1m電圧に耐λ
ることができる。実際、トランジスタ構造のベース−エ
ミッタまたはベース−コレクタ接続を利用することによ
って提供されるダイオードを用いる解決法に関連して、
それはずっと低い直列インピーダンスを有し、その結果
それと一致して消散される電力が減じられる。
ることができる。実際、トランジスタ構造のベース−エ
ミッタまたはベース−コレクタ接続を利用することによ
って提供されるダイオードを用いる解決法に関連して、
それはずっと低い直列インピーダンスを有し、その結果
それと一致して消散される電力が減じられる。
最後に、詳細が既に説明されたこの発明に従つた素子は
、標準の処理段階で、保護されるべき集積回路の生産工
程と全く同時に提供されることができ、それゆえ別々の
処理段階を必要としない。
、標準の処理段階で、保護されるべき集積回路の生産工
程と全く同時に提供されることができ、それゆえ別々の
処理段階を必要としない。
こうして考えられるこの発明は数多くの修正および変形
が可能であり、そのすべては発明の概念の範囲内にある
。たとえば、N−型1115はイオン注入によって製作
され、1i114および16と同時に熱的に成長されて
もよい。
が可能であり、そのすべては発明の概念の範囲内にある
。たとえば、N−型1115はイオン注入によって製作
され、1i114および16と同時に熱的に成長されて
もよい。
さらに、すべての詳細は他の技術的な同等物と取替えら
れることができる。
れることができる。
第1図はこの発明に従った素子の等価回路図である。
第2図は第1図の素子が集積されたシリコンウェハを横
切った断面である。 図において、1は保護素子、2は集積回路、3は!準電
圧ライン、5および6はダイオード、7および9はアノ
ード、8および10はカソード、12はP型サブストレ
ート、13はN型エピタキシャル層、14はP+型領域
、15はN−型層、16はP+型領域、17はP+型接
続区域、18は上部表面、19は金属層、20は絶縁酸
化物層である。 特許出願人 エツセ・ジ・エツセ・ミクロエレット口二
一カ・エツセ・ピ・ア
切った断面である。 図において、1は保護素子、2は集積回路、3は!準電
圧ライン、5および6はダイオード、7および9はアノ
ード、8および10はカソード、12はP型サブストレ
ート、13はN型エピタキシャル層、14はP+型領域
、15はN−型層、16はP+型領域、17はP+型接
続区域、18は上部表面、19は金属層、20は絶縁酸
化物層である。 特許出願人 エツセ・ジ・エツセ・ミクロエレット口二
一カ・エツセ・ピ・ア
Claims (7)
- (1)静電放電に対して集積回路を保護するための電子
半導体素子であつて、保護されるべき集積回路(2)の
入力端子(IN)と基準電圧ライン(3)の間に配置さ
れ、互いに向かい合つて直列に接続される1対のダイオ
ード(5、6)を含み、その第1の端子(8、10)は
互いに接続されそして第2の端子(7、9)は前記入力
端子および前記基準電圧ラインにそれぞれ接続され、前
記ダイオード(5、6)は密接に集積され、互いに接続
されている前記ダイオードの前記端子(8、10)は単
一の半導体層(15)に形成され、そして前記第2の端
子(7、9)を形成する層(14、16)は同時に生産
されることを特徴とする、電子半導体素子。 - (2)第1の極性のサブストレート(12)と、素子(
1)の外部表面(18)と前記サブストレート(12)
の間に延在するエピタキシャル層(13)と、実質的に
前記第1の極性と反対の第2の極性を有する埋設層(1
5)とを含み、前記埋設層は少なくとも一部が前記サブ
ストレート(12)と前記エピタキシャル層(13)の
間に延在し、かつ前記単一の半導体層を形成し、実質的
に前記第1の極性を有する第1および第2の強くドープ
された同時に製作される注入領域(14、16)を含み
、前記注入領域(14、16)はそれの2つの向かい合
う側面で前記埋設層(15)と接触してそれぞれ前記サ
ブストレート(12)と前記エピタキシャル層(13)
内に延在し、それによつて前記埋設層で2つの接合を形
成し、同様に実質的に前記第1の極性を有し、前記素子
の前記外部表面(18)と前記エピタキシャル層(13
)に延在している前記注入された領域(16)の間に前
記エピタキシャル層(13)を介して延在している濃く
ドープされた接続ゾーン(17)をも含む、特許請求の
範囲第1項に記載の素子。 - (3)保護されるべき前記集積回路(2)の入力パッド
の下に設けられることを特徴とする、特許請求の範囲第
1項または第2項に記載の素子。 - (4)保護されるべき集積回路のための電子保護素子を
製作するための方法であって、前記保護素子は互いに対
向して直列に接続され、かつ第1の化学元素でドープさ
れた第1の極性の共通の半導体層と前記共通の層の両側
に延在し前記第1の極性と反対の第2の極性の2つの半
導体領域によつて規定される1対のダイオードを含み、
それは前記第1の化学元素より大きな拡散係数を有する
第2の化学元素の前記共通の層上の単一の注入ステップ
と、少なくとも前記第2の化学元素の拡散段階とを含み
、それによって2つの注入された領域が前記共通の層の
2つの対向する側上に形成されることを特徴とする、前
記特許請求の範囲の1つまたは2つ以上に記載の方法。 - (5)実質的に第1の極性と反対の第2の極性の第1の
層を形成するために、第1の極性のサブストレート上に
化学元素を生成および拡散または注入する第1の生成お
よび拡散または注入段階と、保護されるべき集積回路の
ための埋込層の同時の生成および拡散をする生成および
拡散段階とを含み; 前記第1の生成の区域とほぼ等しい区域上で前記第1の
層に第2の化学元素を注入する注入段階を含み、前記第
1の極性の層を形成するために前記第2の化学元素は実
質的に前記第1の化学元素より大きな拡散係数を有し、
そして保護されるべき前記集積回路に注入された絶縁を
形成するために同時に注入する注入段階とを含み; 高温でのエピタキシャル層の成長と前記第1および前記
第2の化学元素の同時の拡散で、それによつてそれの2
つの対向する側で前記第1の埋設層と接触して前記サブ
ストレートおよび前記エピタキシャル層内にそれぞれ延
在する2つの別々の注入された領域を形成する形成段階
を含み;さらに実質的に前記第1の極性の接続領域を形
成するために、前記注入された領域に対応して前記エピ
タキシヤル層に前記第2の化学元素を生成および拡散す
る第2の生成および拡散段階と、保護されるべき前記集
積回路の絶縁層を同時に生成および拡散する生成および
拡散段階とを含むことを特徴とする、特許請求の範囲第
4項に記載の方法。 - (6)前記第1の極性がP型でそして前記第2の極性は
N型であることを特徴とする、特許請求の範囲第5項に
記載の方法。 - (7)前記第1の化学元素がアンチモンで、そして前記
第2の化学元素がホウ素であることを特徴とする、特許
請求の範囲第5項および第6項に記載の方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
IT22639A/85 | 1985-10-29 | ||
IT22639/85A IT1186338B (it) | 1985-10-29 | 1985-10-29 | Dispositivo elettronico a semiconduttore per la protezione di circuiti integrati da scariche elettrostatiche e procedimento per la sua fabbricazione |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62104156A true JPS62104156A (ja) | 1987-05-14 |
Family
ID=11198725
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61258102A Pending JPS62104156A (ja) | 1985-10-29 | 1986-10-28 | 電子半導体素子 |
Country Status (7)
Country | Link |
---|---|
US (1) | US4829344A (ja) |
JP (1) | JPS62104156A (ja) |
DE (1) | DE3635523A1 (ja) |
FR (1) | FR2589279B1 (ja) |
GB (1) | GB2182490B (ja) |
IT (1) | IT1186338B (ja) |
NL (1) | NL8602705A (ja) |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61218143A (ja) * | 1985-03-25 | 1986-09-27 | Hitachi Ltd | 半導体集積回路装置 |
IT1188398B (it) * | 1986-02-18 | 1988-01-07 | Sgs Microelettronica Spa | Struttura integrata di protezione da scariche elettrostatische e dispositivo a semiconduttore incorporante la stessa |
US4750081A (en) * | 1987-10-19 | 1988-06-07 | Unisys Corporation | Phantom ESD protection circuit employing E-field crowding |
US5172290A (en) * | 1988-08-10 | 1992-12-15 | Siemens Aktiengesellschaft | Gate-source protective circuit for a power mosfet |
JPH02234463A (ja) * | 1989-01-20 | 1990-09-17 | Siemens Ag | Esd保護構造 |
US5182223A (en) * | 1990-12-19 | 1993-01-26 | Texas Instruments Incorporated | Method of making an integrated circuit with capacitor |
DE4200884A1 (de) * | 1991-01-16 | 1992-07-23 | Micron Technology Inc | Integrierte halbleiterschaltungsvorrichtung |
IT1253683B (it) * | 1991-09-12 | 1995-08-22 | Sgs Thomson Microelectronics | Dispositivo a bassa corrente di perdita per la protezione di un circuito integrato da scariche elettrostatiche. |
US5610079A (en) * | 1995-06-19 | 1997-03-11 | Reliance Electric Industrial Company | Self-biased moat for parasitic current suppression in integrated circuits |
TW367603B (en) * | 1998-06-20 | 1999-08-21 | United Microelectronics Corp | Electrostatic discharge protection circuit for SRAM |
US20060268479A1 (en) * | 2005-05-31 | 2006-11-30 | Atmel Germany Gmbh | ESD protection structure |
US8810004B2 (en) | 2009-11-26 | 2014-08-19 | Nxp, B.V. | Methods, systems and devices for electrostatic discharge protection |
KR101923763B1 (ko) | 2015-03-13 | 2018-11-30 | 매그나칩 반도체 유한회사 | 레벨 쉬프트 회로 보호용 정전기 방전 보호 회로 및 소자 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS53101987A (en) * | 1977-02-16 | 1978-09-05 | Sanyo Electric Co Ltd | Transistor incorporated into monolithic integrated circuit |
JPS5415885A (en) * | 1977-07-05 | 1979-02-06 | Asahi Chem Ind Co Ltd | Earthworm raising vessel |
JPS5756960A (en) * | 1980-09-22 | 1982-04-05 | Hitachi Ltd | Semiconductor integrated circuit device |
Family Cites Families (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US2875505A (en) * | 1952-12-11 | 1959-03-03 | Bell Telephone Labor Inc | Semiconductor translating device |
DE1046783B (de) * | 1956-07-13 | 1958-12-18 | Siemens Ag | Halbleiteranordnung mit einem schwach dotierten Halbleiterkoerper und einem grossflaechigen p-n-UEbergang |
NL275029A (ja) * | 1961-05-16 | 1900-01-01 | ||
US3268739A (en) * | 1963-06-20 | 1966-08-23 | Dickson Electronics Corp | Semiconductor voltage reference system having substantially zero temperature coefficient |
US3263092A (en) * | 1963-09-12 | 1966-07-26 | Dickson Electronics Corp | Low impedance voltage regulating circuit |
CH427042A (de) * | 1963-09-25 | 1966-12-31 | Licentia Gmbh | Halbleiterbauelement mit einem Halbleiterkörper aus drei oder mehr Zonen abwechselnd entgegengesetzten Leitfähigkeitstyps |
US3469155A (en) * | 1966-09-23 | 1969-09-23 | Westinghouse Electric Corp | Punch-through means integrated with mos type devices for protection against insulation layer breakdown |
US3512058A (en) * | 1968-04-10 | 1970-05-12 | Rca Corp | High voltage transient protection for an insulated gate field effect transistor |
GB1285272A (en) * | 1970-04-01 | 1972-08-16 | Hallite Holdings Ltd | Gland seal assemblies |
US3806773A (en) * | 1971-07-17 | 1974-04-23 | Sony Corp | Field effect transistor having back-to-back diodes connected to the gate electrode and having a protective layer between the source and the diodes to prevent thyristor action |
JPS55102268A (en) * | 1979-01-31 | 1980-08-05 | Toshiba Corp | Protecting circuit for semiconductor device |
US4264941A (en) * | 1979-02-14 | 1981-04-28 | National Semiconductor Corporation | Protective circuit for insulated gate field effect transistor integrated circuits |
US4476476A (en) * | 1979-04-05 | 1984-10-09 | National Semiconductor Corporation | CMOS Input and output protection circuit |
US4405933A (en) * | 1981-02-04 | 1983-09-20 | Rca Corporation | Protective integrated circuit device utilizing back-to-back zener diodes |
JPS58161378A (ja) * | 1982-03-18 | 1983-09-24 | Toshiba Corp | 定電圧ダイオ−ド |
US4607274A (en) * | 1982-10-15 | 1986-08-19 | Nec Corporation | Complementary MOS field effect transistor integrated circuit with protection function |
US4626882A (en) * | 1984-07-18 | 1986-12-02 | International Business Machines Corporation | Twin diode overvoltage protection structure |
-
1985
- 1985-10-29 IT IT22639/85A patent/IT1186338B/it active
-
1986
- 1986-10-18 DE DE19863635523 patent/DE3635523A1/de not_active Ceased
- 1986-10-20 US US06/921,071 patent/US4829344A/en not_active Expired - Lifetime
- 1986-10-20 GB GB8625068A patent/GB2182490B/en not_active Expired
- 1986-10-27 FR FR868614921A patent/FR2589279B1/fr not_active Expired - Lifetime
- 1986-10-28 NL NL8602705A patent/NL8602705A/nl not_active Application Discontinuation
- 1986-10-28 JP JP61258102A patent/JPS62104156A/ja active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS53101987A (en) * | 1977-02-16 | 1978-09-05 | Sanyo Electric Co Ltd | Transistor incorporated into monolithic integrated circuit |
JPS5415885A (en) * | 1977-07-05 | 1979-02-06 | Asahi Chem Ind Co Ltd | Earthworm raising vessel |
JPS5756960A (en) * | 1980-09-22 | 1982-04-05 | Hitachi Ltd | Semiconductor integrated circuit device |
Also Published As
Publication number | Publication date |
---|---|
FR2589279A1 (fr) | 1987-04-30 |
US4829344A (en) | 1989-05-09 |
IT8522639A0 (it) | 1985-10-29 |
GB2182490A (en) | 1987-05-13 |
IT1186338B (it) | 1987-11-26 |
FR2589279B1 (fr) | 1991-06-07 |
DE3635523A1 (de) | 1987-04-30 |
NL8602705A (nl) | 1987-05-18 |
GB2182490B (en) | 1989-10-11 |
GB8625068D0 (en) | 1986-11-26 |
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