JPS62104156A - 電子半導体素子 - Google Patents
電子半導体素子Info
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- JPS62104156A JPS62104156A JP61258102A JP25810286A JPS62104156A JP S62104156 A JPS62104156 A JP S62104156A JP 61258102 A JP61258102 A JP 61258102A JP 25810286 A JP25810286 A JP 25810286A JP S62104156 A JPS62104156 A JP S62104156A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
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- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は静電充電から集積回路を保護するための電子
半導体素子と、その素子を生産するための方法に関する
ものである。
半導体素子と、その素子を生産するための方法に関する
ものである。
両符号の静電放電に対する、集積回路、特に線形の集積
回路のための保護素子は異なる実施例で周知である。た
とえばいくつかの解決法は、異なる形態に従って、ダイ
オードおよび抵抗器を規定するベース−エミッタまたは
ベース−コレクタ接合を用いる。他の解決法は保護され
るべき集積回路の入り端子と基準電圧ラインの間に接続
されるＳＣＲを含む。
回路のための保護素子は異なる実施例で周知である。た
とえばいくつかの解決法は、異なる形態に従って、ダイ
オードおよび抵抗器を規定するベース−エミッタまたは
ベース−コレクタ接合を用いる。他の解決法は保護され
るべき集積回路の入り端子と基準電圧ラインの間に接続
されるＳＣＲを含む。
しかしながら、これらの解決法はいくつかの観点から完
全に満足のいくものではない。特に、これらの周知の実
施例は比較的広い集積面積を必要とし、これは集積回路
および保護素子を含む全体の寸法を増加させてしまう。
全に満足のいくものではない。特に、これらの周知の実
施例は比較的広い集積面積を必要とし、これは集積回路
および保護素子を含む全体の寸法を増加させてしまう。
特にダイオードおよび抵抗器を用いる周知の解決策の別
の不利な点は、それらが比較的高い直列インピーダンス
を有し、それゆえ消散される電力が非常に高いというこ
とにある。それゆえ、これらの構造は成る値以下の損傷
電圧に対しては効果があるが、集積回路が非常に高い電
圧の静電放電に対して保護されるべき場合の応用には用
いられ得ない。
の不利な点は、それらが比較的高い直列インピーダンス
を有し、それゆえ消散される電力が非常に高いというこ
とにある。それゆえ、これらの構造は成る値以下の損傷
電圧に対しては効果があるが、集積回路が非常に高い電
圧の静電放電に対して保護されるべき場合の応用には用
いられ得ない。
この状況を考慮して、この発明の狙いは先行技術の不利
な点をなくし、かつ集積回路のビンで発生し得る正およ
び負の静電放電に対して信頼性をもって動作する、静電
放電に対して集積回路を保護するための電子半導体素子
を提供することである。
な点をなくし、かつ集積回路のビンで発生し得る正およ
び負の静電放電に対して信頼性をもって動作する、静電
放電に対して集積回路を保護するための電子半導体素子
を提供することである。
この狙いの中で、この発明の特定の目的は最小の容積を
有し、そして特に保護されるべき電子回路を集ＶＡｖる
ために必要な面積に関して付加の半導体面積を必要とし
ない電子保ｍ素子を提供することである。
有し、そして特に保護されるべき電子回路を集ＶＡｖる
ために必要な面積に関して付加の半導体面積を必要とし
ない電子保ｍ素子を提供することである。
この発明のさらに別の目的は、高損（ｌ電圧に耐えるこ
とができ、そのため高い値の放電に対して保護が必要と
される状況でもまた用いられ得る電子保護素子を提供す
ることである。
とができ、そのため高い値の放電に対して保護が必要と
される状況でもまた用いられ得る電子保護素子を提供す
ることである。
この発明の少なからぬ目的は、保護されるべき集積回路
と同じ処理段階の間に生産されてもよく、こうして付加
の生産費用を伴なわない電子保護素子を提供することで
ある。
と同じ処理段階の間に生産されてもよく、こうして付加
の生産費用を伴なわない電子保護素子を提供することで
ある。
これから後に現われるであろうその他のものと同様、説
明された狙いおよび目的はこの発明に従って保護される
べき集積回路の入力と基準電圧ラインの間に配置された
、ｎＮ放電に対して集積回路を保護するための電子半導
体素子によって達成され、これは各々が７ノードおよび
カソード端子を有する１対の相互に逆直列に結合された
ダイオードを含み、前記ダイオードは密接に集積され、
互いに接続される２つのダイオードの端子は単一の層に
設けられ、そして集積回路の入力と基準電圧ラインに接
続されるダイオードの端子を形成する層が同時に製作さ
れることを特徴とする。
明された狙いおよび目的はこの発明に従って保護される
べき集積回路の入力と基準電圧ラインの間に配置された
、ｎＮ放電に対して集積回路を保護するための電子半導
体素子によって達成され、これは各々が７ノードおよび
カソード端子を有する１対の相互に逆直列に結合された
ダイオードを含み、前記ダイオードは密接に集積され、
互いに接続される２つのダイオードの端子は単一の層に
設けられ、そして集積回路の入力と基準電圧ラインに接
続されるダイオードの端子を形成する層が同時に製作さ
れることを特徴とする。
この発明はさらに、上で示された特徴を有する説明され
た電子保護素子を生産するための方法に関するものであ
る。
た電子保護素子を生産するための方法に関するものであ
る。
この発明のさらに他の特徴および利点は添付の図面の非
限定的な具体例によって例示される、好ましいが余すと
ころないわけではない実施例の説明からより明らかとな
るであろう。
限定的な具体例によって例示される、好ましいが余すと
ころないわけではない実施例の説明からより明らかとな
るであろう。
第１図を参照すると、この発明に従った保護素子は全体
として参照番号１で示されており、モして（トランジス
タのような線形の構成要素を含む破線の長方形で概略的
に表わされている）保護されるべき集積回路２の入力ラ
イン（ＩＮ）と基準電圧ライン３（接地に接続されてい
る）の間に接続されている。詳細には、保護素子は対向
して直列に接続される１対のダイオード５および６を含
み、そしてダイオード５の７ノード７は正確に入力ライ
ンＩＮに接続され、一方そのカソード８はダイオード６
のカソード１０に接続され、一方ダイオード６のアノー
ド９は接地ライン３に接続される。
として参照番号１で示されており、モして（トランジス
タのような線形の構成要素を含む破線の長方形で概略的
に表わされている）保護されるべき集積回路２の入力ラ
イン（ＩＮ）と基準電圧ライン３（接地に接続されてい
る）の間に接続されている。詳細には、保護素子は対向
して直列に接続される１対のダイオード５および６を含
み、そしてダイオード５の７ノード７は正確に入力ライ
ンＩＮに接続され、一方そのカソード８はダイオード６
のカソード１０に接続され、一方ダイオード６のアノー
ド９は接地ライン３に接続される。
この発明に従えば、ダイオード５および６は同じ半導体
層によって形成されるそれぞれのカソード８および１０
で密接に集積されており、一方アノード７および９はト
ップ−ボトム技術に従って製作される。この構造は素子
を形成する半導体層の相互の配置を示す第２図に示され
ている。
層によって形成されるそれぞれのカソード８および１０
で密接に集積されており、一方アノード７および９はト
ップ−ボトム技術に従って製作される。この構造は素子
を形成する半導体層の相互の配置を示す第２図に示され
ている。
こうして、第２図を参照すると、素子は接地に電気的に
接続されるＰ型サブストレート１２と素子の上部表面１
８を規定する上部のＮ型エピタキシャルＷ４１３を含む
。
接続されるＰ型サブストレート１２と素子の上部表面１
８を規定する上部のＮ型エピタキシャルＷ４１３を含む
。
サブストレート１２とエピタキシャル層１３の接合にま
たがってこの発明に従ったダイオード５および６が形成
される。詳細には、図面はサブストレート１２内でそれ
に平行して延在するＰ＋型領域１４と、サブストレート
１２とエピタキシャル層１３にちょうどまたがって配置
されるＮ−型ＦＩ４１５と、さらに１１１１５に関して
実質的に領域１４と対称に配置され、かつエピタキシャ
ル層１３内に延在しているＰ＋型領域１６とを例示する
。
たがってこの発明に従ったダイオード５および６が形成
される。詳細には、図面はサブストレート１２内でそれ
に平行して延在するＰ＋型領域１４と、サブストレート
１２とエピタキシャル層１３にちょうどまたがって配置
されるＮ−型ＦＩ４１５と、さらに１１１１５に関して
実質的に領域１４と対称に配置され、かつエピタキシャ
ル層１３内に延在しているＰ＋型領域１６とを例示する
。
１１１４．１５および１６はそれぞれダイオード６のア
ノードと、ダイオード５および６の共通のカソードとダ
イオード５のアノード７を形成する。
ノードと、ダイオード５および６の共通のカソードとダ
イオード５のアノード７を形成する。
構造は素子の上部表面１８から領域１６まで延在してい
るＰ＋型接続区域１７と、集積回路２の入力パッドを形
成する金１１９と、第２図に一部のみが示されている絶
縁酸化物層２０とによって完成される。
るＰ＋型接続区域１７と、集積回路２の入力パッドを形
成する金１１９と、第２図に一部のみが示されている絶
縁酸化物層２０とによって完成される。
この発明に従った素子を製作するための方法は以下のと
おりである。Ｐ型サブストレート１２（すなわちホウ素
でドープされている）から始まり、まずアンチモンの生
成および拡散が行なわれる。この段階は埋設層を設ける
ために保護されるべき集積回路の生成および拡散段階と
同時に行なわれる。この態様でＮ＋型領領域得られる。
おりである。Ｐ型サブストレート１２（すなわちホウ素
でドープされている）から始まり、まずアンチモンの生
成および拡散が行なわれる。この段階は埋設層を設ける
ために保護されるべき集積回路の生成および拡散段階と
同時に行なわれる。この態様でＮ＋型領領域得られる。
その後この埋設層領域の上に、注入された絶縁を得るた
めに、ホウ素の注入が保護されるべき集積回路内のホウ
素注入と同時に行なわれる。その後エピタキシャル１１
１３が高温で成長し結果としてエピタキシャル層とサブ
ストレート内でホウ素および７ンチモンの拡散が生じる
。しかしながら、ホウ素はアンチモンより＾い拡散係数
を有するので、ホウ素のより深い拡散が得られ、これは
アンチモンの領域を通過し、アンチモンがドープされた
層の下にあるサブストレートの区域を豊富にする。
めに、ホウ素の注入が保護されるべき集積回路内のホウ
素注入と同時に行なわれる。その後エピタキシャル１１
１３が高温で成長し結果としてエピタキシャル層とサブ
ストレート内でホウ素および７ンチモンの拡散が生じる
。しかしながら、ホウ素はアンチモンより＾い拡散係数
を有するので、ホウ素のより深い拡散が得られ、これは
アンチモンの領域を通過し、アンチモンがドープされた
層の下にあるサブストレートの区域を豊富にする。
このようにして、同じ処理段階の手段によって領域１６
がエピタキシャル層１３内に形成され、そして領域１４
がサブストレート１２内に形成される。それから区域１
６に対応するダイオード５のアノード７を表面にもたら
す目的で、ホウ素の生成は、領域１７を得るためのエピ
タキシャル層１３を通るホウ素の拡散の前に、領域１６
および１４に対応して、エピタキシャル層１３上で行な
われる。この段階もまた保護されるべき集積回路内の拡
散された絶縁シンカの形成と同時に行なわれることがで
きる。
がエピタキシャル層１３内に形成され、そして領域１４
がサブストレート１２内に形成される。それから区域１
６に対応するダイオード５のアノード７を表面にもたら
す目的で、ホウ素の生成は、領域１７を得るためのエピ
タキシャル層１３を通るホウ素の拡散の前に、領域１６
および１４に対応して、エピタキシャル層１３上で行な
われる。この段階もまた保護されるべき集積回路内の拡
散された絶縁シンカの形成と同時に行なわれることがで
きる。
上の説明かられかるように、この発明は求められる狙い
を完全に達成する。特に、この発明に従った素子は非常
に減じられた容積を有し、かつ実際に保護されるべき集
積回路によって既に必要とされる場合は別として、いか
なる付加の区域も必゛要としないという事実が強調され
る。実際、用いられる技術よって２つのダイオードは保
護されるべき集積回路の入力パッドの下に直接に設けら
れ得る。
を完全に達成する。特に、この発明に従った素子は非常
に減じられた容積を有し、かつ実際に保護されるべき集
積回路によって既に必要とされる場合は別として、いか
なる付加の区域も必゛要としないという事実が強調され
る。実際、用いられる技術よって２つのダイオードは保
護されるべき集積回路の入力パッドの下に直接に設けら
れ得る。
さらに、この発明に従った素子は高い損１ｍ電圧に耐λ
ることができる。実際、トランジスタ構造のベース−エ
ミッタまたはベース−コレクタ接続を利用することによ
って提供されるダイオードを用いる解決法に関連して、
それはずっと低い直列インピーダンスを有し、その結果
それと一致して消散される電力が減じられる。
ることができる。実際、トランジスタ構造のベース−エ
ミッタまたはベース−コレクタ接続を利用することによ
って提供されるダイオードを用いる解決法に関連して、
それはずっと低い直列インピーダンスを有し、その結果
それと一致して消散される電力が減じられる。
最後に、詳細が既に説明されたこの発明に従つた素子は
、標準の処理段階で、保護されるべき集積回路の生産工
程と全く同時に提供されることができ、それゆえ別々の
処理段階を必要としない。
、標準の処理段階で、保護されるべき集積回路の生産工
程と全く同時に提供されることができ、それゆえ別々の
処理段階を必要としない。
こうして考えられるこの発明は数多くの修正および変形
が可能であり、そのすべては発明の概念の範囲内にある
。たとえば、Ｎ−型１１１５はイオン注入によって製作
され、１ｉ１１４および１６と同時に熱的に成長されて
もよい。
が可能であり、そのすべては発明の概念の範囲内にある
。たとえば、Ｎ−型１１１５はイオン注入によって製作
され、１ｉ１１４および１６と同時に熱的に成長されて
もよい。
さらに、すべての詳細は他の技術的な同等物と取替えら
れることができる。
れることができる。
第１図はこの発明に従った素子の等価回路図である。
第２図は第１図の素子が集積されたシリコンウェハを横
切った断面である。 図において、１は保護素子、２は集積回路、３は！準電
圧ライン、５および６はダイオード、７および９はアノ
ード、８および１０はカソード、１２はＰ型サブストレ
ート、１３はＮ型エピタキシャル層、１４はＰ＋型領域
、１５はＮ−型層、１６はＰ＋型領域、１７はＰ＋型接
続区域、１８は上部表面、１９は金属層、２０は絶縁酸
化物層である。 特許出願人 エツセ・ジ・エツセ・ミクロエレット口二
一カ・エツセ・ピ・ア
切った断面である。 図において、１は保護素子、２は集積回路、３は！準電
圧ライン、５および６はダイオード、７および９はアノ
ード、８および１０はカソード、１２はＰ型サブストレ
ート、１３はＮ型エピタキシャル層、１４はＰ＋型領域
、１５はＮ−型層、１６はＰ＋型領域、１７はＰ＋型接
続区域、１８は上部表面、１９は金属層、２０は絶縁酸
化物層である。 特許出願人 エツセ・ジ・エツセ・ミクロエレット口二
一カ・エツセ・ピ・ア
Claims (7)
- （１）静電放電に対して集積回路を保護するための電子
半導体素子であつて、保護されるべき集積回路（２）の
入力端子（ＩＮ）と基準電圧ライン（３）の間に配置さ
れ、互いに向かい合つて直列に接続される１対のダイオ
ード（５、６）を含み、その第１の端子（８、１０）は
互いに接続されそして第２の端子（７、９）は前記入力
端子および前記基準電圧ラインにそれぞれ接続され、前
記ダイオード（５、６）は密接に集積され、互いに接続
されている前記ダイオードの前記端子（８、１０）は単
一の半導体層（１５）に形成され、そして前記第２の端
子（７、９）を形成する層（１４、１６）は同時に生産
されることを特徴とする、電子半導体素子。 - （２）第１の極性のサブストレート（１２）と、素子（
１）の外部表面（１８）と前記サブストレート（１２）
の間に延在するエピタキシャル層（１３）と、実質的に
前記第１の極性と反対の第２の極性を有する埋設層（１
５）とを含み、前記埋設層は少なくとも一部が前記サブ
ストレート（１２）と前記エピタキシャル層（１３）の
間に延在し、かつ前記単一の半導体層を形成し、実質的
に前記第１の極性を有する第１および第２の強くドープ
された同時に製作される注入領域（１４、１６）を含み
、前記注入領域（１４、１６）はそれの２つの向かい合
う側面で前記埋設層（１５）と接触してそれぞれ前記サ
ブストレート（１２）と前記エピタキシャル層（１３）
内に延在し、それによつて前記埋設層で２つの接合を形
成し、同様に実質的に前記第１の極性を有し、前記素子
の前記外部表面（１８）と前記エピタキシャル層（１３
）に延在している前記注入された領域（１６）の間に前
記エピタキシャル層（１３）を介して延在している濃く
ドープされた接続ゾーン（１７）をも含む、特許請求の
範囲第１項に記載の素子。 - （３）保護されるべき前記集積回路（２）の入力パッド
の下に設けられることを特徴とする、特許請求の範囲第
１項または第２項に記載の素子。 - （４）保護されるべき集積回路のための電子保護素子を
製作するための方法であって、前記保護素子は互いに対
向して直列に接続され、かつ第１の化学元素でドープさ
れた第１の極性の共通の半導体層と前記共通の層の両側
に延在し前記第１の極性と反対の第２の極性の２つの半
導体領域によつて規定される１対のダイオードを含み、
それは前記第１の化学元素より大きな拡散係数を有する
第２の化学元素の前記共通の層上の単一の注入ステップ
と、少なくとも前記第２の化学元素の拡散段階とを含み
、それによって２つの注入された領域が前記共通の層の
２つの対向する側上に形成されることを特徴とする、前
記特許請求の範囲の１つまたは２つ以上に記載の方法。 - （５）実質的に第１の極性と反対の第２の極性の第１の
層を形成するために、第１の極性のサブストレート上に
化学元素を生成および拡散または注入する第１の生成お
よび拡散または注入段階と、保護されるべき集積回路の
ための埋込層の同時の生成および拡散をする生成および
拡散段階とを含み； 前記第１の生成の区域とほぼ等しい区域上で前記第１の
層に第２の化学元素を注入する注入段階を含み、前記第
１の極性の層を形成するために前記第２の化学元素は実
質的に前記第１の化学元素より大きな拡散係数を有し、
そして保護されるべき前記集積回路に注入された絶縁を
形成するために同時に注入する注入段階とを含み； 高温でのエピタキシャル層の成長と前記第１および前記
第２の化学元素の同時の拡散で、それによつてそれの２
つの対向する側で前記第１の埋設層と接触して前記サブ
ストレートおよび前記エピタキシャル層内にそれぞれ延
在する２つの別々の注入された領域を形成する形成段階
を含み；さらに実質的に前記第１の極性の接続領域を形
成するために、前記注入された領域に対応して前記エピ
タキシヤル層に前記第２の化学元素を生成および拡散す
る第２の生成および拡散段階と、保護されるべき前記集
積回路の絶縁層を同時に生成および拡散する生成および
拡散段階とを含むことを特徴とする、特許請求の範囲第
４項に記載の方法。 - （６）前記第１の極性がＰ型でそして前記第２の極性は
Ｎ型であることを特徴とする、特許請求の範囲第５項に
記載の方法。 - （７）前記第１の化学元素がアンチモンで、そして前記
第２の化学元素がホウ素であることを特徴とする、特許
請求の範囲第５項および第６項に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT22639A/85 | 1985-10-29 | ||
| IT22639/85A IT1186338B (it) | 1985-10-29 | 1985-10-29 | Dispositivo elettronico a semiconduttore per la protezione di circuiti integrati da scariche elettrostatiche e procedimento per la sua fabbricazione |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62104156A true JPS62104156A (ja) | 1987-05-14 |
Family
ID=11198725
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61258102A Pending JPS62104156A (ja) | 1985-10-29 | 1986-10-28 | 電子半導体素子 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4829344A (ja) |
| JP (1) | JPS62104156A (ja) |
| DE (1) | DE3635523A1 (ja) |
| FR (1) | FR2589279B1 (ja) |
| GB (1) | GB2182490B (ja) |
| IT (1) | IT1186338B (ja) |
| NL (1) | NL8602705A (ja) |
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