JPS5879746A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS5879746A JPS5879746A JP17751381A JP17751381A JPS5879746A JP S5879746 A JPS5879746 A JP S5879746A JP 17751381 A JP17751381 A JP 17751381A JP 17751381 A JP17751381 A JP 17751381A JP S5879746 A JPS5879746 A JP S5879746A
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- semiconductor integrated
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 46
- 239000000758 substrate Substances 0.000 claims abstract description 13
- 230000015556 catabolic process Effects 0.000 claims abstract description 5
- 238000009413 insulation Methods 0.000 claims 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 21
- 229920005591 polysilicon Polymers 0.000 abstract description 21
- 230000003071 parasitic effect Effects 0.000 abstract description 16
- 230000001681 protective effect Effects 0.000 abstract description 9
- 238000009792 diffusion process Methods 0.000 abstract description 5
- 238000000034 method Methods 0.000 abstract description 5
- 238000005468 ion implantation Methods 0.000 abstract description 2
- 238000004519 manufacturing process Methods 0.000 abstract description 2
- 230000003068 static effect Effects 0.000 abstract description 2
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 18
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 11
- 229910052814 silicon oxide Inorganic materials 0.000 description 11
- 229910052697 platinum Inorganic materials 0.000 description 9
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- ZXEYZECDXFPJRJ-UHFFFAOYSA-N $l^{3}-silane;platinum Chemical compound [SiH3].[Pt] ZXEYZECDXFPJRJ-UHFFFAOYSA-N 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 229910021339 platinum silicide Inorganic materials 0.000 description 4
- 229910021332 silicide Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 238000003780 insertion Methods 0.000 description 2
- 230000037431 insertion Effects 0.000 description 2
- 238000005192 partition Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 241001137307 Cyprinodon variegatus Species 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- -1 platinum phosphor oxide Chemical group 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体集積回路Kかかり、特に寄生容量のすく
ない静電破壊防止対策ttIIAシた半導体層を利用し
たトランジスタは高いfT、素子寸法の微小化、回路電
流の省力化等の長所を持つ反面、静電破壊強度が従来の
2重拡散型のトランジスタに比べると弱く、何勢かの保
護回路が必要である。
ない静電破壊防止対策ttIIAシた半導体層を利用し
たトランジスタは高いfT、素子寸法の微小化、回路電
流の省力化等の長所を持つ反面、静電破壊強度が従来の
2重拡散型のトランジスタに比べると弱く、何勢かの保
護回路が必要である。
通常破壊され易い場所はトランジスタのベースエty夕
間であるので、保護ダイオードをII1図のように挿入
していた。
間であるので、保護ダイオードをII1図のように挿入
していた。
第2図は従来のP8A技術を適用したトランジスタ構造
を示す断面図である。図においてtFip型半導体基板
、2は基板に拡散により形成されたN型コレクタ領域、
3Fiホトレジストをマスクとしてボロンを選択的にイ
オン注入、押込みによシ形成したP型のベース領域、次
にポリシリコン層を用い酸化膜をマスクとしてベースコ
ンタクト9を形成すべき領域上のポリシリコン配線ヘボ
ロンを拡散し同時にベースコンタクトを形成する。次い
で同じ要領でエミッタ領域上の配IIM7、エミッタ5
並びにコレクタコンタクト6へのリン拡散を行う。これ
らの拡散は何れも自己整合で形成される。
を示す断面図である。図においてtFip型半導体基板
、2は基板に拡散により形成されたN型コレクタ領域、
3Fiホトレジストをマスクとしてボロンを選択的にイ
オン注入、押込みによシ形成したP型のベース領域、次
にポリシリコン層を用い酸化膜をマスクとしてベースコ
ンタクト9を形成すべき領域上のポリシリコン配線ヘボ
ロンを拡散し同時にベースコンタクトを形成する。次い
で同じ要領でエミッタ領域上の配IIM7、エミッタ5
並びにコレクタコンタクト6へのリン拡散を行う。これ
らの拡散は何れも自己整合で形成される。
次にポリシリコン上に白金7リサイド層lOを形成し、
ボリンリコン配線の抵抗値tさげる。また4は拡散に先
立ち形成したフィールド酸化膜である。このようKP8
A技術によ如形成されたトランジスタは高速高密度の半
導体集積回路の形成を可能にした。
ボリンリコン配線の抵抗値tさげる。また4は拡散に先
立ち形成したフィールド酸化膜である。このようKP8
A技術によ如形成されたトランジスタは高速高密度の半
導体集積回路の形成を可能にした。
しかるに前にも述べたように、このように形成したトラ
ンジスタは一方では静電破壊強度が小さくなシ保護ダイ
オードや抵抗を挿入する必要にせまられる。これに使用
する保護ダイオードは同時に形成される他のトランジス
タのベース、エミッタ間のPN接合又はコレクタ・ベー
ス間のPN接合を利用していたが、静電気印加時には、
紡記エミッタ・ベース間のPN接合の場合、電流がエミ
、り面積一杯に流れるのではなく、工tvタ接合の表面
近傍を流れゐと考えられるので、実際に保護ダイオード
として働ら〈面積は第2図から明らかなようKごく一部
であシ、エンツタ接合の底面の大部分は保護ダイオード
として働らかないばかシでなく寄生容量の増加という形
でトランジスタへの影響を与えてい喪。
ンジスタは一方では静電破壊強度が小さくなシ保護ダイ
オードや抵抗を挿入する必要にせまられる。これに使用
する保護ダイオードは同時に形成される他のトランジス
タのベース、エミッタ間のPN接合又はコレクタ・ベー
ス間のPN接合を利用していたが、静電気印加時には、
紡記エミッタ・ベース間のPN接合の場合、電流がエミ
、り面積一杯に流れるのではなく、工tvタ接合の表面
近傍を流れゐと考えられるので、実際に保護ダイオード
として働ら〈面積は第2図から明らかなようKごく一部
であシ、エンツタ接合の底面の大部分は保護ダイオード
として働らかないばかシでなく寄生容量の増加という形
でトランジスタへの影響を与えてい喪。
また保護効果を得るには保嚢するトランジスタの数倍の
エミッタ面積を必要とするため、テッグ面積の増大のみ
ならずこれKよるトランジスタへの寄生容量の増加は大
きく、%に高周波回路においては、その影響が大きく、
特性を重視した場合、保護回路の挿入をやむなく避ける
場合がしばしば生じた。第2図の27はポリシリコン抵
抗である。
エミッタ面積を必要とするため、テッグ面積の増大のみ
ならずこれKよるトランジスタへの寄生容量の増加は大
きく、%に高周波回路においては、その影響が大きく、
特性を重視した場合、保護回路の挿入をやむなく避ける
場合がしばしば生じた。第2図の27はポリシリコン抵
抗である。
し九がって本発明は以上の問題点に対処してなされたも
ので寄生容量のすくない保護ダイオードを静電破壊防止
用として用い静電破壊に耐えると共に、その特性の低下
を来さず、しかもチップ面積増加も最小限にとどめるこ
とができる半導体集積回路を提供するにある。
ので寄生容量のすくない保護ダイオードを静電破壊防止
用として用い静電破壊に耐えると共に、その特性の低下
を来さず、しかもチップ面積増加も最小限にとどめるこ
とができる半導体集積回路を提供するにある。
すなわち本第1の発明の要旨は、半導体基板上の絶縁膜
上に形成した半導体層を層に対したて方向のPN接合で
区分しP領域N領域とし、これらを静電破壊防止用のダ
イオードとした仁と1−特徴とする半導体集積回路KT
oる。
上に形成した半導体層を層に対したて方向のPN接合で
区分しP領域N領域とし、これらを静電破壊防止用のダ
イオードとした仁と1−特徴とする半導体集積回路KT
oる。
また本第2の発明の要旨は、半導体基板上の絶縁膜上に
形成した半導体層の一部の領域に形成したP領域N領域
により構成される接合をダイオードとし、上記半導体層
の他の部分に抵抗体を構成し、両者を静電破壊防止用と
したことを特徴とする半導体集積回路にある。
形成した半導体層の一部の領域に形成したP領域N領域
により構成される接合をダイオードとし、上記半導体層
の他の部分に抵抗体を構成し、両者を静電破壊防止用と
したことを特徴とする半導体集積回路にある。
以下図面を参照し本発明の詳細な説明
第3図は本第1の発明の一実施例による集積回路κ使用
する保護ダイオードの断面図を示す。図においてllは
半導体基板,12は半導体基板上に設けられた酸化膜,
17.19はポリクリコン層で、17はP領域、l9は
N領域でiy,toでダイオードが構成されている。2
0はPN接合、21はPN接合上の酸化膜、16はフィ
ールド酸化膜、22、23は白金シリサイド層、24は
保護膜として付着させ九酸化膜、25.26はダイオー
ドの内領域に形成した電極である。
する保護ダイオードの断面図を示す。図においてllは
半導体基板,12は半導体基板上に設けられた酸化膜,
17.19はポリクリコン層で、17はP領域、l9は
N領域でiy,toでダイオードが構成されている。2
0はPN接合、21はPN接合上の酸化膜、16はフィ
ールド酸化膜、22、23は白金シリサイド層、24は
保護膜として付着させ九酸化膜、25.26はダイオー
ドの内領域に形成した電極である。
このような構成によるダイオードのt及びN+領領域こ
の層が酸化膜上κ形成したポリシリコンで厚さは0.5
μmli[であシ、上面よシの拡散又はイオン注入によ
シ形成するのでダイオードのPN接合はこのポリシリコ
ン層κ対し縦方向に形成されるので、その高さ社ほぼ0
.5μmで参る。このPN接合は電流方向に直角に形成
されているのですべてかダイオードの活性領域として働
らき問題となる寄生容量は生じない。
の層が酸化膜上κ形成したポリシリコンで厚さは0.5
μmli[であシ、上面よシの拡散又はイオン注入によ
シ形成するのでダイオードのPN接合はこのポリシリコ
ン層κ対し縦方向に形成されるので、その高さ社ほぼ0
.5μmで参る。このPN接合は電流方向に直角に形成
されているのですべてかダイオードの活性領域として働
らき問題となる寄生容量は生じない。
すなわち従来のトランジスタのエミッタペース接合又は
ベース−コレクタ接合を保護ダイオードとして使う場合
のようにダイオード特性よシ寄生容量として働ら(PN
接合部分が多いという現象はなく、シたがって、この保
護ダイオードの挿入によシ高周波回路に与える影響も軽
微である。しかもこのダイオードの形成は第2図に示し
た現用のP8A技術を使ったパイポー2トランジスタと
同じ工程で製作できる特徴がある。
ベース−コレクタ接合を保護ダイオードとして使う場合
のようにダイオード特性よシ寄生容量として働ら(PN
接合部分が多いという現象はなく、シたがって、この保
護ダイオードの挿入によシ高周波回路に与える影響も軽
微である。しかもこのダイオードの形成は第2図に示し
た現用のP8A技術を使ったパイポー2トランジスタと
同じ工程で製作できる特徴がある。
なおこのような構成によるダイオードはそのPN接合の
高さが低いため、ダイオードの電流容量不足を生ずる可
能性が発生する。従ってこの構成によるダイオードでダ
イオードの電流容量を増し、゛寄生容量を増やさないダ
イオードを得る必要がある。
高さが低いため、ダイオードの電流容量不足を生ずる可
能性が発生する。従ってこの構成によるダイオードでダ
イオードの電流容量を増し、゛寄生容量を増やさないダ
イオードを得る必要がある。
第4図〜第7図は本第1の発明による保護ダイオードの
他の実施例を示す平面図である。
他の実施例を示す平面図である。
第4図は円形のPN接合を持つ保護ダイオードの平面図
でToル、31は半導体基板上の絶縁膜、32は円形に
形成されたPN接合でこの接合を介してP+およびN十
領域が形成されてiる。
でToル、31は半導体基板上の絶縁膜、32は円形に
形成されたPN接合でこの接合を介してP+およびN十
領域が形成されてiる。
また33はPN接合上に形成された酸化膜であり、その
内側と外側の表面上にはコンタクトを嵐好圧するための
白金・シリサイド層34および35が形成され、その後
この層上K11ltllが形成される。
内側と外側の表面上にはコンタクトを嵐好圧するための
白金・シリサイド層34および35が形成され、その後
この層上K11ltllが形成される。
このように形成され九保−ダイオードは単一直線パター
ンのものく比べPNg合は長くなり、ダイオードの接合
面積はPN接合の長さとポリシリコン層の厚さの積とな
るので大幅にダイオードの電流容量を増大させることが
できる。この場合もダイオードの基本構成は第3図と変
らないので、ダイオードの電流容量に関係なく寄生容量
を増すPN接合はない友め本発明の目的を達成すること
ができる。
ンのものく比べPNg合は長くなり、ダイオードの接合
面積はPN接合の長さとポリシリコン層の厚さの積とな
るので大幅にダイオードの電流容量を増大させることが
できる。この場合もダイオードの基本構成は第3図と変
らないので、ダイオードの電流容量に関係なく寄生容量
を増すPN接合はない友め本発明の目的を達成すること
ができる。
第5図は本第1の発明の他の実施例による半導体集積回
路に使用する保護ダイオードの平面図であり、ダイオー
ドの電流容量を増す構成に関する。
路に使用する保護ダイオードの平面図であり、ダイオー
ドの電流容量を増す構成に関する。
図におiて42.42’はPH10合で、間隔をおいて
平行に形成されている。43.43’はそれぞれのPN
接合上に形成され九酸化属、44,45.45’は白金
7リサイド層O形成された領域である。図において#i
45と45′は同導電型領域とした、このような構成に
よるときは45と45′を接続して電極とし、44を他
方の電極とすれば両接合面積の加算されたダイオードを
得ることができる。この場合においてもダイオード接合
面積を増すことができしかも障害となる寄生容量は発生
しない半導体集積回路用の保護ダイオードを得ることが
できる。
平行に形成されている。43.43’はそれぞれのPN
接合上に形成され九酸化属、44,45.45’は白金
7リサイド層O形成された領域である。図において#i
45と45′は同導電型領域とした、このような構成に
よるときは45と45′を接続して電極とし、44を他
方の電極とすれば両接合面積の加算されたダイオードを
得ることができる。この場合においてもダイオード接合
面積を増すことができしかも障害となる寄生容量は発生
しない半導体集積回路用の保護ダイオードを得ることが
できる。
第6図は本第1の発明の他の実施例による半導体集積回
路に使用する保護ダイオードの平面図であり、第4図、
第5図と同じ目的を達成するものである。図において5
1はダイオード領域を規正するフィールド酸化膜、52
はPN接合で第4図と同様閉ざされているが角形く形成
されている。
路に使用する保護ダイオードの平面図であり、第4図、
第5図と同じ目的を達成するものである。図において5
1はダイオード領域を規正するフィールド酸化膜、52
はPN接合で第4図と同様閉ざされているが角形く形成
されている。
53はPN接合上の酸化膜、54.55は両領域からの
電極増重しを良好にする九めに形成した白金、シリサイ
ド層である。この場合はパターンの構成が比較的容易に
できる特徴があり、前例と同様の目的を達成することが
できる。
電極増重しを良好にする九めに形成した白金、シリサイ
ド層である。この場合はパターンの構成が比較的容易に
できる特徴があり、前例と同様の目的を達成することが
できる。
第7図は本第1の発明の他の実施例による半導体集積回
路に使用する保護ダイオードの平面図であり、第4図〜
第6図と同じ目的を達成するためのものである。図にお
いて61はフィールド酸化膜、62はPNg合でこの場
合のPN接合は方形のジグザグ型に形成されている。
路に使用する保護ダイオードの平面図であり、第4図〜
第6図と同じ目的を達成するためのものである。図にお
いて61はフィールド酸化膜、62はPNg合でこの場
合のPN接合は方形のジグザグ型に形成されている。
63はPN接合上に形成され九酸化膜、64.65はダ
イオードの両領域上に形成された白金シリサイド層であ
る。このような構成にすれば#15図に示したような特
別な配線をすることなく、電流容量の大きい回路特性に
障害を与える寄生容量の生じない本発明の目的に合致し
九保饅ダイオードを得ることができる。
イオードの両領域上に形成された白金シリサイド層であ
る。このような構成にすれば#15図に示したような特
別な配線をすることなく、電流容量の大きい回路特性に
障害を与える寄生容量の生じない本発明の目的に合致し
九保饅ダイオードを得ることができる。
次にこのような保護ダイオードの製造方法につき説明す
る。
る。
第8図は本第1の発明の一実施例による半導体集積回路
に使用する保躾ダイオードの工程別断面図である。図に
従って説明すると (1)先ず例えばPW半導体基板110表面を酸化しシ
リコン酸化膜12を形成、次にその酸化膜上にポリシリ
コン層13を0.5μm形成する。更に重ねてシリコン
酸化膜!4.7リコン窒化膜15を形成し、次にフィー
ルド酸化膜を形成する部分のシリコン酸化膜とシリコン
窒化膜をエツチングにより除去する(第8図(a)参照
)。
に使用する保躾ダイオードの工程別断面図である。図に
従って説明すると (1)先ず例えばPW半導体基板110表面を酸化しシ
リコン酸化膜12を形成、次にその酸化膜上にポリシリ
コン層13を0.5μm形成する。更に重ねてシリコン
酸化膜!4.7リコン窒化膜15を形成し、次にフィー
ルド酸化膜を形成する部分のシリコン酸化膜とシリコン
窒化膜をエツチングにより除去する(第8図(a)参照
)。
(2)次に酸化してシリコン窒化膜15の除去された部
分に厚いフィールド酸化膜16を約1.am形成する(
第8図(bl参fi)。
分に厚いフィールド酸化膜16を約1.am形成する(
第8図(bl参fi)。
(3) ダイオードを形成する部分の7リコン窒化膜
15およびシリコン酸化膜14の一部をエツチング除去
し開孔し、該開孔部を通じてボロンを熱拡散し開孔部の
ポリシリコン膜17をP+に変換する。しかるときはP
+領域上にはシリコン酸化膜18が形成される(第8図
(C)参照)。
15およびシリコン酸化膜14の一部をエツチング除去
し開孔し、該開孔部を通じてボロンを熱拡散し開孔部の
ポリシリコン膜17をP+に変換する。しかるときはP
+領域上にはシリコン酸化膜18が形成される(第8図
(C)参照)。
(41次に前工程で残したシリコン酸化膜14およびシ
リコン窒化膜15をエツチング除去しポリシリコン表面
を露出させ開孔部へリンを熱拡散しN十領域19を形成
する。しかるときは、さきに形成したp+g域との境界
にたて型KPN接合20が形成され、その表面にはシリ
コン酸化膜18′が形成される(第8図(d)参照)。
リコン窒化膜15をエツチング除去しポリシリコン表面
を露出させ開孔部へリンを熱拡散しN十領域19を形成
する。しかるときは、さきに形成したp+g域との境界
にたて型KPN接合20が形成され、その表面にはシリ
コン酸化膜18′が形成される(第8図(d)参照)。
(5)次KPN接合上のシリコン酸化膜21をのこし他
のダイオード上のシリコン酸化膜を除去する(第8図(
e)参照)。
のダイオード上のシリコン酸化膜を除去する(第8図(
e)参照)。
(61次に表11iK白金を付着させる。しかるのち窒
素雰囲気中で約500℃で熱処理するとポリシリコンに
接する部分の白金全白金シリサイドに変換し22.2B
の層とする。次KVリコン酸化膜上の付着させ保護膜と
する(第8図(g)参照)。
素雰囲気中で約500℃で熱処理するとポリシリコンに
接する部分の白金全白金シリサイドに変換し22.2B
の層とする。次KVリコン酸化膜上の付着させ保護膜と
する(第8図(g)参照)。
(8)シかるのち白金ンリサイドを形成した部分の酸化
膜に開孔しダイオードの電極26および26を形成する
(第8図(h)参jl)。
膜に開孔しダイオードの電極26および26を形成する
(第8図(h)参jl)。
以上の工11により本第1の発明に使用できる保護ダイ
オードが製造できる。
オードが製造できる。
第9図(1)は従来のダイオードと抵抗を組合せた静電
破壊防止用の保護回路、菖9図(b)は菖9図(mlに
本第2の発明を適用した一実施例による半導体集積回路
の説明用の平面図である。
破壊防止用の保護回路、菖9図(b)は菖9図(mlに
本第2の発明を適用した一実施例による半導体集積回路
の説明用の平面図である。
パイボー2トランジスタの静電破壊防止用としては外部
よりの異常パルスの充電電流を制限する抵抗をトランジ
スタ790ベースに直列に挿入、また充電電流をバイパ
スさせるためのダイオードをトランジスタのベース・工
さツタ間に挿入する方法が一般的で第9図(1)では両
者を組合せた保護対策である。これを具体的に構成する
には既に説明したポリシリコン薄層を用いたダイオード
と以下にのべるボリンリコン抵抗を用いることにより容
易に構成することができる。
よりの異常パルスの充電電流を制限する抵抗をトランジ
スタ790ベースに直列に挿入、また充電電流をバイパ
スさせるためのダイオードをトランジスタのベース・工
さツタ間に挿入する方法が一般的で第9図(1)では両
者を組合せた保護対策である。これを具体的に構成する
には既に説明したポリシリコン薄層を用いたダイオード
と以下にのべるボリンリコン抵抗を用いることにより容
易に構成することができる。
第9図(blにおいて71は本第2の発明に使用する保
護ダイオードと抵抗を形成する領域を区画するフィール
ド酸化膜である。72は領域内に形成したダイオードの
PN接合、73はPN接合の上に形成した酸化膜、74
並びに76はダイオードの両領域上に形成した白金ンリ
フイド領域で、これらの領域で保護ダイオードは構成さ
れる。また76はポリシリコン層上に形成された白金7
リフイド層で、75と76の白金クリサイド層で区画さ
れた領域上には酸化膜73′が形成されており、73′
の下のポリクリコン層が有効な抵抗層として働らく。す
なわち第9図(a)のA部は第9図(b)の領域内に形
成されたこととなり、領域75を保5it−要するトラ
ンジスタ790ベースKli続、74を接地電極へ、7
6t−入力端子に接続すれば第9図(a)の構成となる
。
護ダイオードと抵抗を形成する領域を区画するフィール
ド酸化膜である。72は領域内に形成したダイオードの
PN接合、73はPN接合の上に形成した酸化膜、74
並びに76はダイオードの両領域上に形成した白金ンリ
フイド領域で、これらの領域で保護ダイオードは構成さ
れる。また76はポリシリコン層上に形成された白金7
リフイド層で、75と76の白金クリサイド層で区画さ
れた領域上には酸化膜73′が形成されており、73′
の下のポリクリコン層が有効な抵抗層として働らく。す
なわち第9図(a)のA部は第9図(b)の領域内に形
成されたこととなり、領域75を保5it−要するトラ
ンジスタ790ベースKli続、74を接地電極へ、7
6t−入力端子に接続すれば第9図(a)の構成となる
。
この構成によ抄形成されたダイオードは既にのべたとお
り酸化膜上に形成された薄いポリシリコン層を区画する
接合により形成されているのでその接合面積は殆んどす
べてがダイオードの電流容量に寄与し寄生容量を増大さ
せる接合面積は殆んど存在しない。またポリシリコン薄
層の他の部分はその形を整形することKより直ちに抵抗
が形成できる。すなわち抵抗とダイオードを組合せた寄
生容量のすくない静電破壊防止対策を施し、しかもチッ
プ面積の増大を最小限にとどめうる半導体集積回路を容
易に得ることができる。この抵抗とダイオードは上記実
施例に示すとおり直列に容易に形成できると共に抵抗と
ダイオード領域を区画すれにその応用を非常に拡大させ
る仁とができる。
り酸化膜上に形成された薄いポリシリコン層を区画する
接合により形成されているのでその接合面積は殆んどす
べてがダイオードの電流容量に寄与し寄生容量を増大さ
せる接合面積は殆んど存在しない。またポリシリコン薄
層の他の部分はその形を整形することKより直ちに抵抗
が形成できる。すなわち抵抗とダイオードを組合せた寄
生容量のすくない静電破壊防止対策を施し、しかもチッ
プ面積の増大を最小限にとどめうる半導体集積回路を容
易に得ることができる。この抵抗とダイオードは上記実
施例に示すとおり直列に容易に形成できると共に抵抗と
ダイオード領域を区画すれにその応用を非常に拡大させ
る仁とができる。
なお本発明ではバイポーラトランジスタを使った半導体
集積回路への応用につき主としてのべたが、電界効果ト
ランジスタに適用できることは説明するまでもなく、特
にMO8型電界効果トランジスタのゲート保籟を初めと
し、各部の静電破壊防止対策用として本発明によるダイ
オードと抵抗により半導体集積回路を構成すれば、ノ(
イボーラトランジスタで説明したと同じ目的を達成でき
るMO8型電界効果トランジスタを用いた半導体集積回
路を容易にうることかできる。
集積回路への応用につき主としてのべたが、電界効果ト
ランジスタに適用できることは説明するまでもなく、特
にMO8型電界効果トランジスタのゲート保籟を初めと
し、各部の静電破壊防止対策用として本発明によるダイ
オードと抵抗により半導体集積回路を構成すれば、ノ(
イボーラトランジスタで説明したと同じ目的を達成でき
るMO8型電界効果トランジスタを用いた半導体集積回
路を容易にうることかできる。
また以上の説明ではポリシリコン層を用いたダイオード
並びに抵抗につき説明したが本目的を達成するダイオー
ド並びに抵抗用の材料はポリシリコンに限定されるもの
ではない。
並びに抵抗につき説明したが本目的を達成するダイオー
ド並びに抵抗用の材料はポリシリコンに限定されるもの
ではない。
以上説明したとおり本発明によれば寄生容量を大きくす
ることなく、高周波回路に適用してもその特性を低下さ
せることがなく、しか奄チップ面積の増大を最小限にと
どめうる保護ダイオードおよび保護ダイオードと抵抗を
備えた静電破壊防止対策の備わった半導体集積回路か得
られる。
ることなく、高周波回路に適用してもその特性を低下さ
せることがなく、しか奄チップ面積の増大を最小限にと
どめうる保護ダイオードおよび保護ダイオードと抵抗を
備えた静電破壊防止対策の備わった半導体集積回路か得
られる。
第1図は従来の半導体集積回路の静電破壊防止用の保護
回路、第2図は従来の18人技術を適用したバイボーラ
ド2ンジスタの断面図、第3図は本第1の発明の一実施
例による半導体集積回路に使用する保護ダイオードの断
面図、第4図〜第7図は本第1の発明に使用する保−ダ
イオードの他の実施例の平面図、第8図は本第1の発明
に使用する保護ダイオードの一実施例の工糧別断面図。 第9図(a)は従来のダイオードと抵抗を組合せた静電
破壊防止用の保護回路、第9図(b)は第9図(a)
K本第2の発明を適用したー1!總例による半導体集積
回路の説明用の平fiiWAである。 1.11・・・・・・半導体基板、2・・・・・・コレ
クタ領域、3・・・・・・ベース領域、4,16,31
,41,51.61・・・・・・フィールド酸化膜、5
・・・・・・工tツタ領域、6・・・・・・コレクタコ
ンタクト、7,8,9,13・・・・・・ポリシリコン
層、10.22.2a、84,35,44,45゜45
’、54,55,64,65,74,75.76・・・
・・・白金7リサイド層、12,14,18,18’、
21.24 。 33.43.43’、53,63.7B、7j’・・・
・・・ シリコン酸化膜、15・・・・・・7リコン窒
化膜、17・・・・・・ダイオードP+領域、19・・
・・・・ダイオードP+領域、20.3B、42.42
’、52.62・・・・・・PN接合、25゜26・・
・・・・電極、2フ・・・・・・ポリノリコン抵抗、7
7・・・・・・抵抗、7B・・・・・・ダイオード、7
9・・・・・・トランジスタ。 第1図 第2図 #、8図 第q 図
回路、第2図は従来の18人技術を適用したバイボーラ
ド2ンジスタの断面図、第3図は本第1の発明の一実施
例による半導体集積回路に使用する保護ダイオードの断
面図、第4図〜第7図は本第1の発明に使用する保−ダ
イオードの他の実施例の平面図、第8図は本第1の発明
に使用する保護ダイオードの一実施例の工糧別断面図。 第9図(a)は従来のダイオードと抵抗を組合せた静電
破壊防止用の保護回路、第9図(b)は第9図(a)
K本第2の発明を適用したー1!總例による半導体集積
回路の説明用の平fiiWAである。 1.11・・・・・・半導体基板、2・・・・・・コレ
クタ領域、3・・・・・・ベース領域、4,16,31
,41,51.61・・・・・・フィールド酸化膜、5
・・・・・・工tツタ領域、6・・・・・・コレクタコ
ンタクト、7,8,9,13・・・・・・ポリシリコン
層、10.22.2a、84,35,44,45゜45
’、54,55,64,65,74,75.76・・・
・・・白金7リサイド層、12,14,18,18’、
21.24 。 33.43.43’、53,63.7B、7j’・・・
・・・ シリコン酸化膜、15・・・・・・7リコン窒
化膜、17・・・・・・ダイオードP+領域、19・・
・・・・ダイオードP+領域、20.3B、42.42
’、52.62・・・・・・PN接合、25゜26・・
・・・・電極、2フ・・・・・・ポリノリコン抵抗、7
7・・・・・・抵抗、7B・・・・・・ダイオード、7
9・・・・・・トランジスタ。 第1図 第2図 #、8図 第q 図
Claims (1)
- 【特許請求の範囲】 (11半導体基板上の絶縁膜上く形成した半導体層を層
に対し九て方向のPN接合で区分しP領域N領域とし、
これらを静電破壊防止用のダイオードとしたことを特徴
とする半導体集積回路。 (2)静電破壊防止用のダイオードのPN接合が円形に
形成されていることを特徴とする特許請求の範囲第(1
1項記載の半導体集積回路。 (3) 静電破壊防止用のダイオードのPN接合が平
行直線形に形成されていることを特徴とする特許請求の
範囲第(11項記載の半導体集積回路。 (41静電破壊防止用のダイオードのPN接合が多角形
に形成されていることを特徴とする特許請求の範囲第(
11項記載の半導体集積回路。 (5)静電破壊防止用のダイオードのPN接合が方形の
ジグザグ形に形成されていることを特徴とする特許請求
の範囲第(11項記載の半導体集積回路0 (6)半導体基板上の絶縁膜上に形成した半導体層の一
部−の領域に形成したP領域N領域により構成される接
合をダイオードとし、上記半導体層の他の部分に抵抗体
を構成し両者を静電破壊防止用としたことを特徴とする
半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17751381A JPS5879746A (ja) | 1981-11-05 | 1981-11-05 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17751381A JPS5879746A (ja) | 1981-11-05 | 1981-11-05 | 半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5879746A true JPS5879746A (ja) | 1983-05-13 |
Family
ID=16032215
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP17751381A Pending JPS5879746A (ja) | 1981-11-05 | 1981-11-05 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5879746A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2018519669A (ja) * | 2015-07-15 | 2018-07-19 | オスラム オプト セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツングOsram Opto Semiconductors GmbH | オプトエレクトロニクス半導体装置 |
US10217792B2 (en) | 2015-07-15 | 2019-02-26 | Osram Opto Semiconductors Gmbh | Method for producing an optoelectronic semiconductor chip and optoelectronic semiconductor chip |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5425676A (en) * | 1977-07-29 | 1979-02-26 | Nec Corp | Semiconductor device |
JPS56112762A (en) * | 1980-02-08 | 1981-09-05 | Toshiba Corp | Semiconductor device |
JPS56114381A (en) * | 1980-02-15 | 1981-09-08 | Toshiba Corp | Semiconductor device |
-
1981
- 1981-11-05 JP JP17751381A patent/JPS5879746A/ja active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5425676A (en) * | 1977-07-29 | 1979-02-26 | Nec Corp | Semiconductor device |
JPS56112762A (en) * | 1980-02-08 | 1981-09-05 | Toshiba Corp | Semiconductor device |
JPS56114381A (en) * | 1980-02-15 | 1981-09-08 | Toshiba Corp | Semiconductor device |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2018519669A (ja) * | 2015-07-15 | 2018-07-19 | オスラム オプト セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツングOsram Opto Semiconductors GmbH | オプトエレクトロニクス半導体装置 |
US10217792B2 (en) | 2015-07-15 | 2019-02-26 | Osram Opto Semiconductors Gmbh | Method for producing an optoelectronic semiconductor chip and optoelectronic semiconductor chip |
US10559556B2 (en) | 2015-07-15 | 2020-02-11 | Osram Opto Semiconductors Gmbh | Optoelectronic semiconductor component |
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