JPH06168953A - バイポーラトランジスタ - Google Patents
バイポーラトランジスタInfo
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- JPH06168953A JPH06168953A JP4030537A JP3053792A JPH06168953A JP H06168953 A JPH06168953 A JP H06168953A JP 4030537 A JP4030537 A JP 4030537A JP 3053792 A JP3053792 A JP 3053792A JP H06168953 A JPH06168953 A JP H06168953A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/732—Vertical transistors
- H01L29/7322—Vertical transistors having emitter-base and base-collector junctions leaving at the same surface of the body, e.g. planar transistor
-
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- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
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-
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-
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- H01L29/7325—Vertical transistors having an emitter-base junction leaving at a main surface and a base-collector junction leaving at a peripheral surface of the body, e.g. mesa planar transistor
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 コレクタ抵抗を大幅に低減したバイポーラト
ランジスタを提供する。 【構成】 第１の伝導率をもつ半導体基板と、第２の伝
導率をもちコレクタとしてはたらく沈殿坑と、第１の伝
導率をもつベースアクティブ領域と、第２の伝導率をも
ちエミッタとしてはたらく領域とを有し、その領域は絶
縁帯によっていづれかの端が区切られ、前記沈殿坑の領
域に位置し、そのベース領域からの距離をもち、そのベ
ース領域から離れるように伸長してゆき、その絶縁帯の
レベルより先には伸びて行かず、コレクタとの接触部と
しての役目を果たす少なくとも１つの第２の伝導率の領
域を含むことを特徴とするバイポーラトランジスタであ
る。これは、Ｂｉ−ＭＯＳ或はＢｉ−ＣＭＯＳの回路に
適用される。
ランジスタを提供する。 【構成】 第１の伝導率をもつ半導体基板と、第２の伝
導率をもちコレクタとしてはたらく沈殿坑と、第１の伝
導率をもつベースアクティブ領域と、第２の伝導率をも
ちエミッタとしてはたらく領域とを有し、その領域は絶
縁帯によっていづれかの端が区切られ、前記沈殿坑の領
域に位置し、そのベース領域からの距離をもち、そのベ
ース領域から離れるように伸長してゆき、その絶縁帯の
レベルより先には伸びて行かず、コレクタとの接触部と
しての役目を果たす少なくとも１つの第２の伝導率の領
域を含むことを特徴とするバイポーラトランジスタであ
る。これは、Ｂｉ−ＭＯＳ或はＢｉ−ＣＭＯＳの回路に
適用される。
Description
【０００１】
【産業上の利用分野】本発明はバイポーラトランジスタ
に関し、特に、ＭＯＳ技術に適合したバイポーラトラン
ジスタを製造して効果的に沈殿坑を組み込み、コレクタ
の改良がなされたバイポーラトランジスタに関するもの
である。
に関し、特に、ＭＯＳ技術に適合したバイポーラトラン
ジスタを製造して効果的に沈殿坑を組み込み、コレクタ
の改良がなされたバイポーラトランジスタに関するもの
である。
【０００２】
【従来の技術】従来、仏国特許出願番号No.2,626,406号
は、ＭＯＳ技術に適合するバイポーラトランジスタを提
案している。図１にさらに良く示されているように、バ
イポーラトランジスタＴは第１の伝導率タイプ、例え
ば、Ｐ型をもつ半導体基板１の上に形成される。基板１
の主表面から始まり、次のものが形成される。即ち、第
１に横方向の絶縁帯、厚い区画、或は、従来のシリコン
局部酸化技術による（ＬＯＣＯＳ）厚い酸化帯２、そし
て、第２に沈殿坑によって構成され従来技術のディープ
インンプランテーションで深く高密度が得られるアクテ
ィブトランジスタ接合領域３である。コレクタとして動
作する沈殿坑３は、選ばれた好適な例においては、第１
に対して第２の伝導率タイプ、即ち、Ｎ型をもってい
る。
は、ＭＯＳ技術に適合するバイポーラトランジスタを提
案している。図１にさらに良く示されているように、バ
イポーラトランジスタＴは第１の伝導率タイプ、例え
ば、Ｐ型をもつ半導体基板１の上に形成される。基板１
の主表面から始まり、次のものが形成される。即ち、第
１に横方向の絶縁帯、厚い区画、或は、従来のシリコン
局部酸化技術による（ＬＯＣＯＳ）厚い酸化帯２、そし
て、第２に沈殿坑によって構成され従来技術のディープ
インンプランテーションで深く高密度が得られるアクテ
ィブトランジスタ接合領域３である。コレクタとして動
作する沈殿坑３は、選ばれた好適な例においては、第１
に対して第２の伝導率タイプ、即ち、Ｎ型をもってい
る。
【０００３】Ｐ型の伝導率をもちベース接触領域５のい
づれかの側の間に位置するベースアクティブ領域４は、
２つの絶縁帯２の間のコレクタ領域３の表面平面上に設
けられる。領域５は、後述するようにエミッタとスペー
サの形成後、その表面上に高度にドーピングされ、不純
物ベース領域９として言及される超低抵抗のベース接触
領域を形成する。
づれかの側の間に位置するベースアクティブ領域４は、
２つの絶縁帯２の間のコレクタ領域３の表面平面上に設
けられる。領域５は、後述するようにエミッタとスペー
サの形成後、その表面上に高度にドーピングされ、不純
物ベース領域９として言及される超低抵抗のベース接触
領域を形成する。
【０００４】Ｎ＋型のアクティブエミッタ領域６が形成
され、ベース領域４にわたりその基板の同一面を実質的
に覆う。エミッタ領域６は、タングステンケイ素化合物
（ＷＳｉ2 ）でできているエミッタ接触領域７によっ
て、覆われる。酸化シリコンの絶縁層１０は基板の主要
面上に置かれ、そこにウィンドウが局部的なフォトエッ
チングによって形成されてベース接触領域５へのアクセ
スを与え、そして、２つの絶縁層２の間に形成されるＮ
＋型のコレクタ接触領域１１を植えこむ。
され、ベース領域４にわたりその基板の同一面を実質的
に覆う。エミッタ領域６は、タングステンケイ素化合物
（ＷＳｉ2 ）でできているエミッタ接触領域７によっ
て、覆われる。酸化シリコンの絶縁層１０は基板の主要
面上に置かれ、そこにウィンドウが局部的なフォトエッ
チングによって形成されてベース接触領域５へのアクセ
スを与え、そして、２つの絶縁層２の間に形成されるＮ
＋型のコレクタ接触領域１１を植えこむ。
【０００５】その後、金属処理が実行され、金属接触部
１２と１４がウィンドウを通して得られる。その接触部
１２と１４は各々、コレクタとベースへの接触となる。
１２と１４がウィンドウを通して得られる。その接触部
１２と１４は各々、コレクタとベースへの接触となる。
【０００６】
【発明が解決しようとする課題】このようなエミッタ−
ベースレベルで自己調整される構造のトランジスタは、
高電流密度のエミッタ−ベースシステムを改善するため
に役立つ。そのような構造は、従来の技術において否定
し難い利点をもたらしてきたが、にもかかわらず、この
トランジスタは高いコレクタ抵抗をもっていた。また、
表面コレクタ接触の形成は付加的な望ましくない抵抗を
生じさせてきた。
ベースレベルで自己調整される構造のトランジスタは、
高電流密度のエミッタ−ベースシステムを改善するため
に役立つ。そのような構造は、従来の技術において否定
し難い利点をもたらしてきたが、にもかかわらず、この
トランジスタは高いコレクタ抵抗をもっていた。また、
表面コレクタ接触の形成は付加的な望ましくない抵抗を
生じさせてきた。
【０００７】本発明は上記従来例に鑑みてなされたもの
で、従来技術と比較してコレクタ抵抗が大幅に改善さ
れ、ＭＯＳ技術に適合したバイポーラトランジスタを提
供することを目的とする。
で、従来技術と比較してコレクタ抵抗が大幅に改善さ
れ、ＭＯＳ技術に適合したバイポーラトランジスタを提
供することを目的とする。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に本発明のバイポーラトランジスタは、以下の様な構成
からなる。即ち、第１の伝導率をもつ半導体基板と、コ
レクタの役目を果たし、前記第１の伝導率とは反対の第
２の伝導率を有する沈殿坑と、前記第１の伝導率をもつ
ベースアクティブ領域と、前記第２の伝導率をもつエミ
ッタとしての役目を果たす領域とを有し、前記領域は絶
縁層によっていづれかの側が区切られてていて、前記沈
殿坑の領域に位置し、前記ベース領域からの距離をも
ち、前記ベース領域から離れるように伸長してゆき、前
記絶縁層のレベルより先には伸びて行かず、前記コレク
タとの接触部としての役目を果たす少なくとも１つの前
記第２の伝導率の領域を含むことを特徴とするバイポー
ラトランジスタを備える。
に本発明のバイポーラトランジスタは、以下の様な構成
からなる。即ち、第１の伝導率をもつ半導体基板と、コ
レクタの役目を果たし、前記第１の伝導率とは反対の第
２の伝導率を有する沈殿坑と、前記第１の伝導率をもつ
ベースアクティブ領域と、前記第２の伝導率をもつエミ
ッタとしての役目を果たす領域とを有し、前記領域は絶
縁層によっていづれかの側が区切られてていて、前記沈
殿坑の領域に位置し、前記ベース領域からの距離をも
ち、前記ベース領域から離れるように伸長してゆき、前
記絶縁層のレベルより先には伸びて行かず、前記コレク
タとの接触部としての役目を果たす少なくとも１つの前
記第２の伝導率の領域を含むことを特徴とするバイポー
ラトランジスタを備える。
【０００９】
【実施例】以下添付図面を参照して本発明の好適な実施
例を詳細に説明する。
例を詳細に説明する。
【００１０】第１の実施例においては、コレクタ接触部
としての役目を果たす領域が、ベース領域の脇の絶縁帯
の端部に形成される。
としての役目を果たす領域が、ベース領域の脇の絶縁帯
の端部に形成される。
【００１１】さらに第２の実施例では、コレクタ接触部
を改善するために、コレクタ接触部としての役目を果た
す領域各々が、実質的には絶縁体のレベルに形成され、
コレクタ接触部が絶縁帯をまっすぐに横切るトレンチと
の接触をもつようにされる。図２Ａは、ＭＯＳ技術に適
合したバイポーラトランジスタの実施例を示す図であ
り、その主な特徴は仏国特許出願番号No.2,626,406号に
示される技術を用いて組み込まれている。バイポーラト
ランジスタは第１の伝導率、例えば、Ｐ型の伝導率をも
つ半導体基板１の上に形成される。絶縁帯２は、従来の
シリコン局部酸化技術（ＬＯＣＯＳ）に従って、基板１
の主表面に植えこまれる。その基板は、また、沈殿坑に
よって構成される領域３を有し、トランジスタのＮＰＮ
接合のアクティブ領域を囲う。コレクタとしての役目を
果たす沈殿坑３は、第１の伝導率に対して第２の伝導率
をもつ。即ち、ここで選択された好適な実施例では、Ｎ
型伝導率をもつ。Ｐ型のアクティブベース領域４は、沈
殿坑３に埋め込まれ、横方向に広がり、不純物ベース接
触領域５のいづれかの側にまで達する。その領域５は、
エミッタに相対して自己調節される。
を改善するために、コレクタ接触部としての役目を果た
す領域各々が、実質的には絶縁体のレベルに形成され、
コレクタ接触部が絶縁帯をまっすぐに横切るトレンチと
の接触をもつようにされる。図２Ａは、ＭＯＳ技術に適
合したバイポーラトランジスタの実施例を示す図であ
り、その主な特徴は仏国特許出願番号No.2,626,406号に
示される技術を用いて組み込まれている。バイポーラト
ランジスタは第１の伝導率、例えば、Ｐ型の伝導率をも
つ半導体基板１の上に形成される。絶縁帯２は、従来の
シリコン局部酸化技術（ＬＯＣＯＳ）に従って、基板１
の主表面に植えこまれる。その基板は、また、沈殿坑に
よって構成される領域３を有し、トランジスタのＮＰＮ
接合のアクティブ領域を囲う。コレクタとしての役目を
果たす沈殿坑３は、第１の伝導率に対して第２の伝導率
をもつ。即ち、ここで選択された好適な実施例では、Ｎ
型伝導率をもつ。Ｐ型のアクティブベース領域４は、沈
殿坑３に埋め込まれ、横方向に広がり、不純物ベース接
触領域５のいづれかの側にまで達する。その領域５は、
エミッタに相対して自己調節される。
【００１２】本実施例に従うなら、少なくとも１つの、
示される例では、２つのＮ＋型領域１１をコレクタの接
触部として作用させ、これらが２つの絶縁層２の間で、
かつベース領域の横に位置し、これらより離して置かれ
るように構成される。
示される例では、２つのＮ＋型領域１１をコレクタの接
触部として作用させ、これらが２つの絶縁層２の間で、
かつベース領域の横に位置し、これらより離して置かれ
るように構成される。
【００１３】図２Ａは、ポリサイド型の従来技術によっ
て形成されたコレクタ接触領域１１の第１実施例を示し
ている。その技術において、複合ケイ素化合物コーティ
ングが、ポリシリコン層１２を沈殿させることによって
基板面上に形成される。そのポリシリコン層１２は、ケ
イ素化合物、或は、金属１４の層によって覆われ、ケイ
素化合物、或は、金属１４の層は結果として熱処理をう
ける。そのようなポリシリコンとケイ素化合物のコーテ
ィング１２、１４は、結果として、マスキングとフォト
エッチングによって除去される。ただし、まずベースア
クティブ領域４のレベルに形成され、拡散によって得ら
れるアクティブエミッタ領域６を形成するエミッタ接触
領域Ｅと、さらに絶縁帯２にわたって広がる領域とベー
ス領域の横に絶縁帯２の端に沿う領域１１のコーティン
グは除かれない。これら領域１１は、沈殿坑３の中に向
かって、層１２から拡散によって得られ、コレクタ接触
領域を構成する。
て形成されたコレクタ接触領域１１の第１実施例を示し
ている。その技術において、複合ケイ素化合物コーティ
ングが、ポリシリコン層１２を沈殿させることによって
基板面上に形成される。そのポリシリコン層１２は、ケ
イ素化合物、或は、金属１４の層によって覆われ、ケイ
素化合物、或は、金属１４の層は結果として熱処理をう
ける。そのようなポリシリコンとケイ素化合物のコーテ
ィング１２、１４は、結果として、マスキングとフォト
エッチングによって除去される。ただし、まずベースア
クティブ領域４のレベルに形成され、拡散によって得ら
れるアクティブエミッタ領域６を形成するエミッタ接触
領域Ｅと、さらに絶縁帯２にわたって広がる領域とベー
ス領域の横に絶縁帯２の端に沿う領域１１のコーティン
グは除かれない。これら領域１１は、沈殿坑３の中に向
かって、層１２から拡散によって得られ、コレクタ接触
領域を構成する。
【００１４】従って、コーティング１２、１４の残り部
分は、コレクタ或はエミッタ接触部Ｃ或はＥを構成す
る。従来の技術では、絶縁スペーサ１３はコレクタ及び
エミッタ接触部Ｃ、Ｅの端部に形成され、コレクタ接触
領域１１と不純物ベース領域５との間に広がっている。
分は、コレクタ或はエミッタ接触部Ｃ或はＥを構成す
る。従来の技術では、絶縁スペーサ１３はコレクタ及び
エミッタ接触部Ｃ、Ｅの端部に形成され、コレクタ接触
領域１１と不純物ベース領域５との間に広がっている。
【００１５】絶縁帯２とコレクタ接触領域１１のレベル
を合わせることによって、接触領域１１が不純物ベース
領域５にできる限り近づく故に、コレクタ抵抗を低減す
ることが可能になる。コレクタ接触領域１１は拡散によ
って効果的に得られ、同時に層１２からドーパントを拡
散することによって同様に得られるエミッタアクティブ
領域６を生成する。
を合わせることによって、接触領域１１が不純物ベース
領域５にできる限り近づく故に、コレクタ抵抗を低減す
ることが可能になる。コレクタ接触領域１１は拡散によ
って効果的に得られ、同時に層１２からドーパントを拡
散することによって同様に得られるエミッタアクティブ
領域６を生成する。
【００１６】図２Ｂは、公知のサリサイド技術（自己調
節されたケイ素化合物）を用いて、コレクタ接触領域１
１がどのように形成されるかについて示している。この
技術では、ポリシリコン１２の層が、帯２〜５が形成さ
れた後、基板面に沈殿する。その層１２は、結果として
上述の技術で説明したように、エミッタアクティブ領域
６とコレクタ接触領域１１を残して、マスキングとフォ
トエッチングによって除去される。絶縁スペーサ１３と
不純物領域５が形成された後、表面が金属層１４（例え
ば、チタニウム）で覆われ、シリコン１２とベースポリ
シリコン５の帯上に選択されたケイ素化合物を形成す
る。
節されたケイ素化合物）を用いて、コレクタ接触領域１
１がどのように形成されるかについて示している。この
技術では、ポリシリコン１２の層が、帯２〜５が形成さ
れた後、基板面に沈殿する。その層１２は、結果として
上述の技術で説明したように、エミッタアクティブ領域
６とコレクタ接触領域１１を残して、マスキングとフォ
トエッチングによって除去される。絶縁スペーサ１３と
不純物領域５が形成された後、表面が金属層１４（例え
ば、チタニウム）で覆われ、シリコン１２とベースポリ
シリコン５の帯上に選択されたケイ素化合物を形成す
る。
【００１７】図３Ａ及び３Ｂは本発明に従う新しいコレ
クタの第２実施例を示す図である。図２Ａ及び２Ｂで示
されたと同一の種々の特徴的な領域には、同一の参照番
号が与えられている。この実施態様において、トレンチ
１５が、帯２〜３の形成後に公知のエッチング及びマス
キング技術によって形成される。このトレンチ１５は絶
縁帯２をまっすぐに横切り、沈殿坑３にまで達してい
る。従って、トレンチ１５は沈殿坑３のもっとも高くド
ーピングされた領域で効果的に開口している。その後、
Ｎ＋型ドーパントはトレンチにわたって埋め込まれ、そ
して、坑３に入りコレクタ接触領域１１を形成する。ポ
リシリコン１２の層は、沈殿してトレンチを満たし、コ
レクタ接触領域１１と接触する。層１２は、その性質と
組み込み条件が用いられる技術に依存する層１４によっ
て覆われる。その技術とは、図２Ａと図２Ｂをそれぞれ
参照して説明したポリサイド（図３Ａ）或はサリサイド
（図３Ｂ）である。
クタの第２実施例を示す図である。図２Ａ及び２Ｂで示
されたと同一の種々の特徴的な領域には、同一の参照番
号が与えられている。この実施態様において、トレンチ
１５が、帯２〜３の形成後に公知のエッチング及びマス
キング技術によって形成される。このトレンチ１５は絶
縁帯２をまっすぐに横切り、沈殿坑３にまで達してい
る。従って、トレンチ１５は沈殿坑３のもっとも高くド
ーピングされた領域で効果的に開口している。その後、
Ｎ＋型ドーパントはトレンチにわたって埋め込まれ、そ
して、坑３に入りコレクタ接触領域１１を形成する。ポ
リシリコン１２の層は、沈殿してトレンチを満たし、コ
レクタ接触領域１１と接触する。層１２は、その性質と
組み込み条件が用いられる技術に依存する層１４によっ
て覆われる。その技術とは、図２Ａと図２Ｂをそれぞれ
参照して説明したポリサイド（図３Ａ）或はサリサイド
（図３Ｂ）である。
【００１８】この第２実施例では、コレクタ接触部は直
接、高いドーピング領域、或は、沈殿坑の最大ドーピン
グ領域に設けられ、絶縁帯２のレベル或はそれ以下に位
置する。従って、コレクタ接触は、このようなトレンチ
を用いることによって大幅に改善される。コレクタ抵抗
は、そのような技術を用いることによって、約１０倍ほ
ど改善できる。
接、高いドーピング領域、或は、沈殿坑の最大ドーピン
グ領域に設けられ、絶縁帯２のレベル或はそれ以下に位
置する。従って、コレクタ接触は、このようなトレンチ
を用いることによって大幅に改善される。コレクタ抵抗
は、そのような技術を用いることによって、約１０倍ほ
ど改善できる。
【００１９】従って、ベース領域４から伸長するが絶縁
帯２のレベルを越えて伸長はしない少なくとも１つのコ
レクタ接触領域１１を組み込むことによって、領域１１
と絶縁体２の真下との間の従来技術のトランジスタ（図
１）に示された抵抗を除去することが可能となる。
帯２のレベルを越えて伸長はしない少なくとも１つのコ
レクタ接触領域１１を組み込むことによって、領域１１
と絶縁体２の真下との間の従来技術のトランジスタ（図
１）に示された抵抗を除去することが可能となる。
【００２０】コレクタ接触の備えに関する改善を含むバ
イポーラトランジスタは、特に、Ｂｉ−ＭＯＳ型、或
は、Ｂｉ−ＣＭＯＳ型の回路開発に適用される。
イポーラトランジスタは、特に、Ｂｉ−ＭＯＳ型、或
は、Ｂｉ−ＣＭＯＳ型の回路開発に適用される。
【００２１】本発明のコレクタの改良は前に言及された
特許出願で説明された技術を用いてなされたバイポーラ
トランジスタを参照して説明した。当然に、そのような
改良は、ＭＯＳに適合する技術からなされる他のタイプ
のバイポーラトランジスタにも適用することができる。
この点に関して、そのような改良は異なるベース及びエ
ミッタ構成に用いることができる。さらに、ただ１つの
コレクタ接触Ｃが必要とされるだけである。
特許出願で説明された技術を用いてなされたバイポーラ
トランジスタを参照して説明した。当然に、そのような
改良は、ＭＯＳに適合する技術からなされる他のタイプ
のバイポーラトランジスタにも適用することができる。
この点に関して、そのような改良は異なるベース及びエ
ミッタ構成に用いることができる。さらに、ただ１つの
コレクタ接触Ｃが必要とされるだけである。
【００２２】上述の説明では、本発明の好適な実施例の
みが示された。様々な態様が、本明細書に記載の特許請
求の範囲によつてのみ限定される本発明の範囲から逸脱
することなく、当業者には明らかである。それ故に、本
発明はここで示され説明された実施例のみに限定される
ものではない。
みが示された。様々な態様が、本明細書に記載の特許請
求の範囲によつてのみ限定される本発明の範囲から逸脱
することなく、当業者には明らかである。それ故に、本
発明はここで示され説明された実施例のみに限定される
ものではない。
【００２３】
【発明の効果】以上説明したように本発明によれば、従
来技術と比較してコレクタ抵抗が大幅に改善されたバイ
ポーラトランジスタを提供できるという効果がある。
来技術と比較してコレクタ抵抗が大幅に改善されたバイ
ポーラトランジスタを提供できるという効果がある。
【図１】従来技術に従うタングステンケイ素化合物（Ｗ
Ｓｉ2 ）ポリサイド型のＮＰＮバイポーラトランジスタ
の断面を示す図である。
Ｓｉ2 ）ポリサイド型のＮＰＮバイポーラトランジスタ
の断面を示す図である。
【図２Ａ】ポリサイド技術を用いた本発明の第１実施例
に従うポリサイド技術を用いたバイポーラトランジスタ
のコレクタの断面を示す図である。
に従うポリサイド技術を用いたバイポーラトランジスタ
のコレクタの断面を示す図である。
【図２Ｂ】サリサイド技術を用いた第１実施例に従うバ
イポーラトランジスタのコレクタの断面を示す図であ
る。
イポーラトランジスタのコレクタの断面を示す図であ
る。
【図３Ａ】ポリサイド技術を用いた本発明の第２実施例
に従うバイポーラトランジスタのコレクタの断面を示す
図である。
に従うバイポーラトランジスタのコレクタの断面を示す
図である。
【図３Ｂ】サリサイド技術を用いた第２実施例に従うバ
イポーラトランジスタのコレクタの断面を示す図であ
る。
イポーラトランジスタのコレクタの断面を示す図であ
る。
１ 半導体基板 ２ 絶縁帯 ３ 沈殿坑 ４ アクティブベース領域 ５ 不純物ベース領域 ６ アクティブエミッタ領域 １１ コレクタ接触領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ボワ ダニエル フランス国 サン‐イスミエール 38330 アレ シャントワソー 140
Claims (11)
- 【請求項１】第１の伝導率をもつ半導体基板と、 コレクタの役目を果たし、前記第１の伝導率に対して第
２の伝導率を有する沈殿坑と、 前記第１の伝導率をもつベースアクティブ領域と、 前記第２の伝導率をもつエミッタとしての役目を果たす
領域とを有し、 前記領域は絶縁層によっていづれかの側が区切られてい
て、 前記沈殿坑の領域に位置し、前記ベース領域からの距離
をもち、前記ベース領域から離れるように伸長してゆ
き、前記絶縁層のレベルより先には伸びて行かず、前記
コレクタとの接触部としての役目を果たす少なくとも１
つの前記第２の伝導率の領域を含むことを特徴とするバ
イポーラトランジスタ。 - 【請求項２】前記コレクタとの接触部としての役目を果
たす２つの前記第２の伝導率の領域を含み、前記２つの
領域各々が前記沈殿坑との接触をもつように提供され、
前記ベース領域から離れるように伸長してゆき、関連す
る絶縁領域のレベルより先には伸びて行かないことを特
徴とする請求項１に記載のバイポーラトランジスタ。 - 【請求項３】前記コレクタとの接触部としての役目を果
たす領域各々は、実質的には絶縁領域のレベルに形成さ
れ、前記絶縁領域をまっすぐに横切るトレンチとの接触
をもち、前記トレンチはポリシリコンの層で満たされ、
前記沈殿坑の高度にドーピングされた領域に向かって開
口していることを特徴とする請求項１に記載のバイポー
ラトランジスタ。 - 【請求項４】前記領域各々は、前記トレンチのドーパン
トレベルに埋め込まれることによって、前記沈殿坑に形
成されることを特徴とする請求項３に記載のバイポーラ
トランジスタ。 - 【請求項５】コレクタとの接触部としての役目を果たす
領域各々は、前記ベース領域に隣接する絶縁領域の端に
形成されることを特徴とする請求項１に記載のバイポー
ラトランジスタ。 - 【請求項６】前記コレクタとの接触部としての役目を果
たす領域各々は、前記沈殿坑に拡散によって形成される
ことを特徴とする請求項５に記載のバイポーラトランジ
スタ。 - 【請求項７】前記コレクタとの接触部としての役目を果
たす領域各々は、拡散により、ポリシリコンの層を蓄積
することによって得られ、前記ポリシリコンの層は拡散
によって同時にエミッタアクティブ領域を構成すること
を特徴とする請求項６に記載のバイポーラトランジス
タ。 - 【請求項８】前記ポリシリコンの層は、ポリサイド技術
に従って得られる、ポリシリコンとケイ素化合物の複合
コーティングが形成されることを可能とする層によって
覆われることを特徴とする請求項３に記載のバイポーラ
トランジスタ。 - 【請求項９】前記ポリシリコンの層は、サリサイド技術
に従って得られる、選択的なケイ素化合物が形成される
ことを可能とする層によって覆われることを特徴とする
請求項３に記載のバイポーラトランジスタ。 - 【請求項１０】前記ポリシリコンの層は、ポリサイド技
術に従って得られる、ポリシリコンとケイ素化合物の複
合コーティングが形成されることを可能とする層によっ
て覆われることを特徴とする請求項７に記載のバイポー
ラトランジスタ。 - 【請求項１１】前記ポリシリコンの層は、サリサイド技
術に従って得られる、選択的なケイ素化合物が形成され
ることを可能とする層によって覆われることを特徴とす
る請求項７に記載のバイポーラトランジスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9101984A FR2672733B1 (fr) | 1991-02-13 | 1991-02-13 | Perfectionnement au collecteur d'un transistor bipolaire compatible avec la technologie mos. |
| FR9101984 | 1991-02-18 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06168953A true JPH06168953A (ja) | 1994-06-14 |
Family
ID=9409890
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4030537A Withdrawn JPH06168953A (ja) | 1991-02-13 | 1992-02-18 | バイポーラトランジスタ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5298779A (ja) |
| EP (1) | EP0501896A3 (ja) |
| JP (1) | JPH06168953A (ja) |
| FR (1) | FR2672733B1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0151011B1 (ko) * | 1994-11-30 | 1998-10-01 | 김광호 | 바이폴라 트랜지스터 및 그 제조방법 |
| US5856700A (en) * | 1996-05-08 | 1999-01-05 | Harris Corporation | Semiconductor device with doped semiconductor and dielectric trench sidewall layers |
| US6376880B1 (en) * | 1999-09-27 | 2002-04-23 | Advanced Micro Devices, Inc. | High-speed lateral bipolar device in SOI process |
| US7221021B2 (en) * | 2004-06-25 | 2007-05-22 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of forming high voltage devices with retrograde well |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3029553A1 (de) * | 1980-08-04 | 1982-03-11 | Siemens AG, 1000 Berlin und 8000 München | Transistoranordnung mit hoher kollektor-emitter-durchbruchsspannung |
| US4665424A (en) * | 1984-03-30 | 1987-05-12 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| JPS6174363A (ja) * | 1984-09-19 | 1986-04-16 | Mitsubishi Electric Corp | 半導体集積回路装置およびその製造方法 |
| JPH0658912B2 (ja) * | 1985-05-07 | 1994-08-03 | 日本電信電話株式会社 | バイポーラトランジスタの製造方法 |
| US4782030A (en) * | 1986-07-09 | 1988-11-01 | Kabushiki Kaisha Toshiba | Method of manufacturing bipolar semiconductor device |
| US5065209A (en) * | 1987-01-30 | 1991-11-12 | Texas Instruments Incorporated | Bipolar transistor fabrication utilizing CMOS techniques |
| JP2615646B2 (ja) * | 1987-08-11 | 1997-06-04 | ソニー株式会社 | バイポーラトランジスタの製造方法 |
| FR2626406B1 (fr) * | 1988-01-22 | 1992-01-24 | France Etat | Transistor bipolaire compatible avec la technologie mos |
| DE68928787T2 (de) * | 1988-04-11 | 1998-12-24 | Synergy Semiconductor Corp., Santa Clara, Calif. | Verfahren zur Herstellung eines Bipolartransistors |
| JPH0267732A (ja) * | 1988-09-02 | 1990-03-07 | Hitachi Ltd | 半導体集積回路 |
| US4980304A (en) * | 1990-02-20 | 1990-12-25 | At&T Bell Laboratories | Process for fabricating a bipolar transistor with a self-aligned contact |
-
1991
- 1991-02-13 FR FR9101984A patent/FR2672733B1/fr not_active Expired - Lifetime
-
1992
- 1992-02-12 EP EP19920420047 patent/EP0501896A3/fr not_active Ceased
- 1992-02-18 JP JP4030537A patent/JPH06168953A/ja not_active Withdrawn
- 1992-02-18 US US07/836,248 patent/US5298779A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0501896A2 (fr) | 1992-09-02 |
| FR2672733A1 (fr) | 1992-08-14 |
| US5298779A (en) | 1994-03-29 |
| EP0501896A3 (en) | 1993-05-12 |
| FR2672733B1 (fr) | 1997-08-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |