KR0151011B1 - 바이폴라 트랜지스터 및 그 제조방법 - Google Patents

바이폴라 트랜지스터 및 그 제조방법

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KR0151011B1 KR1019940032135A KR19940032135A KR0151011B1 KR 0151011 B1 KR0151011 B1 KR 0151011B1 KR 1019940032135 A KR1019940032135 A KR 1019940032135A KR 19940032135 A KR19940032135 A KR 19940032135A KR 0151011 B1 KR0151011 B1 KR 0151011B1
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Abstract

바이폴라 트랜지스터 및 그 제조방법에 대해 기재되어 있다. 본 발명에 의한 바이폴라 트랜지스터는, 제1도전형의 웰, 상기 웰의 중심부에 형성된 에미터 불순물층, 상기 에미터 불순물층을 완전히 에워싸는 모양으로 형성된 베이스 불순물층, 및 상기 웰의 가장자리부를 따라 도너츠 모양으로 형성되고, 상기 베이스 불순물층과는 일정한 간격을 유지하는 제1도전형의 고농도 콜렉터 불순물층을 포함하는 것을 특징으로 한다. 고농도 콜렉터 불순물층과 병행하는 모양으로 형성된 제1도전층이 상기 고농도 콜렉터 불순물층과 접촉창을 통해 연결되어 있고, 이 제1도전층은 다른 접촉창을 통해 콜렉터 전극과 연결되어 있다. 제조공정이 간단하여 공정 시간 및 비용을 줄일 수 있고, 기생 바이폴라 트랜지스터 생성 및 콜렉터 저항 증가 문제를 해결하므로 신뢰도를 높일 수 있다.

Description

바이폴라 트랜지스터 및 그 제조방법
제1도는 종래 일 방법에 의해 제조된 바이 씨 모스(BiCMOS)를 도시한 단면도이다.
제2도는 종래 다른 방법에 의해 제조된 바이폴라 트랜지스터(Bipolar Transister)를 도시한 단면도이다.
제3a도는 내지 제3c도는 본 발명의 일실시예들에 따른 개략적인 레이아웃도들이다.
제4a도 내지 제4c도는 상기 제3a도의 AA선, 제3b도의 BB선 및 제3c도의 CC선을 각각 잘라본 단면도이다.
제5a도 내지 제5i도는 본 발명의 제1실시예에 따른 바이폴라 트랜지스터 제조방법을 설명하기 위한 단면도들로서, 상기 제3a 동의 AA선을 잘라 본 것이다.
제6a도 및 제6b도는 본 발명의 제2실시예에 따른 바이폴라 트랜지스터 제조방법을 설명하기 위한 단면도들로서, 상기 제3b도의 BB선을 잘라 본 것이다.
제7a도 및 제7b도는 본 발명의 제3실시예에 따른 바이폴라 트랜지스터 제조방법을 설명하기 위한 단면도들로서, 상기 제3c도의 CC선을 잘라 본 것이다.
본 발명은 바이 씨 모스 및 그 제조방법에 관한 것으로, 특히 고농도의 매몰층 및 에피텍셜층 형성공정의 생략에 따른 신뢰도 저하문제를 해결한 바이폴라 트랜지스터 및 그 제조방법에 관한 것이다.
바이폴라 트랜지스터 및 모스 트랜지스터(MOS Transistor)를 하나의 칩 내에 함께 내장하여 각 소자의 장.단점을 보완, 개선함으로써, 고속화 및 저소비 전력화를 실현하는 바이 씨 모스 기술은 반도체 메모리분야에 많이 적용되어 왔다.
바이폴라 트랜지스터의 모스 트랜지스터의 기능을 최적화 하는 바이씨 모스 제조기술을 위해, 여러 가지 다양한 구조의 바이폴라 트랜지스터 제조방법이 제시되고 있으며, SIC (Selectively Ion Implanted Collector), BEST(Base Electrode Surround Emitter Transistor) 구조등은 그 대표적인 예이다. 특히, 고농도의 매몰층의 형성공정 및 에피텍셜(Epitaxial)공정은 고성능 바이폴라 트랜지스터를 위하여 필수적인공정이다.
제1도는 종래 일 방법에 의해 제조된 바이 씨 모스(BiCMOS)를 도시한 단면도로서, 바이폴라 트랜지스터 및 모스 트랜지스터를 형성하기 위해 에피텍셜공정을 행하고, 콜렉터의 면저항 저하와 소자 간의 효율적인 절연을 위하여 각 소자들의 하부에 고농도의 매몰층을 형성한 경우이다.
상기 제1도에 있어서,도면 좌측은 바이폴라 트랜지스터 및 PMOS 트랜지스터 등으로 구성된 주변회로 영역을,도면 우측은 NMOS 및 고저항 다결정실리콘층 등으로 구성된 SRAM의 셀 영역을 나타낸다.
반도체기판(1)의 표면근방에 N형 및 P형 고농도 매몰층(3 및 5도)이 선택적으로 형성되어 있고, 이 상부에는 에피텍셜층(epi.)이 형성되어 있다. N형 웰(7)은 N형 고농도 매몰층 상부에 위치한 에피텍셜층 내에 형성되어 있고, P형 웰(9)은 P형 고농도 매몰층 상부에 위치한 에피텍셜층 내에 형성되어 있다. N형 웰 내에는 바이폴라 트랜지스터와 PMOS 트랜지스터가 각각 서로 절연되게 형성되어 있고, P형 웰 내에는 NMOS 트랜지스터가 형성되어 있다. 바이폴라 트랜지스터는 N형 웰(7)과 고농도 콜렉터 불순물층(11)로 이루어진 콜렉터 불순물층과 베이스 불순물층(13) 및 에미터 불순물층(15)로 형성되어 있고, 이때, 고농도 콜렉터 불순물층(11)은 N형 고농도 매몰층(3)과 연결되어 있다. PMOS 트랜지스터는 P형의 소오스/드레인영역(17) 및 게이트전극(25)으로 형성되어 있고, NMOS 트랜지스터는 N형의 소오스/드레인영역(19) 및 게이트전극(25)으로 형성되어 있다. NMOS 트랜지스터의 소오스영역 및 드레인영역(19) 중 어느 하나에 SRAM의 고저항 다결정실리콘층(29)가 연결되어 있다. 에미터 불순물층(15) 및 NMOS 트랜지스터의 소오스영역 및 드레인영역(19) 중 다른 하나는 패드층들(23 및 31)을 통하여 전극들(35 및 43)과 각각 접속되어 있다. 바이폴라 트랜지스터의 콜렉터전극(33)은 고농도 콜렉터 불순물층(11)과 연결되어 있고, 베이스전극(37)은 베이스 불순물층(13)과 연결되어 있으며, 에미터 전극(35)는 에미터 불순물층(15)와 패드층(23)을 통하여 연결되어 있다. PMOS 트랜지스터의 소오스/드레인 전극(39)은 소오스/드레인영역(17)과 각각 연결되어 있다. 이때, 설명되지 않은도면부호 21은 필드산화막을 나타내고, 27 및 45는 절연층을 나타낸다.
상기한 종래 일방법에 의해 제조된 바이 씨 모스는, 그 제조를 위해서는 필수적으로 반도체기판의 표면에 선택적으로 고농도 매몰층 (3 및 5)을 형성하는 공정, 그 전면에 1㎛-2㎛ 정도 두께의 에피텍셜층(epi.)을 기르른공정, 이 에피텍셜층에 N형 또는 P형의 웰을 형성하는 공정 및 이 웰 내에 바이폴라 트랜지스터 및 모스 트랜지스터들을 형성하는 공정을 거쳐야 한다.
반도체기판에 N형 또는 P웰을 형성한 후, 이 웰 내에 모스 트랜지스터를 형성하는 공정으로 형성되는 통상이 CMOS 제조공정과, 상기한 바이 씨 모스 제조공정을 비교했을 때, 상기한 바이 씨 모스 제조공정은, 통상의 CMOS 제조공정에 비해 고농도 매몰층 형성공정 및 에피텍셜공정을 더 추가하여야 한다. 고농도 매몰층 형성공정과 에피텍셜공정은 바이 씨 모스 제조공정을 복잡하고 어렵게 만드는 대표적인 부분으로, 에피텍셜공정의 경우엔, 고정도를 요하는 기술이기 때문에 시간과 비용 또한 많이 든다.
따라서,공정의 복잡함을 줄이고,공정 시간과 비용을 절감하기 위한 한 방편으로, 바이 씨 모스 제조기술에 필수적으로 적용되었던 고농도 매몰층 형성공정 및 에피텍셜공정을 제거하여 바이 씨 모스를 제조하는 기술에 대한 연구가 진행되었는데, 반도체기판에 직접 형성된 웰에 바이폴라 트랜지스터 및 모스 트랜지스터를 형성하는 방법이 바로 그것이다.
제2도는 종래 다른 방법에 의해 제조된 바이폴라 트랜지스터(Bipolar Transistor)를 도시한 단면도로서, 반도체기판 상에 에피텍셜층을 형성한 후, 이 에피텍셜층에 웰을 형성하고, 이 웰 내에 소자들을 형성하던 종래 일 방법의 제조공정과는 달리, 반도체기판에 직접 웰을 형성한 후, 이 웰 내에 바이폴라 트랜지스터를 형성한 것이다.
상기 제2도는 바이 씨 모스 중 바이폴라 트랜지스터만 도시한 것으로, 이는 고농도 매몰층 및 에피텍셜층이 형성되지 않았을 때, 바이폴라 트랜지스터에서의 성능저하가 가장 심각하게 나타나기 때문이다. 도시되지는 않았지만, 바이폴라 트랜지스터의 주변에 모스 트랜지스터들이 형성되어 있음을 짐작할 수 있다.
P형 반도체기판(50)에 불순물이온을 선택적으로 주입하여 N형 및 P형 웰 (52 및 54)을 형성한 후, 선택적 열산화공정으로 기판 표면에 필드산화막(62)을 형성한다. 이어서, 고농도 콜렉터 불순물층(56)이 형성될 영역에 N형 불순물을 고농도로 주입하여 고농도 콜렉터 불순물층을 형성한 후, P형 불순물을 선택적으로 주입함으로써 P형 불순물층(64) 및 베이스 불순물층(58)을 형성한다. 이어서, 불순물이도우프된 다결정실리콘과 실리사이드가 적층된 패드층(70)의 불순물을 기판으로 확산시킴으로써 에미터 불순물층(60)을 형성하고, 전극들(72, 74, 76 및 78)을 통상의 방법으로 형성한다.
종래 다른 방법에 의한 상기 바이폴라 트랜지스터 제조방법에 의하면, 종래의 일 방법에 비해, 고농도 매몰층 형성공정 및 에피텍셜공정이 생략되므로, 전체적인 제조공정이 간단해져서, 시간 및 비용 절감의 효과를 기대할 수 있다.
그러나. 이에 따라, 바이폴라 트랜지스터의 특성열화가 현저해지는데, 대표적인 특성 열화를 나열해 보면 아래와 같다.
첫째, 기생 바이폴라 트랜지스터의 효과가 현저해져, 바이 씨 모스로직 게이트의 동작에 영향을 준다.
상기 제2도에 도시된 바와 같이, 바이폴라 트랜지스터의 베이스 불순물층(58), N형 웰 (콜렉터 불순물층을 구성한다) 및 P형 웰(54)에 형성된 P형 불순물층(64) (회로구성 상 필요하여 형성된 임의의 P형 불순물층이다)이 PNP 기생 바이폴라 트랜지스터를 형성한다.
둘째, 콜렉터 저항이 증가되어, 소자의 동작 속도를 저하시킨다. 에미터 불순물층(60)과 베이스 불순물층(58)을 거친 전류가 콜렉터 전극(72)에 인가된 전압에 의하여, 한쪽 방향, 즉 베이스 불순물층(58)에서 고농도 콜렉터 불순물층(56)으로만 흐르기 때문에, 전류가 흐르는 길의 저항은 상대적으로 높아진다. 제1도에 도시된 단면도의 경우, 고농도 매몰층(3)에 의해 효과적으로 낮은 콜렉터 저항을 형성할 수 있었다.
따라서, 그 제조공정이 종래 일 방법보다 간단하면서도, 콜렉터 저항의 증가 및 기생 바이폴라 트랜지스터의 생성등의 문제가 발생하지 않는 바이폴라 트랜지스터가 요구된다.
본 발명의 목적은 제조공정이 간단한 바이폴라 트랜지스터를 제공하는 데 있다.
본 발명의 다른 목적은 콜렉터 저항이 낮고 기생 바이폴라 트랜지스터의 동작을 억제할 수 있는 바이폴라 트랜지스터를 제공하는 데 있다.
본 발명의 또 다른 목적은 상기한 바이폴라 트랜지스터를 제조하는데 있어서 그 적합한 방법을 제공하는데 있다.
상기 목적 및 다른 목적을 달성하기 위한 본 발명에 의한 바이폴라 트랜지스터는,
제1도전형의 웰 : 상기 웰의 중심부에 형성된 에미터 불순물층: 상기 에미터 불순물층을 완전히 에워싸는 모양으로 형성된 베이스 불순물층: 및 상기 웰의 가장자리부를 따라 도너츠 모양으로 형성되고, 상기 베이스 불순물층과는 일정한 간격을 유지하는 제1도전형의 고농도 콜렉터 불순물층을 포함하는 것을 특징으로 한다.
본 발명의 바람직한 일실시예에 있어서, 상기 고농도 콜렉터 불순물층과 제1도전층을 연결하는 제1 접촉창들이 상기 고농도 콜렉터 불순물층 상에 형성되어 있고, 이때, 상기 제1도전층은 상기 고농도 콜렉터 불순물층과 병행하도록 배치되어 도너츠 모양으로 형성되어 있는 것이 바람직하다.
상기 제1도전층은 다결정실리콘, 다결정실리콘과 실리사이드가 적층된 폴리사이드 및 금속물질 중 어느 하나로 형성되어 있는 것이 바람직하다.
또한, 상기 제1도전층은 제2 접속창을 통해 제2도전층과 연결되어 있고, 이때, 상기 제1도전층은 다결정실리콘 및 다결정실리콘과 실리사이드가 적층된 폴리사이드 중 어느 하나로 형성되어 있고, 상기 제2도전층은 금속물질로 형성되어 있는 것이 바람직하다.
본 발명의 바람직한 다른실시예에 있어서, 상기 제1도전층은 상기 고농도 콜렉터 불순물층과 부분적으로만 병행하도록 배치되어 있고, 이때, 상기 제1도전층은 ㄷ 또는 =모양으로 배치되어 있는 것이 바람직하다.
또한, 상기 고농도 콜렉터 불순물층 상에 제3도전층과 열결되는 제3 접촉창이 형성되어 있고, 이때, 상기 제1도전층과 제3도전층은 부분적으로 접속하고 있는 것이 바람직하며, 상기 제1도전층과 제3도전층은 상기 제3도전층 상부에 형성된 제4도전층에 의해 서로 연결되어 있는 것이 바람직하다.
또한, 상기 고농도 콜렉터 불순물층 상에 상기 제3도전층과 열결되는 제3 접촉창이 형성되어 있을 때, 제1도전층 상에도 상기 제3도전층과 열결되는 접촉창들이 더 형성되어 있는 것이 바람직하다.
상기 제3도전층은 상기 제1도전층 보다 상부에 형성되어 있는 것이 바람직하다.
상기 제1도전층 및 제3도전층은 다결정실리콘, 다결정실리콘과 실리사이드가 중첩된 실리사이드 및 금속물질 중 어느 하나로 형성되어 있는 것이 바람직하며, 이때, 상기 제1도전층은 다결정실리콘 및 다결정실리콘과 실리사이드가 중첩된 실리사이드 중 어느 하나로 형성되어 있고, 상기 제3도전층은 금속물질로 형성되어 있는 것이 더욱 바람직하다.
상기 바이폴라 트랜지스터는 바이 씨 모스에 포함되어 있는 것이 바람직하다.
상기 또 다른 목적을 달성하기 위한 본 발명에 의한 바이폴라 트랜지스터의 제조방법은, 반도체 기판에 제1도전형의 웰을 형성하는 제1공정: 상기 웰의 중심부에 제2도전형의 불순물을 주입하여 베이스 불순물층을 형성하는 제2공정 : 상기 웰 가장자리부를 따라 제1도전형의 불순물을 주입함으로써 상기 베이스 불순물층을 둘러싸는 도너츠 모양의 고농도 콜렉터 불순물층을 형성하는 제3공정 : 및 상기 베이스 불순물층에 부분적으로 제1도전형의 불순물을 도우프하여 에미터 불순물층을 형성하는 제4공정을 포함하는 것을 특징으로 한다.
상기 웰은 인 이온을 약 100keV의 에너지, 약 3.0×1013이온/cm2의도우즈로 상기 반도체기판에 부분적으로 주입하는 공정 및 질소 분위기, 약 1,150℃의 온도에서 12시간 정도 열처리하는 공정에 의해 형성되는 것이 바람직하다.
상기 베이스 불순물층은 보론 이온을 약 30keV의 에너지, 약 3.0×1013이온/cm2의도우즈로 주입하여 형성되는 것이 바람직하다.
상기 고농도 콜렉터 불순물층은 인 이온을 약 100keV의 에너지, 약 5.0×1015이온/cm2의도우즈로 주입하여 형성되는 것이 바람직하다.
상기 제4공정은, 반도체기판 상에 절연층을 형성하는 공정, 상기 절연층을 부분적으로 식각함으로써 에미터 불순물층이 형성될 영역을 표면으로 노출시키는 접촉창을 형성하는 공정, 결과물 상에 다결정실리콘을 증착하는 공정, 상기 다결정실리콘에 불순물이온을 주입하는 공정, 결과물 상에 실리사이드를 증착하는 공정 및 상기 다결정실리콘과 실리사이드를 패터닝하는 공정으로 진행되는 것이 바람직하다.
이때, 불순물이온을 주입하는 상기공정은, 아세닉이온을 약 100keV의 에너지, 약 7.0×1015이온/cm2의도우즈로 주입하는 것으로 진행됨이 바람직하다.
접촉창을 형성하는 상기공정 시, 상기 고농도 콜렉터 불순물층이 부분적으로 노출되는 접촉창도 함께 형성하고, 다결정실리콘과 실리사이드를 패터닝하는 상기공정에 의해, 상기 에미터 불순물층과 접속하는 패드층 및 상기 고농도 콜렉터 불순물층과 접속하는 제1도전층을 동시에 형성하는 것을 더 포함하는 것이 바람직하다.
본 발명의 바람직한 일실시예에 있어서, 패드층 및 제1도전층을 형성하는 상기공정 이후에, 결과물 상에 제2 절연층을 형성하는 공정, 상기 제2 및 제1 절연층을 부분적으로 식각하여 상기 베이스 불순물층, 패드층 및 제1도전층을 부분적으로 노출시키는 접촉창을 형성하는 공정, 결과물 상에 제2도전물질을 증착하는 공정 및 상기 제2도전물질을 패터닝함으로써 상기 베이스 불순물층과 접속하는 베이스 전극, 패드와 접속하는 에미터 전극 및 상기 제1도전층과 접속하는 콜렉터 전극을 형성하는 공정을 더 포함하는 것이 바람직하다.
고농도 콜렉터 불순물층을 부분적으로 노출시키는 상기 접촉창은 하나 이상인 것이 바람직하고, 상기 제1도전층은 상기 고농도 콜렉터 불순물층과 병행하도록 패터닝되어 도너츠 모양으로 형성되는 것이 바람직하다.
또한, 상기 제1도전물질은 다결정실리콘 및 다결정실리콘과 실리사이드를 적층한 폴리사이드 중 어느 하나이고, 상기 제2도전물질층은 금속물질인 것이 바람직하다.
본 발명의 바람직한 다른실시예에 있어서, 패드층 및 제1도전층을 형성하는 상기공정 이후에, 결과물 상에 제2 절연층을 형성하는 공정, 상기 제2 및 제1 절연층을 부분적으로 식각하여 상기 베이스 불순물층, 패드층 및 고농도 콜렉터 불순물층을 부분적으로 노출시키는 접촉창을 형성하는 공정, 결과물 상에 제3도전물질을 증착하는 공정 및 상기 제3도전물질을 패터닝함으로써 상기 베이스 불순물층과 접속하는 베이스 전극, 패드층과 접속하는 에미터 전극 및 상기 고농도 콜렉터 불순물층과 접속하는 콜렉터 전극을 형성하는 공정을 더 포함하는 것이 바람직하다.
이때, 상기 제1도전층은 상기 고농도 콜렉터 불순물층과 부분적으로 병행하여 배치되도록 형성되고, 상기 콜렉터 전극은 상기 고농도 콜렉터 불순물층과 부분적으로 중첩되도록 형성되는 것이 바람직하다.
또한, 상기 제1도전층과 콜렉터 전극은 서로 연결되도록 형성되는 것이 바람직하고, 이때, 상기 제1도전층과 콜렉터 전극은 상기 콜렉터 전극보다 상부에 형성된 제3도전층에 의해 서로 연결되는 것이 바람직하다.
상기 제1도전물질은 다결정실리콘 및 다결정실리콘과 실리사이드를 적층한 폴리사이드 중 어느 하나이고, 상기 제2도전물질은 금속물질인 것이 바람직하다.
본 발명의 바람직한 또 다른실시예에 있어서, 패드층 및 제1도전층을 형성하는 상기공정 이후에, 결과물 상에 제2 절연층을 형성하는 공정, 상기 제2 및 제1 절연층을 부분적으로 식각하여 상기 베이스 불순물층, 패드층, 제1도전층 및 고농도 콜렉터 불순물층을 부분적으로 노출시키는 접촉창을 형성하는 공정, 결과물 상에 제3도전물질을 증착하는 공정 및 상기 제3도전물질을 패터닝함으로써 상기 베이스 불순물층과 접속하는 베이스 전극, 패드층와 접속하는 에미터 전극 및 상기 제1도전층 및 고농도 콜렉터 불순물층과 접속하는 콜렉터 전극을 형성하는 공정을 더 포함하는 것이 바람직하다.
이때, 상기 제1도전층은 상기 고농도 콜렉터 불순물층과 부분적으로 병행하여 배치되는 것이 바람직하다.
따라서, 본 발명에 의한 바이폴라 트랜지스터 및 그 제조방법에 의하면, 반도체기판에 직접 형성된 웰 내에 바이폴라 트랜지스터를 형성하는데 있어서, 고농도 콜렉터 불순물층을도너츠 모양으로 베이스 불순물층을 에워싸도록 형성함으로써, 첫째, 고농도 매몰층 형성공정 및 에피텍셜공정을 생략하여 공정의 단순함에 따른 시간 및 비용 절감을 꾀하였고, 둘째, 고농도 콜렉터 매몰층을 베이스 불순물층 주변에 형성함으로써 기생 바이폴라 트랜지스터의 생성 및 콜렉터 저항의 증가문제를 해결하여, 로직 게이트 동작이 정상적이면서도 소자의 동작속도가 저하되지 않는 바이 씨 모스를 CMOS공정과 거의 유사한 간단한공정으로 제조할 수 있다.
이하, 첨부한도면들을 참조하여 본 발명을 더욱 자세하게 설명하고자 한다.
제3a도 내지 제3c도는 본 발명의실시예들에 따른 개략적인 레이아웃도들이다.
상기 제3a도 내지 제3c도에 있어서, 점선으로 한정되고 정사각형 모양인 영역은 베이스 불순물층 영역(R1)이고, 점선으로 한정되고 속이빈 정사각형 모양인 영역은 고농도 콜렉터 불순물층 영역(R2)이며, 실선으로 한정되고 그 내부에 사선이 그어진 직사각형 영역은 고농도 콜렉터 불순물층을 제1도전층에 접속시키기 위한 접촉창 영역(R3)이고, 일점쇄선으로 한정되고 상기 R1영역에 중첩되어 있는 사각형 영역은 에미터 불순물층과 연결되는 패드층 영역(R4)이며, 일점쇄선으로 한정되고 상기 R2영역에 중첩되는 영역은 고농도 콜렉터 불순물층과 연결되는 제1도전층 영역(R5)이고, 실선으로 한정되고 상기 R1영역 내에 위치하며 그 내부에 서로 엇갈린 두 개의 사선이 그어진 사각형 영역은 베이스 전극을 베이스 불순물층에 접속시키기 위한 접촉창 영역(R6)이며, 상기 R6영역의 오른편에 있는 그 내부에 서로 엇갈린 사선이 그어진 사각형 영역은 상기 패드층과 에미터 전극을 접속시키기 위한 접촉창 영역(R7)이고,도면의 가장 오른편에 있는 그 내부에 서로 엇갈린 사선이 그어진 사각형 영역은 상기 제1도전층과 콜렉터 전극을 접속시키기 위한 접촉창 영역(R8)이며, 이점쇄선으로 한정되고 상기 R6영역을 그 내부에 포함하는 사각형 영역은 베이스 전극 영역(R9)이고, 이점쇄선으로 한정되고 상기 R7영역을 그 내부에 포함하는 사각형 영역은 에미터 전극영역(R10)이며, 이점쇄선으로 한정되고 상기 R8영역을 그 내부에 포함하는 사각형 영역은 콜렉터 전극 영역(R11)이다.
상기 제3a도의 레이아웃에 의하면,도농도 콜렉터 불순물층과 제1도전층이 베이스 불순물층을 도너츠 모양으로 둘러싸고 있음을 알 수 있고, 상기 제1도전층과 고농도 콜렉터 불순물층을 접속시키기 위한 하나 이상의 접촉창들이 상기 고농도 콜렉터 불순물층 상에서 전체에 걸쳐 형성됨을 알 수 있다. 또한 콜렉터 전극은 상기 제1도전층을 통해 고농도 콜렉터 불순물층과 연결되며, 이때 상기 콜렉터 전극은 제1도전층 상에 형성된 접촉창들에 의해 상기 제1도전층과 접속한다는 것을 알 수 있다. 또한, 콜렉터 전극은, 베이스 전극 및 에미터 전극의 배치모양이나 그 밖의 주변 전극들의 배치 모양을 고려하여 소정의 모양으로 배치될 수 있음을 알 수 있다.
상기 제3b도의 레이아웃에 의하면, 고농도 콜렉터 불순물층은 베이스 불순물층을 도너츠 모양으로 둘러싸고 있고, 제1도전층은, 상기 제3a도에서와는 달리 부분적으로만, 즉 ㄷ 모양으로 상기 베이스 불순물층을 둘러싸고 있음을 알 수 있다. 제1도전층과 고농도 콜렉터 불순물층을 연결하기 위한 하나 이상의 접촉창들은 상기 고농도 콜렉터 불순물층 상에 부분적으로 형성됨을 알 수 있고, 콜렉터 전극은 부분적으로 상기 제1도전층과 중첩되도록 형성됨을 알 수 있다. 이때, 상기 콜렉터 전극은 제1도전층 상에 형성된 접촉창에 의해 상기 제1도전층과 연결됨과 동시에, 고농도 콜렉터 불순물층 상에 형성된 접촉창에 의해 상기 고농도 콜렉터 불순물층과도 연결됨을 알 수 있다.
제3c도의 레이아웃도에 의하면, 제1도전층을 =모양으로 고농도 콜렉터 불순물층과 병행하여 형성되어 있고, 콜렉터 전극은 상기 제1도전층의 가장자리에서 상기 제1도전층의 진행 방향에 대해 수직으로 배치되어 있음을 알 수 있다.
상기 제3a도 내지 제3c도의 레이아웃도에는 도시되지 않았지만, 제1도전층과 콜렉터 전극이 서로 연결되지 않도록, 상기 R5 영역 상에 배치된 R8 영역을 제거할 수도 있다. 이때, 상기 제1도전층과 콜렉터 전극은 다른 접촉창들 (도시되지 않음)을 통해 서로 연결될 수도 있음은 물론이다.
도시된 상기 레이아웃도들에 의하면, 에미터 불순물층에서 베이스 불순물층을 거쳐 콜렉터 불순물층으로 흐르는 전류는, 상기 제2도에 도시된 바이폴라 트랜지스터에서와는 달리, 고농도 콜렉터 불순물층이 형성되어 있는 영역이면 어느 방향으로던 흐를 수 있으므로, 콜렉터의 저항을 현저하게 낮출 수 있다는 것을 알 수 있다.
제4a도 내지 제4c도는 상기 제3a도의 AA선, 제3b도의 BB선 및 제3c도의 CC선을 각각을 잘라본 단면도들이다.
N형 웰(82) 및 P형 웰(84)는 반도체 기판(80)에 형성되어 있고, 상기 N형 웰 내에 바이폴라 트랜지스터가 형성되어 있다. 고농도 콜렉터 불순물층(102)은 베이스 불순물층(106)을 기준으로 그 양측에 형성되어 있고, 에미터 불순물층(123)은 상기 베이스 불순물층 내에 형성되어 있다. 이때, 상기 고농도 콜렉터 불순물층(102)은, 상기 제4a도 내지 제4c도에는 도시되어 있지 않지만, 상기 제3a도 내지 제3c도를 참조했을 때, 상기 베이스 불순물층(106)을 도너츠 모양으로 둘러싸고 있음을 알 수 있다.
제4a도를 참조하면, 고농도 콜렉터 불순물층(102)의 전표면 상에 제1도전층(120)이 형성되어 있고, 이 제1도전층 상에 형성된 접촉창들을 통해 상기 제1도전층(120)과 콜렉터 전극(136)이 부분적으로 접속하고 있다.
제4b도를 참조하면, 제1도전층(124)은 상기 고농도 콜렉터 불순물층(102)의 일표면 상에서, 예컨데 ㄷ 모양으로 형성되어 있고, 콜렉터 전극(136)은 상기 제1도전층 및 고농도 콜렉터 불순물층(102)상에 형성된 접촉창을 통해 상기 제1도전층(124) 및 고농도 콜렉터 불순물층(102)과 접속하고 있다.(제3b도의 R5, R8 및 R11 영역 참조)
제4c도를 참조하면, 제1도전층 (도시되지 않음)은 상기 고농도 콜렉터 불순물층(102)의 일표면 상에서, 예컨데 =모양으로 형성되어 있고, 콜렉터 전극(136)은 상기 제1도전층 고농도 콜렉터 불순물층상에 형성된 접촉창을 통해 상기 제1도전층 및 고농도 콜렉터 불순물층과 접속하고 있다.(제3c도의 R5, R8 및 R11영역 참조)
이때, 상기 제1도전층과 콜렉터 전극은 상기 제1도전층 상에 형성된 접촉창을 통해 서로 접속할 수도 있고 (제3b도 및 제3c도의 R8영역 참조) 제1도전층과 콜렉터 전극 상에 형성된 또 다른 도전층물질에 의해 서로 접속할 수도 있다.
바이폴라 트랜지스터의 전류는 에미터 불순물층(123)에서 베이스 불순물층(106)을 거쳐, 상기 베이스 불순물층을 거쳐 고농도 콜렉터 불순물층(102)로 흐른다. 이때, 상기 고농도 콜렉터 불순물층(102)은 상기 베이스 불순물층(106)을 도너츠 모양으로 에워싸고 있으므로, 베이스 불순물층을 거친 전류는 전방향으로 흩어진 후, 상기 고농도 콜렉터 불순물층으로 모인다.
따라서, 본 발명에 의한 바이폴라 트랜지스터에 의하면, 전류가 한쪽 방향으로만 흐르는 종래의 문제점을 해결 할 수 있으므로, 콜렉터 저항을 저하시킨다.
[실시예 1]
제5a도 내지 제5i도는 본 발명의 일실시예에 따른 바이폴라 트랜지스터 제조방법을 설명하기 위한 단면도들로서, 상기 제3a도의 AA선을 잘라 본 것이다.
상기도면들은 SRAM 장치에 적용된 바이폴라 트랜지스터를 중심으로 도시되었으며, 상기도면들에 있어서,도면의 좌측 부분은 주변회로 영역을 도시하고, 우측 부분을 셀 영역을 도시한다(제1도 참조).
먼저, 제5a도는 반도체기판(80)에 통상의 선택적 산화(LOCOS)공정을 이용하여 N형 웰(82) 및 P형 웰(84)을 형성하는 제1공정 및 다시 통상의 선택적 산화공정을 이용하여 소자분리를 위한 필드산화막을 상기 반도체기판의 표면에 부분적으로 형성하는 제2공정으로 진행된다.
이때, 상기 N형 웰(82) 및 P형 웰(84)은 인 이온을 100keV의 에너지, 3.0×1013이온/cm2의도우즈 및 보론 이온을 80keV의 에너지, 2.0×1013이온/cm2의도우즈로 주입한 후, 질소 분위기, 약 1,150℃에서 12시간 정도 열처리하여 반도체기판 내로 확산시킴으로써 형성된다.
도면에 있어서, 좌측의 N형 웰은 PMOS 트랜지스터가 형성될 영역이고, 중간의 N형 웰은 NPN 바이폴라 트랜지스터가 형성될 영역이며, 우측의 P형 웰은 NMOS 트랜지스터가 형성될 영역이다. 이때, PMOS 및 바이폴라 트랜지스터는 주변회로 영역을 구성하는 소자들이고, NMOS 트랜지스터는 셀 영역을 구성하는 소자이다.
제5b도는 NMOS 및 PMOS 트랜지스터의 게이트전극을 형성하는 공정을 도시한 것으로서, 이는 필드산화막(86)이 형성되어 있는 결과물 전면에 트랜지스터의 문턱전압을 조절하기 위한 이온주입을 하는 제1공정, 결과물 상에 게이트산화막을 형성하는 제2공정, 게이트산화막 상에, 예컨대 다결정실리콘과 텅스텐 실리사이드를 적층하여 게이트전극 물질을 형성하는 제3공정 및 상기 적층된 물질들을 패터닝하여 게이트전극(88)을 형성하는 제4공정으로 진행된다.
이때, 상기 게이트전극(88)은 PMOS 및 NMOS 트랜지스터의 게이트전극이 형성될 영역 뿐만아니라 바이폴라 트랜지스터가 형성될 영역에도 형성되는데, 바이폴라 트랜지스터가 형성될 영역 상에 남겨진 게이트전극 물질은 이후의 공정 시(예컨데 게이트전극의 측벽스페이서 형성공정, MOS 트랜지스터의 이온주입공정등). 반도체기판의 표면을 보호하기 위해 남겨진다.
제5c도는 NMOS 및 PMOS 트랜지스터의 저농도 소오스/드레인을 형성하는 공정을 도시한 것으로서, 이는 결과물 전면에, 예컨데 인(P) 이온과 같은 N형 불순물 이온을, 40keV의 에너지, 3.0×1013이온/cm2의도우즈로 주입하여 NMOS 트래지스터의 저농도 소오스/드레인(94)을 형성하는 제1공정 및 PMOS 트랜지스터가 형성될 영역에만, 예컨대 이불화붕소(BF2) 이온과 같은 P형 불순물이온을, 40keV의 에너지, 4.4×1013이온/cm2의도우즈로 주입하여 PMOS 트랜지스터의 저농도 소오스/드레인(92)을 형성하는 제2공정으로 진행된다.
이때, LDD(Lightly Doped Drain) 구조의 소오스/드레인은 게이트전극에 자기정합적으로 형성된 전농도의 불순물층과 게이트전극의 측벽에 형성된 스페이서에 자기정합적으로 형성된 고농도의 불순물층으로 형성된다는 것을 본 발명이 속한 기술분야에서 통상의 지식을 가진 자는 명백하게 알 수 있다.
제5d도는 게이트전극(88)의 측벽에 스페이서(96)를 형성하는 공정을 도시한 것으로서, 이는 저농도 소오스/드레인이 형성되어 있는 결과물 전면에, 예컨데 이산화실리콘과 같은 절연막을 형성하는 제1공정 및 상기 절연막을 이방성식각하여 상기 게이트전극(88)의 측벽에 스페이서(96)를 형성하는 제2공정으로 진행된다.
제5e도는 저농도의 베이스 불순물층(90)을 형성하는 공정을 도시한 것으로서, 이는 스페이서(96)가 형성되어 있는 결과물 전면에, 예컨대 포토레지스트와 같은 물질을 도포한 후 패터닝하여 바이폴라 트랜지스터가 형성될 영역만을 표면으로 노출시키는 패턴(100)을 형성하는 제1공정, 바이폴라 트랜지스터가 형성될 영역 상에 형성되어 있는 게이트 전극 물질을 제거하는 제2공정 및 결과물 전면에, 예컨데 이불화붕소(BF2)와 같은 P형 불순물을 30keV의 에너지, 3.0×1013이온/cm2의도우즈로 주입하여 저농도의 베이스 불순물층(90)을 형성하는 제3공정으로 진행된다.
제5f도는 고농도의 콜렉터 불순물층(102), 베이스 불순물층(106), LDD구조의 NMOS 트랜지스터의 소오스/드레인(98) 및 LDD구조의 PMOS 트랜지스터의 소오스/드레인(104)을 형성하는 공정을 도시한 것으로서, 이는 패턴(100)을 제거한 후, 고농도 콜렉터 불순물층(102)이 형성될 영역에, 예컨대 인 이온과 같은 N형 불순물이온을 100keV의 에너지, 5.0×1015이온/cm2의도우즈로 주입하여 상기 고농도 콜렉터 불순물층(102)을 형성하고, PMOS 트랜지스터가 형성될 영역 및 베이스 불순물층의 일부 영역에, 이불화붕소(BF2)이온과 같은 P형 불순물이온을 30keV의 에너지, 5.0×1015 이온/cm2의도우즈로 주입하여 상기 고농도 콜렉터 불순물층(102)을 형성하고, PMOS 트랜지스터가 형성될 영역 및 베이스 불순물층의 일부 영역에, 이불화붕소 (BF2)이온과 같은 P형 불순물이온을 30keV의 에너지. 5.0×1015이온/cm2의 도우즈로 주입하여 베이스 불순물층(106) 및 LDD구조의 PMOS 소오스/드레인(104)을 형성하며, NMOS 트랜지스터가 형성될 영역에 예컨데 아세닉과 같은 N형 불순물이온을 40keV의 에너지, 5.0×1015이온/cm2의도우즈로 주입하여 LDD구조의 NMOS 소오스/드레인(98)을 형성하는 공정으로 진행된다.
이때, 상기 고농도 콜렉터 불순물층(102)은, 상기 제3a도 및 제3b도에 도시된 레이아웃도 (R2영역)에서 설명한 바와 같이, 저농도 베이스 불순물층(90)을 도너츠 모양으로 에워싸도록 형성된다.
고농도 콜렉터 불순물층(102)이 형성될 영역에는, 상기 제5e도에서 설명한공정에 의해, P형의 불순물 이온이 소정의 농도로 주입되어 있으나, 이 농도는 고농도 콜렉터 불순물층을 형성하기 위한 이온주입 시 사용되는 불순물이온의 농도에 비해 적은 양이므로, 고농도 콜렉터 불순물층(102)을 형성하는데 문제가 되지 않은다.
제5g도는 고저항의 다결정실리콘층(110)을 형성하는 공정을 도시한 것으로서, 이는 제5 이온주입 방지층을 제거하는 제1공정, 결과물 전면에, 예컨데 이산화실리콘과 같은 절연물질을 증착하여 절연층(108)을 형성하는 제2공정, 결과물 전면에, 예컨데 다결정실리콘이나 무결정실리콘과 같은 물질을 약 500Å 정도의 두께로 증착하는 제3공정, 및 고저항의 다결정실리콘층 형성을 위한 제1 포토레지스터 패턴(112)을 이용한 사진식각공정으로 상기 물질을 패더닝함으로써 고정항의 다결정실리콘층(110)을 형성하는 제4공정으로 진행된다.
이때, 상기 고정항의 다결정실리콘층(110)은 SRAM 셀 내에 포함되는 것으로, 주변회로 영역과 셀 영역을 동시에 형성하는 과정을 보여주기 위하여 도시되었다.
제5h도는 에미터 불순물층(123), 제1도전층(120), 제1 패드층(122) 및 제2 패드층(118)을 형성하는 공정을 도시한 것으로서, 이는 상기 제1 포토레지스트 패턴을 제거하는 제1공정, 결과물 전면에, 예컨대 이산화실리콘과 같은 절연물질을도포하여 제1 절연층(114) (제5g도에서 형성된 절연층(108)과 합하여 도시됨)을 형성하는 제2공정, 고농도 콜렉터 불순물층(102), 베이스 불순물층(106) 및 NMOS의 소오스 또는 드레인(98) 상의 상기 제1 절연층을 부분적으로 제거하여 접촉창을 형성하는 제3공정, 결과물 전면에, 예컨데 다결정실리콘과 같은 물질을 약 1,000Å 정도의 두께로 증착한 후, 예컨데 아세닉이온과 같은 N형 불순물이온을 100keV의 에너지, 7.0×1015이온/cm2의도우즈로 주입하는 제4공정, 불순물이 주입된 상기 다결정실리콘 상에, 예컨데 텅스텐 실리사이드와 같은 실리사이드를 적층하는 제5공정, 및 적층된 다결정실리콘과 텅스텐 실리사이드를 패터닝하여 고농도 콜렉터 불순물층(102)와 접속하는 제1도전층(120) 및 NMOS의 소오스 또는 드레인과 접속하는 제2 패드층(118)을 형성하는 제6공정으로 진행된다.
이때, 제1도전층(120)은 도너츠 모양으로 베이스 불순물층(106)을 에워싸는 상기 고농도 콜렉터 불순물층(102)과 병행하도록 배치되며, (제3a도의 R5영역 참조), 상기 제1도전층과 고농도 콜렉터 불순물층을 접속시키기 위한 접촉창들을 상기 제3a도에 도시된 R3 영역과 같이, 전체 고농도 콜렉터 불순물층(102) 상에 하나 이상 형성된다.
또한, 상기 에미터 불순물층(123)은 다결정실리콘층에 주입된 불순물이온이 반도체기판으로 확산되어 형성되고, 제1 패드층(122)은 상기 제1도전층(120) 내에 포함되도록 (제3a도의 R4영역 참조) 배치된다.
상기 제1도전층(120)은, 상기 제1 패드층(122)을 형성하는 공정과 동시에 형성될 때는, 상술한 바와 같이, 다결정실리콘과 실리사이드가 적층된 형태의 폴리사이드나 (본 발명의 경우) 다결정실리콘으로 구성되지만, 상기 제1 패드층 형성공정과 별도로 형성될 때는, 알루미늄등과 같은 금속물질로도 형성할 수 있음은 물론이다.
제1도전층(120)을 구성하는 물질로, 불순물이 도우프된 다결정실리콘을 사용할 경우, 상기 고농도 콜렉터 불순물층(102)은 상기 다결정실리콘에 도우프되어 있는 불순물들이 확산되어 그 농도가 더욱 커진다.
제5i도는 전극들을 형성하는 공정을 도시한 것으로서, 이는 결과물 전면에, 예컨데 이산화실리콘과 같은 절연물질을도포하여 제2 절연층(126)을 형성하는 제1공정, 전극이 형성될 영역 상의 제1 및 제2 절연층을 부분적으로 제거함으로써 접촉창을 형성하는 제2공정, 및 결과물 전면에, 예컨대 알루미늄등과 같은 금속물질을 증착한 후, 이를 패터닝함으로써 PMOS의 소오스/드레인 전극(128), NMOS의 소오스 또는 드레인 전극(138), 베이스 전극(132), 에미터 전극(134) 및 콜렉터 전극(136)을 형성하는 제3공정으로 진행된다.
이때, 상기 베이스 전극(132), 에미터 전극(134) 및 콜렉터 전극(136)은, 상기 제3a도의 레이아웃도에 도시된 R9, R10 및 R11 영역과 대응되도록 배치된다.
한편 상기 콜렉터 전극(136)은 제1도전층 상에 형성된 접촉창을 통해 상기 고농도 콜렉터 불순물층(102)와 연결되고, 이때, 상기 제1도전층은 베이스 전극 및 에미터 전극의 배치에 따라 임의의 모양으로 배치될 수 있다. 상기 제3a도의 경우엔, 에미터 전극 및 베이스 전극와 평행하는 긴 막대 모양으로 배치되었다.
[실시예 2]
제6a도 및 제6b도는 본 발명의 다른 실시예에 따른 바이폴라 트랜지스터 제조방법을 설명하기 위한 단면도들로서, 상기 제3b도의 BB선을 잘라 본 것이다.
제6a도는 제1도전층(124)을 형성하는 공정을 도시한 것으로서, 이는 제5h도의 제2공정까지 진행한 후, 고농도 콜렉터 불순물층(102), 에미터 불순물층이 형성될 영역 및 NMOS의 소오스 또는 드레인 상의 상기 제1 절연층을 부분적으로 제거하여 접촉창을 형성하는 제1공정, 및 결과물 전면에, 상기 제5h도의 제4공정 및 제5공정을 진행한 후, 적층된 폴리사이드를 패터닝하여 고농도 콜렉터 불순물층(102)의 일측에서 상기 고농도 콜렉터 불순물층과 접속하는 제1도전층(124), 에미터 불순물층(123)과 접속하는 제1 패드층(122) 및 NMOS의 소오스 또는 드레인(98)과 접속하는 제2 패드층(118)을 형성하는 제2공정으로 진행된다.
이때, 상기 제1도전층(124)은, 상기 제5h도의 제1도전층(120)과는 달리, 고농도 콜렉터 불순물층과 부분적으로만 병행하도록, 즉 ㄷ모양으로 배치된다(제3b도의 R5영역 참조). 따라서, 고농도 콜렉터 불순물층(102)과 제1도전층(124)을 접속시키기 위한 접촉창은 상기 고농도 콜렉터 불순물층의 일측표면 상에만 형성된다(제3b도의 R3영역 참조).
제1도전층(124)은 폴리사이드 및 다결정실리콘 중 어느 하나로 구성됨이 바람직하며, 제1도전층 형성공정이 상기 제1 패드층(122)형성공정과 병행하지 않을 때는, 금속물질로 형성 될 수도 있다.
제6b도는 전극들을 형성하는 공정을 도시한 것으로서, 이는 제5i도의 제1공정까지 진행한 후, 상기 제1 및 제2 절연층을 부분적으로 식각하여 PMOS의 소오스/드레인(1040, 제1도전층(124), 제1 패드층(122), 고농도 콜렉터 불순물층(102) 및 NMOS 의 소오스 또는 드레인(98) 상에 접촉창을 형성하는 제1공정, 및 결과물 전면에, 예컨대 알루미늄등과 같은 금속물질을 증착한 후 패터닝하여 PMOS의 소오스/드레인 전극(128), 베이스 전극(132), 에미터 전극(134), 콜렉터 전극(136) 및 NMOS의 소오스 또는 드레인 전극(138)을 형성하는 제2공정으로 진행된다.
이때, 콜렉터 전극(136)은 제1도전층 상에 형성된 접촉창(도시되지 않음) (제3b도 R8영역)을 통해 상기 제1도전층(124)과 연결되고, 고농도 콜렉터 불순물층 상에 형성된 접촉창(제38도 R8영역)을 통해 상기 고농도 콜렉터 불순물층(102)과도 연결된다.
상기 콜렉터 전극은 제1도전층과 접속하지 않아도 형성될 수도 있는데, 이 경우, 콜렉터 전극과 제1도전층을 서로 접속시키는 접촉창을 형성하지 않으면 된다.
또한, 콜렉터 전극과 제1도전층이 접속하지 않도록 형성된 상기의 경우, 다른 접촉창, 예컨데 제1도전층과 콜렉터 전극 각각의 상에 형성된 접촉창을 통해 서로 연결시킬 수도 있다.
[실시예 3]
제7a도 및 제7b도는 본 발명의 제3실시예에 따른 바이폴라 트랜지스터 제조방법을 설명하기 위한 단면도들로서, 상기 제3c도의 CC선을 잘라 본 것이다.
제3실시예의 경우, 제1도전층 (도시되지 않음)을 =모양으로 형성한 경우로서, 상기 제1도전층을 패터닝하는 공정을 제외한 모든공정이 상기 제2실시예의 경우와 동일하다.
따라서, 본 발명에 의한 바이폴라 트랜지스터 및 그 제조방법에 의하면, 첫째, 웰을 반도체기판에 직접 형성함으로써, 고농도 매몰층 형성공정 및 에피텍셜공정을 제거하여 종래의 방법보다 제조공정을 간단히 할 수 있으므로 (CMOS 제조공정과 거의 유사한공정으로 진행됨). 공정 시간 및 비용 절감 효과를 기대할 수 있다. 둘째, 고농도 콜렉터 불순물층을 베이스 불순물층을 도너츠 모양으로 에워싸도록 형성함으로써, 기생 바이폴라 트랜지스터의 생성 및 콜렉터 저항의 증가 문제를 해결 할 수 있다.
본 명세서에서는 바이 씨 모스 제조시에 적용되는 바이폴라 트랜지스터 및 그 제조방법을 기술하였지만, 본 발명의 기술이 바이폴라 트랜지스터를 단독으로 형성하는 경우 및 그 밖의 경우에도 널리 적용될 수 있음은 물론이다.

Claims (34)

  1. 제1도전형의 웰: 상기 웰의 중심부에 형성된 에미터 불순물층: 상기 에미터 불순물층을 완전히 에워싸는 모양으로 형성된 베이스 불순물층: 및 상기 웰의 가장자리부를 따라 도너츠 모양으로 형성되고, 상기 베이스 불순물층과는 일정한 간격을 유지하는 제1도전형의 고농도 콜렉터 불순물층을 포함하는 것을 특징으로 하는 바이폴라 트랜지스터.
  2. 제1항에 있어서, 상기 고농도 콜렉터 불순물층 상에 형성된 다수의 제1 접촉창들을 더 포함하는 것을 특징으로 하는 바이폴라 트랜지스터.
  3. 제2항에 있어서, 상기 제1 접촉창들을 통해 고농도 콜렉터 불순물층과 전기적으로 접속하며, 상기 고농도 콜렉터 불순물층과 병행하도록 도너츠 모양으로 배치된 제1도전층을 더 포함하는 것을 특징으로 하는 바이폴라 트랜지스터.
  4. 제3항에 있어서, 상기 제1도전층은 다결정실리콘, 다결정실리콘과 실리사이드가 적층된 폴리사이드 및 금속물질 중 어느 하나로 형성되어 있는 것을 특징으로 하는 바이폴라 트랜지스터.
  5. 제3항에 있어서, 상기 제1도전층 상에 형성된 제2 접속창을 통해 상기 제1도전층과 전기적으로 접속된 제2도전층을 더 포함하는 것을 특징으로 하는 바이폴라 트랜지스터.
  6. 제5항에 있어서, 상기 제1도전층은 다결정실리콘 및 다결정 실리콘과 실리사이드가 적층된 폴리사이드 중 어느 하나로 형성되어 있고, 상기 제2도전층은 금속물질로 형성되어 있는 것을 특징으로 하는 바이폴라 트랜지스터.
  7. 제2항에 있어서, 상기 제1 접촉창들을 통해 고농도 콜렉터 불순물층과 전기적으로 접속하여, 상기 고농도 콜렉터 불순물층과 부분적으로만 병행하도록 배치되어 있는 제1도전층을 더 포함하는 것을 특징으로 하는 바이폴라 트랜지스터.
  8. 제7항에 있어서, 상기 제1도전층은 = 및 ㄷ중 어느 하나의 모양으로 배치되어 있는 것을 특징으로 하는 바이폴라 트랜지스터.
  9. 제7항에 있어서, 상기 고농도 콜렉터 불순물층 상에 형성된 제3 접촉창을 통해 상기 고농도 콜렉터 불순물층과 전기적으로 접속하는 제3도전층을 더 포함하는 것을 특징으로 하는 바이폴라 트랜지스터.
  10. 제9항에 있어서, 상기 제1도전층과 제3도전층은 부분적으로 접속하고 있는 것을 특징으로 하는 바이폴라 트랜지스터.
  11. 제10항에 있어서, 상기 제3도전층 상부에 형성된 상기 제1도전층과 제3도전층을 전기적으로 연결하는 제4도전층을 더 포함하는 것을 특징으로 하는 바이폴라 트랜지스터.
  12. 제10항에 있어서, 상기 제1도전층 상에 형성되고, 상기 제1도전층과 제3도전층을 전기적으로 연결하는 접촉창들을 더 포함하는 것을 특징으로 하는 바이폴라 트랜지스터.
  13. 제9항에 있어서, 상기 제3도전층은 상기 제1도전층 보다 상부에 형성되어 있는 것을 특징으로 하는 바이폴라 트랜지스터.
  14. 제9항에 있어서, 상기 제1도전층 및 제3도전층은 다결정실리콘, 다결정실리콘과 실리사이드가 중첩된 폴리사이드 및 금속물질 중 어느 하나로 형성되어 있는 것을 특징으로 하는 바이폴라 트랜지스터.
  15. 제9항 및 제13항 중 어느 한항에 있어서, 상기 제1도전층은 다결정실리콘 및 다결정실리콘과 실리사이드가 중첩된 폴리사이드 중 어느 하나로 형성되어 있고, 상기 제3도전층은 금속물질로 형성되어 있는 것을 특징으로 하는 바이폴라 트랜지스터.
  16. 제1항에 있어서, 상기 바이폴라 트랜지스터는 바이 씨 모스에 포함되어 있는 것을 특징으로 하는 바이폴라 트랜지스터.
  17. 반도체기판에 제1도전형의 웰을 형성하는 제1공정 : 상기 웰의 중심부에 제2도전형의 불순물을 주입하여 베이스 불순물층을 형성하는 제2공정 : 상기 웰 가장자리부를 따라 제1도전형의 불순물을 주입함으로써 상기 베이스 불순물층과는 일정한 간격을 유지하며 이를 둘러싸는 도너츠 모양의 고농도 콜렉터 불순물층을 형성하는 제3공정 : 및 상기 베이스 불순물층에 부분적으로 제1도전형의 불순물을 도우프하여 에미터 불순물층을 형성하는 제4공정을 포함하는 것을 특징으로 하는 바이폴라 트랜지스터 제조방법.
  18. 제17항에 있어서, 상기 웰은 인 이온을 약 100keV의 에너지, 약 3.0×1013이온/cm2의도우즈로 상기 반도체기판에 부분적으로 주입하는 공정 및 질소 분위기, 약 1,150℃의 온도에서 12시간 정도 열처리하는 공정에 의해 형성되는 것을 특징으로 하는 트랜지스터 제조방법.
  19. 제17항에 있어서, 상기 베이스 불순물층은 보론 이온을 약 30keV의 에너지, 약 3.0×1013이온/cm2의 도우즈로 주입하여 형성되는 것을 특징으로 하는 트랜지스터 제조방법.
  20. 제17항에 있어서, 상기 고농도 콜렉터 불순물층은 인 이온을 약 100keV의 에너지, 약 5.0×1015이온/cm2의 도우즈로 주입하여 형성되는 것을 특징으로 하는 바이폴라 트랜지스터 제조방법.
  21. 제17항에 있어서, 상기 제4공정은, 반도체기판 상에 절연층을 형성하는 공정, 상기 절연층을 부분적으로 식각함으로써 에미터 불순물층이 형성될 영역을 표면으로 노출시키는 접촉창을 형성하는 공정, 결과물 상에 다결정실리콘을 증착하는 공정, 상기 다결정실리콘에 불순물이온을 주입하는 공정, 결과물 상에 실리사이드를 증착하는 공정 및 상기 다결정실리콘과 실리사이드를 패터닝하는 공정을 포함하는 것을 특징으로 하는 바이폴라 트랜지스터 제조방법.
  22. 제21항에 있어서, 불순물이온을 주입하는 상기공정은, 아세닉이온을 약 100keV의 에너지, 약 7.0×1015이온/cm2의 도우즈로 주입하는 공정으로 진행되는 것을 특징으로 하는 바이폴라 트랜지스터 제조방법.
  23. 제21항에 있어서, 접촉창을 형성하는 상기공정 시, 상기 고농도 콜렉터 불순물층이 부분적으로 노출되는 접촉창도 함께 형성하고, 다결정실리콘과 실리사이드를 패터닝하는 상기공정에 의해, 상기 에미터 불순물층과 접속하는 패드층 및 상기 고농도 콜렉터 불순물층과 접속하는 제1도전층을 동시에 형성하는 것을 더 포함하는 것을 특징으로 하는 바이폴라 트랜지스터 제조방법.
  24. 제23항에 있어서, 패드층 및 제1도전층을 형성하는 상기공정이후에, 결과물 상에 제2 절연층을 형성하는 공정, 상기 제2 및 제1 절연층을 부분적으로 식각하여 상기 베이스 불순물층, 패드층 및 제1도전청을 부분적으로 노출시키는 접촉창을 형성하는 공정, 결과물 상에 제2도전물질을 증착하는 공정 및 상기 제2도전물질을 패터닝함으로써 상기 베이스 불순물층과 접속하는 베이스 전극, 패드와 접속하는 에미터전극 및 상기 제1도전층과 접속하는 콜렉터 전극을 형성하는 공정을 더 포함하는 것을 특징으로 하는 바이폴라 트랜지스터 제조방법.
  25. 제23항에 있어서, 고농도 콜렉터 불순물층을 부분적으로 노출시키는 상기 접촉창은 하나 이상인 것을 특징으로 하는 바이폴라 트랜지스터 제조방법.
  26. 제23항에 있어서, 상기 제1도전층은 상기 고농도 콜렉터 불순물층과 병행하도록 패터닝되어 도너츠 모양으로 형성되는 것을 특징으로 하는 바이폴라 트랜지스터 제조방법.
  27. 제24항에 있어서, 상기 제1도전물질은 다결정실리콘 및 다결정실리콘과 실리사이드를 적층한 폴리사이드 중 어느 하나이고, 상기 제2도전물질층은 금속물질인 것을 특징으로 하는 바이폴라 트랜지스터 제조방법.
  28. 제23항에 있어서, 패드층 및 제1도전층을 형성하는 상기공정 이후에, 결과물 상에 제2 절연층을 형성하는 공정, 상기 제2 및 제1 절연층을 부분적으로 식각하여 상기 베이스 불순물층, 패드층 및 고농도 콜렉터 불순물층을 부분적으로 노출시키는 접촉창을 형성하는 공정, 결과물 상에 제3도전물질을 증착하는 공정 및 상기 제3도전물질을 패터닝함으로써 상기 베이스 불순물층과 접속하는 베이스 전극, 패드와 접속하는 에미터 전극 및 상기 고농도 콜렉터 불순물층과 접속하는 콜렉터 전극을 형성하는 공정을 더 포함하는 것을 특징으로 하는 바이폴라 트랜지스터 제조방법.
  29. 제28항에 있어서, 상기 제1도전층은 상기 고농도 콜렉터 불순물층과 부분적으로 병행하여 배치되도록 형성되는 것을 특징으로 하는 바이폴라 트랜지스터 제조방법.
  30. 제28항에 있어서, 상기 제1도전층과 콜렉터 전극은 서로 연결되도록 형성되는 것을 특징으로 하는 바이폴라 트랜지스터 제조방법.
  31. 제30항에 있어서, 상기 제1도전층과 콜렉터 전극은 상기 콜렉터 전극보다 상부에 형성된 도전층에 의해 서로 연결되는 것을 특징으로 하는 바이폴라 트랜지스터 제조방법.
  32. 제28항에 있어서, 상기 제1도전물질은 다결정실리콘 및 다결정실리콘과 실리사이드를 적층한 폴리사이드 중 어느 하나이고, 상기 제2도전물질은 금속물질인 것을 특징으로 하는 바이폴라 트랜지스터 제조방법.
  33. 제23항에 있어서, 패드층 및 제1도전층을 형성하는 상기공정이후에, 결과물 상에 제2 절연층을 형성하는 공정, 상기 제2 및 제1 절연층을 부분적으로 식각하여 상기 베이스 불순물층, 패드층, 제1도전층 및 고농도 콜렉터 불순물층을 부분적으로 노출시키는 접속창을 형성하는 공정, 결과물 상에 제3도전물질을 증착하는 공정 및 상기 제3도전물질을 패터닝함으로써 상기 베이스 불순물층과 접속하는 베이스 전극, 패드층과 접속하는 에미터 전극 및 상기 제1도전층과 고농도 콜렉터 불순물층과 접속하는 콜렉터 전극을 형성하는 공정을 더 포함하는 것을 특징으로 하는 바이폴라 트랜지스터 제조방법.
  34. 제33항에 있어서, 상기 제1도전층은 상기 고농도 콜렉터 불순물층과 부분적으로 병행하여 배치되도록 형성되는 것을 특징으로 하는 바이폴라 트랜지스터 제조방법.
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