JP3273681B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP3273681B2 JP3273681B2 JP31676993A JP31676993A JP3273681B2 JP 3273681 B2 JP3273681 B2 JP 3273681B2 JP 31676993 A JP31676993 A JP 31676993A JP 31676993 A JP31676993 A JP 31676993A JP 3273681 B2 JP3273681 B2 JP 3273681B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- region
- semiconductor device
- polycrystalline silicon
- electrode layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置およびそ
の製造方法に関し、より特定的には、電界効果トランジ
スタとバイポーラトランジスタとを有する半導体装置お
よびその製造方法に関するものである。
の製造方法に関し、より特定的には、電界効果トランジ
スタとバイポーラトランジスタとを有する半導体装置お
よびその製造方法に関するものである。
【０００２】
【従来の技術】従来、バイポーラ素子の高速特性と、Ｃ
ＭＯＳ素子の高集積特性および低消費電力特性とを兼ね
備えた素子として、ＢｉＣＭＯＳ素子が知られている。
ＭＯＳ素子の高集積特性および低消費電力特性とを兼ね
備えた素子として、ＢｉＣＭＯＳ素子が知られている。
【０００３】図３５は、従来のＢｉＣＭＯＳ素子を有す
る半導体装置を示した断面図である。図３５を参照し
て、従来のＢｉＣＭＯＳ素子を有する半導体装置では、
ｐ- 型半導体基板１０１上に、ＰチャネルＭＯＳトラン
ジスタと、ＮチャネルＭＯＳトランジスタと、ＮＰＮバ
イポーラトランジスタとが隣接して形成されている。
る半導体装置を示した断面図である。図３５を参照し
て、従来のＢｉＣＭＯＳ素子を有する半導体装置では、
ｐ- 型半導体基板１０１上に、ＰチャネルＭＯＳトラン
ジスタと、ＮチャネルＭＯＳトランジスタと、ＮＰＮバ
イポーラトランジスタとが隣接して形成されている。
【０００４】ＰチャネルＭＯＳトランジスタ領域では、
ｐ型半導体基板１０１上にｎ+ 埋込層１０２ａが形成さ
れている。ｎ+ 埋込層１０２ａ上にはｎ- 層１０３ｂが
形成されている。ｎ- 層１０３ｂの主表面上にはチャネ
ル領域を挟むように所定の間隔を隔ててｐ型のソース／
ドレイン領域１２０ａおよび１２０ｂが形成されてい
る。チャネル領域上にはゲート酸化膜１１０を介して多
結晶シリコン層１１１が形成されている。多結晶シリコ
ン層１１１上にはタングステンシリサイド層１１２が形
成されている。多結晶シリコン層１１１およびタングス
テンシリサイド層１１２によってゲート電極が構成され
ている。多結晶シリコン層１１１およびタングステンシ
リサイド層１１２の両側面部分にはサイドウォール絶縁
膜１１３が形成されている。ソース／ドレイン領域１２
０ａ，１２０ｂと、多結晶シリコン層１１１およびタン
グステンシリサイド層１１２とによって、ＰチャネルＭ
ＯＳトランジスタが形成されている。
ｐ型半導体基板１０１上にｎ+ 埋込層１０２ａが形成さ
れている。ｎ+ 埋込層１０２ａ上にはｎ- 層１０３ｂが
形成されている。ｎ- 層１０３ｂの主表面上にはチャネ
ル領域を挟むように所定の間隔を隔ててｐ型のソース／
ドレイン領域１２０ａおよび１２０ｂが形成されてい
る。チャネル領域上にはゲート酸化膜１１０を介して多
結晶シリコン層１１１が形成されている。多結晶シリコ
ン層１１１上にはタングステンシリサイド層１１２が形
成されている。多結晶シリコン層１１１およびタングス
テンシリサイド層１１２によってゲート電極が構成され
ている。多結晶シリコン層１１１およびタングステンシ
リサイド層１１２の両側面部分にはサイドウォール絶縁
膜１１３が形成されている。ソース／ドレイン領域１２
０ａ，１２０ｂと、多結晶シリコン層１１１およびタン
グステンシリサイド層１１２とによって、ＰチャネルＭ
ＯＳトランジスタが形成されている。
【０００５】ＮチャネルＭＯＳトランジスタ領域では、
ｐ型半導体基板１０１上にｐ+ 層１０２ｂが形成されて
いる。ｐ+ 層１０２ｂ上にはｐ- 層１０４が形成されて
いる。ｐ- 層１０４の主表面上にはチャネル領域を挟む
ように所定の間隔を隔てて高濃度ソース／ドレイン領域
１０８ａおよび１０８ｂが形成されている。高濃度ソー
ス／ドレイン領域１０８ａおよび１０８ｂのチャネル領
域側には、それぞれ低濃度ソース／ドレイン領域１０９
ａおよび１０９ｂが形成されている。この高濃度ソース
／ドレイン領域１０８ａ，１０８ｂと、低濃度ソース／
ドレイン領域１０９ａ，１０９ｂとによって、ＬＤＤ
（Lightly Doped Drain)構造のソース／ドレイン領域が
構成される。
ｐ型半導体基板１０１上にｐ+ 層１０２ｂが形成されて
いる。ｐ+ 層１０２ｂ上にはｐ- 層１０４が形成されて
いる。ｐ- 層１０４の主表面上にはチャネル領域を挟む
ように所定の間隔を隔てて高濃度ソース／ドレイン領域
１０８ａおよび１０８ｂが形成されている。高濃度ソー
ス／ドレイン領域１０８ａおよび１０８ｂのチャネル領
域側には、それぞれ低濃度ソース／ドレイン領域１０９
ａおよび１０９ｂが形成されている。この高濃度ソース
／ドレイン領域１０８ａ，１０８ｂと、低濃度ソース／
ドレイン領域１０９ａ，１０９ｂとによって、ＬＤＤ
（Lightly Doped Drain)構造のソース／ドレイン領域が
構成される。
【０００６】ＮＰＮバイポーラトランジスタ領域では、
ｐ型半導体基板１０１上にｎ+ 埋込層１０２ａが形成さ
れている。ｎ+ 埋込層１０２ａ上にはｎ- コレクタ層１
０３ａが形成されている。ｎ- コレクタ層１０３ａに連
続するようにｎ+ コレクタ取出層１０５が形成されてい
る。ｎ- コレクタ層１０３ａの主表面上には所定の間隔
を隔てて外部ベース層１１４ａおよび１１４ｂが形成さ
れている。外部ベース層１１４ａと１１４ｂとによって
挟まれるように真性ベース層１１５が形成されている。
真性ベース層１１５の主表面上にはエミッタ層１１６が
形成されている。外部ベース層１１４ａおよび１１４ｂ
に電気的に接触するようにベース引出し電極層１１７が
形成されている。ベース引出し電極層１１７上には絶縁
膜１１８が形成されている。ベース引出し電極層１１７
および絶縁膜１１８の両側面部分にはサイドウォール絶
縁膜１１３が形成されている。エミッタ層１１６に電気
的に接続するようにエミッタ電極層１１９が形成されて
いる。
ｐ型半導体基板１０１上にｎ+ 埋込層１０２ａが形成さ
れている。ｎ+ 埋込層１０２ａ上にはｎ- コレクタ層１
０３ａが形成されている。ｎ- コレクタ層１０３ａに連
続するようにｎ+ コレクタ取出層１０５が形成されてい
る。ｎ- コレクタ層１０３ａの主表面上には所定の間隔
を隔てて外部ベース層１１４ａおよび１１４ｂが形成さ
れている。外部ベース層１１４ａと１１４ｂとによって
挟まれるように真性ベース層１１５が形成されている。
真性ベース層１１５の主表面上にはエミッタ層１１６が
形成されている。外部ベース層１１４ａおよび１１４ｂ
に電気的に接触するようにベース引出し電極層１１７が
形成されている。ベース引出し電極層１１７上には絶縁
膜１１８が形成されている。ベース引出し電極層１１７
および絶縁膜１１８の両側面部分にはサイドウォール絶
縁膜１１３が形成されている。エミッタ層１１６に電気
的に接続するようにエミッタ電極層１１９が形成されて
いる。
【０００７】ＮＰＮバイポーラトランジスタ領域とＮチ
ャネルＭＯＳトランジスタとの境界領域には、素子分離
絶縁膜１０７が形成されている。素子分離絶縁膜１０７
下には分離層１０６が形成されている。また、Ｎチャネ
ルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタ
との境界領域には、素子分離絶縁膜１０７が形成されて
いる。ＮＰＮバイポーラトランジスタ領域の外部ベース
層１１４ａとｎ+ コレクタ取出層１０５との間には素子
分離絶縁膜１０７が形成されている。
ャネルＭＯＳトランジスタとの境界領域には、素子分離
絶縁膜１０７が形成されている。素子分離絶縁膜１０７
下には分離層１０６が形成されている。また、Ｎチャネ
ルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタ
との境界領域には、素子分離絶縁膜１０７が形成されて
いる。ＮＰＮバイポーラトランジスタ領域の外部ベース
層１１４ａとｎ+ コレクタ取出層１０５との間には素子
分離絶縁膜１０７が形成されている。
【０００８】図３６〜図４５は、図３５に示した従来の
ＢｉＣＭＯＳ素子を有する半導体装置の製造プロセスを
説明するための断面図である。図３６〜図４５を参照し
て、次に従来の半導体装置の製造プロセスについて説明
する。
ＢｉＣＭＯＳ素子を有する半導体装置の製造プロセスを
説明するための断面図である。図３６〜図４５を参照し
て、次に従来の半導体装置の製造プロセスについて説明
する。
【０００９】まず、ｐ型半導体基板１０１（図３５参
照）上にｎ+ 埋込層１０２ａおよびｐ + 埋込層１０２ｂ
を形成する。そして、ＮＰＮバイポーラトランジスタ領
域のｎ + 埋込層１０２ａ上にｎ- コレクタ層１０３ａを
形成する。それと同時に、ＰチャネルＭＯＳトランジス
タのｎ+ 埋込層１０２ａ上にｎ- 層１０３ｂを形成す
る。ｐ+ 埋込層１０２ｂ上にはｐ- 層１０４を形成す
る。この後、図３６に示すように、ＮＰＮバイポーラト
ランジスタとＮチャネルＭＯＳトランジスタとの境界領
域に分離層１０６を形成する。また、ＰチャネルＭＯＳ
トランジスタとＮチャネルＭＯＳトランジスタとの境界
領域と、ＮチャネルＭＯＳトランジスタとＮＰＮバイポ
ーラトランジスタとの境界領域と、ＮＰＮバイポーラト
ランジスタ領域のｎ- 層１０３ａ上の所定領域とに、Ｌ
ＯＣＯＳ(LOCal Oxidation of Silicon)法を用いて素子
分離絶縁膜１０７を形成する。全面にゲート酸化膜１１
０を形成した後、ＮＰＮバイポーラトランジスタ領域の
ゲート酸化膜（図示せず）を除去する。
照）上にｎ+ 埋込層１０２ａおよびｐ + 埋込層１０２ｂ
を形成する。そして、ＮＰＮバイポーラトランジスタ領
域のｎ + 埋込層１０２ａ上にｎ- コレクタ層１０３ａを
形成する。それと同時に、ＰチャネルＭＯＳトランジス
タのｎ+ 埋込層１０２ａ上にｎ- 層１０３ｂを形成す
る。ｐ+ 埋込層１０２ｂ上にはｐ- 層１０４を形成す
る。この後、図３６に示すように、ＮＰＮバイポーラト
ランジスタとＮチャネルＭＯＳトランジスタとの境界領
域に分離層１０６を形成する。また、ＰチャネルＭＯＳ
トランジスタとＮチャネルＭＯＳトランジスタとの境界
領域と、ＮチャネルＭＯＳトランジスタとＮＰＮバイポ
ーラトランジスタとの境界領域と、ＮＰＮバイポーラト
ランジスタ領域のｎ- 層１０３ａ上の所定領域とに、Ｌ
ＯＣＯＳ(LOCal Oxidation of Silicon)法を用いて素子
分離絶縁膜１０７を形成する。全面にゲート酸化膜１１
０を形成した後、ＮＰＮバイポーラトランジスタ領域の
ゲート酸化膜（図示せず）を除去する。
【００１０】その後、ＣＶＤ法を用いて全面にｐ型の不
純物がドープされたｐ型多結晶シリコン層１１７を２０
００Å程度の厚みで形成する。ｐ型多結晶シリコン層１
１７上にＣＶＤ法を用いて３０００Å程度の厚みを有す
る絶縁膜１１８を形成する。絶縁膜１１８上の所定領域
にレジスト１３０を形成する。レジスト１３０をマスク
として絶縁膜１１８およびｐ型多結晶シリコン膜１１７
を異方性エッチングする。これにより、図３７に示され
るような、ｐ型多結晶シリコン膜からなるベース引出し
電極層１１７と絶縁膜１１８とが形成される。その後、
レジスト１３０を除去する。熱処理を施すことによっ
て、ベース引出し電極層（ｐ型多結晶シリコン層）１１
７からｎ- コレクタ層１０３ａに向かってｐ型の不純物
を熱拡散させる。これにより、外部ベース層１１４ａお
よび１１４ｂが形成される。
純物がドープされたｐ型多結晶シリコン層１１７を２０
００Å程度の厚みで形成する。ｐ型多結晶シリコン層１
１７上にＣＶＤ法を用いて３０００Å程度の厚みを有す
る絶縁膜１１８を形成する。絶縁膜１１８上の所定領域
にレジスト１３０を形成する。レジスト１３０をマスク
として絶縁膜１１８およびｐ型多結晶シリコン膜１１７
を異方性エッチングする。これにより、図３７に示され
るような、ｐ型多結晶シリコン膜からなるベース引出し
電極層１１７と絶縁膜１１８とが形成される。その後、
レジスト１３０を除去する。熱処理を施すことによっ
て、ベース引出し電極層（ｐ型多結晶シリコン層）１１
７からｎ- コレクタ層１０３ａに向かってｐ型の不純物
を熱拡散させる。これにより、外部ベース層１１４ａお
よび１１４ｂが形成される。
【００１１】次に、図３８に示すように、ＮＰＮバイポ
ーラトランジスタ領域に２００Å程度の厚みを有する薄
い酸化膜１３２を形成する。その後、ＣＶＤ法を用いて
全面に２００Å程度の厚みを有するＮ型多結晶シリコン
層１１１を形成する。Ｎ型多結晶シリコン層１１１上に
２００Å程度の厚みを有するタングステンシリサイド層
１１２を形成する。タングステンシリサイド層１１２上
の所定領域にレジスト１３１を形成する。レジスト１３
１をマスクとしてタングステンシリサイド層１１２およ
びＮ型多結晶シリコン層１１１を異方性エッチングす
る。これにより、図３９に示されるようなパターニング
されたＮ型多結晶シリコン層１１２およびタングステン
シリサイド層１１３が形成される。このＮ型多結晶シリ
コン層１１２とタングステンシリサイド層１１３とによ
ってゲート電極が構成される。この後、レジスト１３１
を除去する。
ーラトランジスタ領域に２００Å程度の厚みを有する薄
い酸化膜１３２を形成する。その後、ＣＶＤ法を用いて
全面に２００Å程度の厚みを有するＮ型多結晶シリコン
層１１１を形成する。Ｎ型多結晶シリコン層１１１上に
２００Å程度の厚みを有するタングステンシリサイド層
１１２を形成する。タングステンシリサイド層１１２上
の所定領域にレジスト１３１を形成する。レジスト１３
１をマスクとしてタングステンシリサイド層１１２およ
びＮ型多結晶シリコン層１１１を異方性エッチングす
る。これにより、図３９に示されるようなパターニング
されたＮ型多結晶シリコン層１１２およびタングステン
シリサイド層１１３が形成される。このＮ型多結晶シリ
コン層１１２とタングステンシリサイド層１１３とによ
ってゲート電極が構成される。この後、レジスト１３１
を除去する。
【００１２】次に、図４０に示すように、ＮＰＮバイポ
ーラトランジスタ領域以外の部分を覆うようにレジスト
１３３を形成する。レジスト１３３をマスクとしてＮＰ
Ｎトランジスタの真性ベース層となる領域にｐ型の不純
物をイオン注入する。この後、レジスト１３３を除去す
る。
ーラトランジスタ領域以外の部分を覆うようにレジスト
１３３を形成する。レジスト１３３をマスクとしてＮＰ
Ｎトランジスタの真性ベース層となる領域にｐ型の不純
物をイオン注入する。この後、レジスト１３３を除去す
る。
【００１３】次に、図４１に示すように、ＮチャネルＭ
ＯＳトランジスタ領域以外の領域を覆うようにレジスト
１３４を形成する。レジスト１３４をマスクとしてＮチ
ャネルＭＯＳトランジスタ領域にｎ型の不純物をイオン
注入する。この後、レジスト１３４を除去する。
ＯＳトランジスタ領域以外の領域を覆うようにレジスト
１３４を形成する。レジスト１３４をマスクとしてＮチ
ャネルＭＯＳトランジスタ領域にｎ型の不純物をイオン
注入する。この後、レジスト１３４を除去する。
【００１４】次に、全面に絶縁膜を形成した後エッチバ
ックすることによって、図４２に示されるような、サイ
ドウォール絶縁膜１１３が形成される。
ックすることによって、図４２に示されるような、サイ
ドウォール絶縁膜１１３が形成される。
【００１５】次に、図４３に示すように、ＮチャネルＭ
ＯＳトランジスタ領域以外の領域を覆うようにレジスト
１３５を形成する。レジスト１３５をマスクとしてＮチ
ャネルＭＯＳトランジスタ領域にｎ型の不純物を高濃度
でイオン注入する。この後、レジスト１３５を除去す
る。
ＯＳトランジスタ領域以外の領域を覆うようにレジスト
１３５を形成する。レジスト１３５をマスクとしてＮチ
ャネルＭＯＳトランジスタ領域にｎ型の不純物を高濃度
でイオン注入する。この後、レジスト１３５を除去す
る。
【００１６】次に、図４４に示すように、ＰチャネルＭ
ＯＳトランジスタ領域以外の領域を覆うようにレジスト
１３６を形成する。レジスト１３６をマスクとして、Ｐ
チャネルＭＯＳトランジスタ領域にｐ型の不純物をイオ
ン注入する。この後、レジスト１３６を除去する。そし
て、熱処理を施すことによって、イオン注入した不純物
を電気的に活性化する。これにより、図４５に示される
ような、真性ベース層１１５、高濃度ソース／ドレイン
領域１０８ａ，１０８ｂ、低濃度ソース／ドレイン領域
１０９ａ，１０９ｂ、およびソース／ドレイン領域１２
０ａ，１２０ｂが形成される。
ＯＳトランジスタ領域以外の領域を覆うようにレジスト
１３６を形成する。レジスト１３６をマスクとして、Ｐ
チャネルＭＯＳトランジスタ領域にｐ型の不純物をイオ
ン注入する。この後、レジスト１３６を除去する。そし
て、熱処理を施すことによって、イオン注入した不純物
を電気的に活性化する。これにより、図４５に示される
ような、真性ベース層１１５、高濃度ソース／ドレイン
領域１０８ａ，１０８ｂ、低濃度ソース／ドレイン領域
１０９ａ，１０９ｂ、およびソース／ドレイン領域１２
０ａ，１２０ｂが形成される。
【００１７】最後に、図３５に示したように、Ｎ型の不
純物を含むＮ型多結晶シリコンからなるエミッタ電極１
１９を形成する。そして、熱処理を施すことによってエ
ミッタ電極１１９からｎ型の不純物を真性ベース層１１
５に向かって拡散させる。これにより、エミッタ層１１
６が形成される。このようにして、従来のＢｉＣＭＯＳ
素子を有する半導体装置が形成されていた。
純物を含むＮ型多結晶シリコンからなるエミッタ電極１
１９を形成する。そして、熱処理を施すことによってエ
ミッタ電極１１９からｎ型の不純物を真性ベース層１１
５に向かって拡散させる。これにより、エミッタ層１１
６が形成される。このようにして、従来のＢｉＣＭＯＳ
素子を有する半導体装置が形成されていた。
【００１８】
【発明が解決しようとする課題】上記した従来の半導体
装置の製造方法では、絶縁膜１１８およびＰ型多結晶シ
リコン層１１７を異方性エッチングする際に（図３６参
照）、ゲート酸化膜１１０がそのエッチングによるダメ
ージを受けるという不都合が生じてきた。このため、Ｎ
チャネルＭＯＳトランジスタおよびＰチャネルＭＯＳト
ランジスタを形成した場合に、ゲート電極からゲート酸
化膜１１０を介してチャネル領域にリーク電流が流れや
すいという不都合が生じていた。その結果、Ｎチャネル
ＭＯＳトランジスタとＰチャネルＭＯＳトランジスタの
電気特性が悪化するという問題点があった。
装置の製造方法では、絶縁膜１１８およびＰ型多結晶シ
リコン層１１７を異方性エッチングする際に（図３６参
照）、ゲート酸化膜１１０がそのエッチングによるダメ
ージを受けるという不都合が生じてきた。このため、Ｎ
チャネルＭＯＳトランジスタおよびＰチャネルＭＯＳト
ランジスタを形成した場合に、ゲート電極からゲート酸
化膜１１０を介してチャネル領域にリーク電流が流れや
すいという不都合が生じていた。その結果、Ｎチャネル
ＭＯＳトランジスタとＰチャネルＭＯＳトランジスタの
電気特性が悪化するという問題点があった。
【００１９】また、従来の半導体装置の製造方法では、
図３７に示した工程において熱処理を施すことによって
外部ベース層１１４ａおよび１１４ｂを形成し、その
後、図４５に示した工程において再び熱処理を施すこと
によって真性ベース層１１５、高濃度ソース／ドレイン
領域１０８ａ，１０８ｂ、低濃度ソース／ドレイン領域
１０９ａ，１０９ｂ、ソース／ドレイン領域１２０ａ，
１２０ｂを形成していた。ここで、図４５に示した真性
ベース層１１５などを形成するための熱処理は、外部ベ
ース層１１４ａおよび１１４ｂにも加わる。このため、
外部ベース層１１４ａおよび１１４ｂがさらに拡散して
その接合深さが深くなってしまうという不都合が生じて
いた。このように外部ベース層１１４ａおよび１１４ｂ
の深さが深くなると、外部ベース−コレクタ接合面積が
増加し、その結果、外部ベース−コレクタ接合容量が増
加する。また、外部ベース層１１４ａおよび１１４ｂの
深さが深くなると、外部ベース層１１４ａおよび１１４
ｂ（図３５参照）とｎ+ 埋込層１０２ａとの間隔が狭く
なり、外部ベース−ｎ+ 埋込層間の容量が大きくなって
しまうという不都合が生じる。上記のように、外部ベー
ス−コレクタ接合容量と外部ベース−ｎ+ 埋込層間の容
量とが増加すると、寄生容量が増大してしまうという問
題点があった。寄生容量が増大するとＮＰＮバイポーラ
トランジスタの動作速度が低下してしまうという問題点
があった。
図３７に示した工程において熱処理を施すことによって
外部ベース層１１４ａおよび１１４ｂを形成し、その
後、図４５に示した工程において再び熱処理を施すこと
によって真性ベース層１１５、高濃度ソース／ドレイン
領域１０８ａ，１０８ｂ、低濃度ソース／ドレイン領域
１０９ａ，１０９ｂ、ソース／ドレイン領域１２０ａ，
１２０ｂを形成していた。ここで、図４５に示した真性
ベース層１１５などを形成するための熱処理は、外部ベ
ース層１１４ａおよび１１４ｂにも加わる。このため、
外部ベース層１１４ａおよび１１４ｂがさらに拡散して
その接合深さが深くなってしまうという不都合が生じて
いた。このように外部ベース層１１４ａおよび１１４ｂ
の深さが深くなると、外部ベース−コレクタ接合面積が
増加し、その結果、外部ベース−コレクタ接合容量が増
加する。また、外部ベース層１１４ａおよび１１４ｂの
深さが深くなると、外部ベース層１１４ａおよび１１４
ｂ（図３５参照）とｎ+ 埋込層１０２ａとの間隔が狭く
なり、外部ベース−ｎ+ 埋込層間の容量が大きくなって
しまうという不都合が生じる。上記のように、外部ベー
ス−コレクタ接合容量と外部ベース−ｎ+ 埋込層間の容
量とが増加すると、寄生容量が増大してしまうという問
題点があった。寄生容量が増大するとＮＰＮバイポーラ
トランジスタの動作速度が低下してしまうという問題点
があった。
【００２０】本発明は、上記のような課題を解決するた
めになされたものである。
めになされたものである。
【００２１】
【００２２】本発明の目的は、半導体装置の製造方法に
おいて、バイポーラトランジスタ部の寄生容量の小さい
半導体装置を容易に製造することである。
おいて、バイポーラトランジスタ部の寄生容量の小さい
半導体装置を容易に製造することである。
【００２３】本発明のもう１つの目的は、半導体装置の
製造方法において、電界効果トランジスタ部のゲート電
極からのリーク電流を低減することが可能な半導体装置
を容易に製造することである。
製造方法において、電界効果トランジスタ部のゲート電
極からのリーク電流を低減することが可能な半導体装置
を容易に製造することである。
【００２４】
【００２５】
【００２６】
【課題を解決するための手段】本発明に基づく半導体装
置の製造方法は、バイポーラトランジスタのベース領域
を覆う半導体層を形成する。この後に、電界効果トラン
ジスタが形成される領域上にゲート絶縁層を介してゲー
ト電極層を形成する。ゲート電極層をマスクとして、電
界効果トランジスタの低濃度ソース／ドレイン領域とな
る領域に不純物をイオン注入する。ゲート電極層の側表
面上にサイドウォール絶縁膜を形成する。ゲート電極層
およびサイドウォール絶縁膜をマスクとして、電界効果
トランジスタの高濃度ソース／ドレイン領域となる領域
および半導体層に不純物をイオン注入する。ゲート電極
層の形成後にバイポーラトランジスタの外部ベースとな
る領域表面上の半導体層を残して、真性ベースとなる領
域表面上の半導体層を除去することによって、外部ベー
ス電極層を形成する。外部ベース電極層に不純物を導入
する。バイポーラトランジスタの真性ベース層となる領
域に不純物をイオン注入する。熱処理を施すことによっ
て、ソース／ドレイン領域となる領域にイオン注入され
た不純物および真性ベース層となる領域にイオン注入さ
れた不純物を電気的に活性化するとともに外部ベース電
極層に導入された不純物を外部ベース層となる領域に向
かって拡散させる。この半導体装置の製造方法において
さらに好ましくは、ゲート電極層は、下から順に、不純
物を含まない多結晶シリコン膜からなる第１の層と、不
純物を含む多結晶シリコン膜からなる第２の層とを備え
ている。
置の製造方法は、バイポーラトランジスタのベース領域
を覆う半導体層を形成する。この後に、電界効果トラン
ジスタが形成される領域上にゲート絶縁層を介してゲー
ト電極層を形成する。ゲート電極層をマスクとして、電
界効果トランジスタの低濃度ソース／ドレイン領域とな
る領域に不純物をイオン注入する。ゲート電極層の側表
面上にサイドウォール絶縁膜を形成する。ゲート電極層
およびサイドウォール絶縁膜をマスクとして、電界効果
トランジスタの高濃度ソース／ドレイン領域となる領域
および半導体層に不純物をイオン注入する。ゲート電極
層の形成後にバイポーラトランジスタの外部ベースとな
る領域表面上の半導体層を残して、真性ベースとなる領
域表面上の半導体層を除去することによって、外部ベー
ス電極層を形成する。外部ベース電極層に不純物を導入
する。バイポーラトランジスタの真性ベース層となる領
域に不純物をイオン注入する。熱処理を施すことによっ
て、ソース／ドレイン領域となる領域にイオン注入され
た不純物および真性ベース層となる領域にイオン注入さ
れた不純物を電気的に活性化するとともに外部ベース電
極層に導入された不純物を外部ベース層となる領域に向
かって拡散させる。この半導体装置の製造方法において
さらに好ましくは、ゲート電極層は、下から順に、不純
物を含まない多結晶シリコン膜からなる第１の層と、不
純物を含む多結晶シリコン膜からなる第２の層とを備え
ている。
【００２７】
【００２８】
【００２９】
【作用】本発明に基づく半導体装置の製造方法では、ゲ
ート電極層の形成後にバイポーラトランジスタの外部ベ
ース層が形成される領域上に外部ベース電極層が形成さ
れるので、外部ベース電極層のパターニング時にゲート
電極層下のゲート絶縁膜に損傷が加わることがない。こ
れにより、最終的に電界効果トランジスタを形成した場
合に、ゲート電極からゲート絶縁膜を通り抜けてチャネ
ル領域にリーク電流が流れるのが防止される。また、熱
処理を施すことによって、ソース／ドレイン領域となる
領域にイオン注入された不純物および真性ベース層とな
る領域にイオン注入された不純物が電気的に活性化され
ると同時に外部ベース電極層に導入された不純物が外部
ベース層となる領域に向かって拡散されるので、従来の
外部ベース層だけ先に形成していた場合と異なり外部ベ
ース層に２度の熱処理が加わることがない。これによ
り、外部ベース層の熱拡散が抑制され、接合深さの浅い
外部ベース層が容易に形成される。
ート電極層の形成後にバイポーラトランジスタの外部ベ
ース層が形成される領域上に外部ベース電極層が形成さ
れるので、外部ベース電極層のパターニング時にゲート
電極層下のゲート絶縁膜に損傷が加わることがない。こ
れにより、最終的に電界効果トランジスタを形成した場
合に、ゲート電極からゲート絶縁膜を通り抜けてチャネ
ル領域にリーク電流が流れるのが防止される。また、熱
処理を施すことによって、ソース／ドレイン領域となる
領域にイオン注入された不純物および真性ベース層とな
る領域にイオン注入された不純物が電気的に活性化され
ると同時に外部ベース電極層に導入された不純物が外部
ベース層となる領域に向かって拡散されるので、従来の
外部ベース層だけ先に形成していた場合と異なり外部ベ
ース層に２度の熱処理が加わることがない。これによ
り、外部ベース層の熱拡散が抑制され、接合深さの浅い
外部ベース層が容易に形成される。
【００３０】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。
する。
【００３１】図１は、本発明の第１実施例によるＢｉＣ
ＭＯＳ素子を含む半導体装置を示した断面図である。図
１を参照して、この第１実施例の半導体装置では、ＮＰ
ＮバイポーラトランジスタとＰチャネルＭＯＳトランジ
スタとＮチャネルＭＯＳトランジスタとが隣接して形成
されている。
ＭＯＳ素子を含む半導体装置を示した断面図である。図
１を参照して、この第１実施例の半導体装置では、ＮＰ
ＮバイポーラトランジスタとＰチャネルＭＯＳトランジ
スタとＮチャネルＭＯＳトランジスタとが隣接して形成
されている。
【００３２】ＮチャネルＭＯＳトランジスタ領域では、
ｐ型半導体基板１上にｐ- 層３が形成されている。ｐ-
層３の主表面上にはチャネル領域を挟むように所定の間
隔を隔てて高濃度ソース／ドレイン領域８ａおよび８ｂ
が形成されている。高濃度ソース／ドレイン領域８ａお
よび８ｂのチャネル領域側には、それぞれ低濃度ソース
／ドレイン領域９ａおよび９ｂが形成されている。チャ
ネル領域上には、８０〜２００Å程度の厚みを有するゲ
ート酸化膜１０を介して、１０００〜３０００Å程度の
厚みを有する多結晶シリコン膜からなるゲート電極１１
が形成されている。ゲート電極１１の両側面部分にはサ
イドウォール絶縁膜１２が形成されている。
ｐ型半導体基板１上にｐ- 層３が形成されている。ｐ-
層３の主表面上にはチャネル領域を挟むように所定の間
隔を隔てて高濃度ソース／ドレイン領域８ａおよび８ｂ
が形成されている。高濃度ソース／ドレイン領域８ａお
よび８ｂのチャネル領域側には、それぞれ低濃度ソース
／ドレイン領域９ａおよび９ｂが形成されている。チャ
ネル領域上には、８０〜２００Å程度の厚みを有するゲ
ート酸化膜１０を介して、１０００〜３０００Å程度の
厚みを有する多結晶シリコン膜からなるゲート電極１１
が形成されている。ゲート電極１１の両側面部分にはサ
イドウォール絶縁膜１２が形成されている。
【００３３】ＰチャネルＭＯＳトランジスタ領域では、
ｐ型半導体基板１上にｎ+ 埋込層２が形成されている。
ｎ+ 埋込層２上にはｎ- 層４ｂが形成されている。ｎ-
層４ｂの主表面上にはチャネル領域を挟むように所定の
間隔を隔ててｐ型のソース／ドレイン領域１３ａおよび
１３ｂが形成されている。チャネル領域上にはゲート酸
化膜１０を介してゲート電極１１が形成されている。ゲ
ート電極１１の両側面部分にはサイドウォール絶縁膜１
２が形成されている。
ｐ型半導体基板１上にｎ+ 埋込層２が形成されている。
ｎ+ 埋込層２上にはｎ- 層４ｂが形成されている。ｎ-
層４ｂの主表面上にはチャネル領域を挟むように所定の
間隔を隔ててｐ型のソース／ドレイン領域１３ａおよび
１３ｂが形成されている。チャネル領域上にはゲート酸
化膜１０を介してゲート電極１１が形成されている。ゲ
ート電極１１の両側面部分にはサイドウォール絶縁膜１
２が形成されている。
【００３４】ＮＰＮバイポーラトランジスタ領域では、
ｐ型半導体基板１上にｎ+ 埋込層２が形成されている。
ｎ+ 埋込層２上にはｎ- コレクタ層４ａが形成されてい
る。ｎ- コレクタ層４ａに隣接するようにｎ+ コレクタ
取出層５が形成されている。ｎ- コレクタ層４ａの主表
面上には、所定の間隔を隔てて外部ベース層１４ａおよ
び１４ｂが形成されている。外部ベース層１４ａと１４
ｂとによって挟まれるように真性ベース層１５が形成さ
れている。真性ベース層１５の主表面上にはエミッタ層
１６が形成されている。外部ベース層１４ａおよび１４
ｂの表面上には、１０００〜３０００Å程度の厚みを有
する多結晶シリコン膜からなるベース引出し電極層１７
が形成されている。ベース引出し電極層１７上には２０
００〜４０００Å程度の厚みを有する絶縁膜１８が形成
されている。ベース引出し電極層１７および絶縁膜１８
の側部表面上にはサイドウォール絶縁膜１９が形成され
ている。エミッタ層１６に電気的に接続するとともにサ
イドウォール絶縁膜１９の表面上に沿って延びるように
エミッタ電極層２０が形成されている。
ｐ型半導体基板１上にｎ+ 埋込層２が形成されている。
ｎ+ 埋込層２上にはｎ- コレクタ層４ａが形成されてい
る。ｎ- コレクタ層４ａに隣接するようにｎ+ コレクタ
取出層５が形成されている。ｎ- コレクタ層４ａの主表
面上には、所定の間隔を隔てて外部ベース層１４ａおよ
び１４ｂが形成されている。外部ベース層１４ａと１４
ｂとによって挟まれるように真性ベース層１５が形成さ
れている。真性ベース層１５の主表面上にはエミッタ層
１６が形成されている。外部ベース層１４ａおよび１４
ｂの表面上には、１０００〜３０００Å程度の厚みを有
する多結晶シリコン膜からなるベース引出し電極層１７
が形成されている。ベース引出し電極層１７上には２０
００〜４０００Å程度の厚みを有する絶縁膜１８が形成
されている。ベース引出し電極層１７および絶縁膜１８
の側部表面上にはサイドウォール絶縁膜１９が形成され
ている。エミッタ層１６に電気的に接続するとともにサ
イドウォール絶縁膜１９の表面上に沿って延びるように
エミッタ電極層２０が形成されている。
【００３５】また、ＮチャネルＭＯＳトランジスタとＰ
チャネルＭＯＳトランジスタとの境界領域と、Ｐチャネ
ルＭＯＳトランジスタとＮＰＮバイポーラトランジスタ
との境界領域と、ＮＰＮバイポーラトランジスタ領域の
ｎ- コレクタ層４ａとｎ+ コレクタ取出層５との境界領
域とには、それぞれ素子分離絶縁膜７が形成されてい
る。ＮＰＮバイポーラトランジスタとＰチャネルＭＯＳ
トランジスタとの境界領域に位置する素子分離絶縁膜７
下には素子分離溝６が形成されている。素子分離溝６の
表面に沿って絶縁膜６ａが形成されている。絶縁膜６ａ
によって囲まれた領域には、多結晶シリコン膜または絶
縁膜からなる充填材６ｂが埋込まれている。また、ゲー
ト電極１１、素子分離絶縁膜７を覆うように２０００〜
４０００Å程度の厚みを有する絶縁膜１８が形成されて
いる。絶縁膜１８を覆うように１００００Å程度の厚み
を有する層間絶縁膜２１が形成されている。
チャネルＭＯＳトランジスタとの境界領域と、Ｐチャネ
ルＭＯＳトランジスタとＮＰＮバイポーラトランジスタ
との境界領域と、ＮＰＮバイポーラトランジスタ領域の
ｎ- コレクタ層４ａとｎ+ コレクタ取出層５との境界領
域とには、それぞれ素子分離絶縁膜７が形成されてい
る。ＮＰＮバイポーラトランジスタとＰチャネルＭＯＳ
トランジスタとの境界領域に位置する素子分離絶縁膜７
下には素子分離溝６が形成されている。素子分離溝６の
表面に沿って絶縁膜６ａが形成されている。絶縁膜６ａ
によって囲まれた領域には、多結晶シリコン膜または絶
縁膜からなる充填材６ｂが埋込まれている。また、ゲー
ト電極１１、素子分離絶縁膜７を覆うように２０００〜
４０００Å程度の厚みを有する絶縁膜１８が形成されて
いる。絶縁膜１８を覆うように１００００Å程度の厚み
を有する層間絶縁膜２１が形成されている。
【００３６】層間絶縁膜２１の所定領域には複数のコン
タクトホールが形成されている。そのうちの１つのコン
タクトホールを介してエミッタ電極層２０に電気的に接
続するようにエミッタ配線層２２が形成されている。ま
た、別のコンタクトホールを介してベース引出し電極層
１７に電気的に接続するようにベース配線層２３が形成
されている。さらに、別のコンタクトホールを介してｎ
+ コレクタ取出層５に電気的に接続するようにコレクタ
配線層２４が形成されている。また、別のコンタクトホ
ールを介してソース／ドレイン領域１３ａおよび１３ｂ
にそれぞれ電気的に接続するようにソース／ドレイン配
線層２５および２６が形成されている。さらに、別のコ
ンタクトホールを介して高濃度ソース／ドレイン領域８
ａおよび８ｂにそれぞれ電気的に接続するようにソース
／ドレイン配線層２７および２８が形成されている。
タクトホールが形成されている。そのうちの１つのコン
タクトホールを介してエミッタ電極層２０に電気的に接
続するようにエミッタ配線層２２が形成されている。ま
た、別のコンタクトホールを介してベース引出し電極層
１７に電気的に接続するようにベース配線層２３が形成
されている。さらに、別のコンタクトホールを介してｎ
+ コレクタ取出層５に電気的に接続するようにコレクタ
配線層２４が形成されている。また、別のコンタクトホ
ールを介してソース／ドレイン領域１３ａおよび１３ｂ
にそれぞれ電気的に接続するようにソース／ドレイン配
線層２５および２６が形成されている。さらに、別のコ
ンタクトホールを介して高濃度ソース／ドレイン領域８
ａおよび８ｂにそれぞれ電気的に接続するようにソース
／ドレイン配線層２７および２８が形成されている。
【００３７】ここで、この第１実施例の半導体装置で
は、バイポーラトランジスタの外部ベース層１４ａ，１
４ｂおよび真性ベース層１５の接合深さが、Ｐチャネル
ＭＯＳトランジスタのソース／ドレイン領域１３ａおよ
び１３ｂの接合深さよりも浅くなるように形成されてい
る。これにより、図３５に示した従来の構造に比べて外
部ベース−コレクタ間の接合面積が小さくなり、その結
果、外部ベース−コレクタ間の接合容量が小さくなる。
それと同時に、外部ベース層１４ａ，１４ｂおよび真性
ベース層１５とｎ+ 埋込層２との間の間隔が大きくな
る。それにより、外部ベース層１４ａ，１４ｂおよび真
性ベース層１５とｎ+ 埋込層２との間に位置する空乏層
の幅が大きくなり、その結果、容量が小さくなる。上記
のように、外部ベース−コレクタ間の接合容量が小さく
なるとともに、外部ベース層１４ａ，１４ｂおよび真性
ベース層１５とｎ+ 埋込層２との間の容量が小さくなる
ので、バイポーラトランジスタ部の寄生容量を小さくす
ることができる。その結果、バイポーラトランジスタ部
の動作速度を従来に比べて向上することができる。
は、バイポーラトランジスタの外部ベース層１４ａ，１
４ｂおよび真性ベース層１５の接合深さが、Ｐチャネル
ＭＯＳトランジスタのソース／ドレイン領域１３ａおよ
び１３ｂの接合深さよりも浅くなるように形成されてい
る。これにより、図３５に示した従来の構造に比べて外
部ベース−コレクタ間の接合面積が小さくなり、その結
果、外部ベース−コレクタ間の接合容量が小さくなる。
それと同時に、外部ベース層１４ａ，１４ｂおよび真性
ベース層１５とｎ+ 埋込層２との間の間隔が大きくな
る。それにより、外部ベース層１４ａ，１４ｂおよび真
性ベース層１５とｎ+ 埋込層２との間に位置する空乏層
の幅が大きくなり、その結果、容量が小さくなる。上記
のように、外部ベース−コレクタ間の接合容量が小さく
なるとともに、外部ベース層１４ａ，１４ｂおよび真性
ベース層１５とｎ+ 埋込層２との間の容量が小さくなる
ので、バイポーラトランジスタ部の寄生容量を小さくす
ることができる。その結果、バイポーラトランジスタ部
の動作速度を従来に比べて向上することができる。
【００３８】また、ＰチャネルＭＯＳトランジスタのソ
ース／ドレイン領域１３ａおよび１３ｂの接合深さを真
性ベース層１５および外部ベース層１４ａ，１４ｂの接
合深さよりも深くすることによって、ＰチャネルＭＯＳ
トランジスタの駆動電流を増加させることができる。こ
の結果、ＰチャネルＭＯＳトランジスタの動作速度を向
上させることができる。
ース／ドレイン領域１３ａおよび１３ｂの接合深さを真
性ベース層１５および外部ベース層１４ａ，１４ｂの接
合深さよりも深くすることによって、ＰチャネルＭＯＳ
トランジスタの駆動電流を増加させることができる。こ
の結果、ＰチャネルＭＯＳトランジスタの動作速度を向
上させることができる。
【００３９】上記のように、第１実施例の半導体装置で
は、ＮＰＮバイポーラトランジスタの動作速度を向上さ
せることができるとともにＰチャネルＭＯＳトランジス
タの動作速度も向上させることができるので、ＢｉＣＭ
ＯＳ素子全体としての動作速度を著しく向上させること
ができる。
は、ＮＰＮバイポーラトランジスタの動作速度を向上さ
せることができるとともにＰチャネルＭＯＳトランジス
タの動作速度も向上させることができるので、ＢｉＣＭ
ＯＳ素子全体としての動作速度を著しく向上させること
ができる。
【００４０】図２〜図２１は、図１に示した第１実施例
のＢｉＣＭＯＳ素子を含む半導体装置の製造プロセスの
第１の具体例を説明するための断面図である。図２〜図
２１を参照して、次に第１実施例の半導体装置の製造プ
ロセスの第１の具体例について説明する。
のＢｉＣＭＯＳ素子を含む半導体装置の製造プロセスの
第１の具体例を説明するための断面図である。図２〜図
２１を参照して、次に第１実施例の半導体装置の製造プ
ロセスの第１の具体例について説明する。
【００４１】まず、図２に示すように、ｐ型半導体基板
１上のバイポーラトランジスタ形成領域およびＰチャネ
ルＭＯＳトランジスタ形成領域に、ｎ+ 埋込層２を形成
する。全面にｎ- 型エピタキシャル層（図示せず）を形
成した後、バイポーラトランジスタ形成領域とＰチャネ
ルＭＯＳトランジスタ形成領域との境界領域に素子分離
溝６を形成する。素子分離溝６の表面に沿って絶縁膜６
ａを形成する。絶縁膜６ａによって囲まれた領域に絶縁
膜または多結晶シリコン膜からなる充填材６ｂを埋込
む。ｎ- 型エピタキシャル層の表面上の所定領域にＬＯ
ＣＯＳ法を用いて素子分離絶縁膜７を形成する。バイポ
ーラトランジスタのコレクタ電極形成領域に、ｎ+ コレ
クタ取出層５を形成する。ＮチャネルＭＯＳトランジス
タ形成領域にｐ型の不純物をイオン注入することによっ
て、ｐ- 層３を形成する。
１上のバイポーラトランジスタ形成領域およびＰチャネ
ルＭＯＳトランジスタ形成領域に、ｎ+ 埋込層２を形成
する。全面にｎ- 型エピタキシャル層（図示せず）を形
成した後、バイポーラトランジスタ形成領域とＰチャネ
ルＭＯＳトランジスタ形成領域との境界領域に素子分離
溝６を形成する。素子分離溝６の表面に沿って絶縁膜６
ａを形成する。絶縁膜６ａによって囲まれた領域に絶縁
膜または多結晶シリコン膜からなる充填材６ｂを埋込
む。ｎ- 型エピタキシャル層の表面上の所定領域にＬＯ
ＣＯＳ法を用いて素子分離絶縁膜７を形成する。バイポ
ーラトランジスタのコレクタ電極形成領域に、ｎ+ コレ
クタ取出層５を形成する。ＮチャネルＭＯＳトランジス
タ形成領域にｐ型の不純物をイオン注入することによっ
て、ｐ- 層３を形成する。
【００４２】次に、図３に示すように、全面を酸化する
ことによって、８０〜２００Å程度の厚みを有するゲー
ト酸化膜１０を形成する。ゲート酸化膜１０および素子
分離絶縁膜７上にＣＶＤ法を用いて１０００〜３０００
Å程度の厚みを有するｎ型の不純物がドープされた多結
晶シリコン膜１１を形成する。多結晶シリコン膜１１上
に１０００Å程度の厚みを有する窒化膜３０を形成す
る。窒化膜３０上の所定領域にレジスト３１を形成す
る。レジスト３１をマスクとして窒化膜３０および多結
晶シリコン膜１１を異方性エッチングすることによっ
て、図４に示されるようなパターニングされた多結晶シ
リコン膜１１および窒化膜３０が得られる。この後、レ
ジスト３１を除去する。
ことによって、８０〜２００Å程度の厚みを有するゲー
ト酸化膜１０を形成する。ゲート酸化膜１０および素子
分離絶縁膜７上にＣＶＤ法を用いて１０００〜３０００
Å程度の厚みを有するｎ型の不純物がドープされた多結
晶シリコン膜１１を形成する。多結晶シリコン膜１１上
に１０００Å程度の厚みを有する窒化膜３０を形成す
る。窒化膜３０上の所定領域にレジスト３１を形成す
る。レジスト３１をマスクとして窒化膜３０および多結
晶シリコン膜１１を異方性エッチングすることによっ
て、図４に示されるようなパターニングされた多結晶シ
リコン膜１１および窒化膜３０が得られる。この後、レ
ジスト３１を除去する。
【００４３】次に、図５に示すように、ＣＶＤ法を用い
て全面に１０００〜３０００Å程度の厚みを有する不純
物がドープされていない多結晶シリコン膜１７を形成す
る。多結晶シリコン膜１７上に１０００Å程度の厚みを
有する酸化膜３２を形成する。酸化膜３２上の所定領域
にレジスト３３を形成する。レジスト３３をマスクとし
て酸化膜３２および多結晶シリコン膜１７を異方性エッ
チングする。これにより、図６に示されるようなパター
ニングされた多結晶シリコン膜１７および酸化膜３２が
得られる。
て全面に１０００〜３０００Å程度の厚みを有する不純
物がドープされていない多結晶シリコン膜１７を形成す
る。多結晶シリコン膜１７上に１０００Å程度の厚みを
有する酸化膜３２を形成する。酸化膜３２上の所定領域
にレジスト３３を形成する。レジスト３３をマスクとし
て酸化膜３２および多結晶シリコン膜１７を異方性エッ
チングする。これにより、図６に示されるようなパター
ニングされた多結晶シリコン膜１７および酸化膜３２が
得られる。
【００４４】ここで、この製造方法では、酸化膜３２お
よび多結晶シリコン膜１７の異方性エッチング時に、ゲ
ート酸化膜１０は多結晶シリコン膜１１および窒化膜３
０によって覆われている。このため、酸化膜３２および
多結晶シリコン膜１７のエッチング時にゲート酸化膜１
０が従来のように損傷を受けることがない。その結果、
最終的にＰチャネルＭＯＳトランジスタとＮチャネルＭ
ＯＳトランジスタとが形成された場合に、ゲート電極か
らの電流がゲート酸化膜１０を通ってチャネル領域にま
でリークするのを有効に防止することができる。上記の
ように酸化膜３２および多結晶シリコン膜１７の異方性
エッチングを行なった後レジスト３３を除去する。
よび多結晶シリコン膜１７の異方性エッチング時に、ゲ
ート酸化膜１０は多結晶シリコン膜１１および窒化膜３
０によって覆われている。このため、酸化膜３２および
多結晶シリコン膜１７のエッチング時にゲート酸化膜１
０が従来のように損傷を受けることがない。その結果、
最終的にＰチャネルＭＯＳトランジスタとＮチャネルＭ
ＯＳトランジスタとが形成された場合に、ゲート電極か
らの電流がゲート酸化膜１０を通ってチャネル領域にま
でリークするのを有効に防止することができる。上記の
ように酸化膜３２および多結晶シリコン膜１７の異方性
エッチングを行なった後レジスト３３を除去する。
【００４５】次に、窒化膜３０を熱リン酸を用いてウェ
ットエッチングすることにより除去する。その後、図７
に示すように、多結晶シリコン膜１１上の所定領域にレ
ジスト３４を形成する。レジスト３４をマスクとして多
結晶シリコン膜１１およびゲート酸化膜１０を異方性エ
ッチングすることによって、図８に示されるようなゲー
ト酸化膜１０およびゲート電極１１が得られる。この
後、レジスト３４を除去する。
ットエッチングすることにより除去する。その後、図７
に示すように、多結晶シリコン膜１１上の所定領域にレ
ジスト３４を形成する。レジスト３４をマスクとして多
結晶シリコン膜１１およびゲート酸化膜１０を異方性エ
ッチングすることによって、図８に示されるようなゲー
ト酸化膜１０およびゲート電極１１が得られる。この
後、レジスト３４を除去する。
【００４６】次に、図９に示すように、ＮチャネルＭＯ
Ｓトランジスタ領域以外の領域を覆うようにレジスト３
５を形成する。レジスト３５をマスクとしてＮチャネル
ＭＯＳトランジスタ形成領域に、リン（Ｐ）を１００Ｋ
ｅＶ程度の注入エネルギーで１×１０14／ｃｍ2 以下の
注入量でイオン注入する。この後、レジスト３５を除去
する。
Ｓトランジスタ領域以外の領域を覆うようにレジスト３
５を形成する。レジスト３５をマスクとしてＮチャネル
ＭＯＳトランジスタ形成領域に、リン（Ｐ）を１００Ｋ
ｅＶ程度の注入エネルギーで１×１０14／ｃｍ2 以下の
注入量でイオン注入する。この後、レジスト３５を除去
する。
【００４７】次に、図１０に示すように、ＣＶＤ法を用
いて全面に酸化膜１２ａを形成した後、その酸化膜１２
ａの全面を異方性エッチングする。これにより、図１１
に示されるようなサイドウォール絶縁膜１２が形成され
る。
いて全面に酸化膜１２ａを形成した後、その酸化膜１２
ａの全面を異方性エッチングする。これにより、図１１
に示されるようなサイドウォール絶縁膜１２が形成され
る。
【００４８】次に、図１２に示すように、ＮチャネルＭ
ＯＳトランジスタ形成領域以外の領域を覆うようにレジ
スト３６を形成する。レジスト３６をマスクとして、砒
素（Ａｓ）を５０ＫｅＶの注入エネルギーで４×１０15
／ｃｍ2 〜６×１０15／ｃｍ 2 の注入量でイオン注入す
る。その後、レジスト３６を除去する。そして、８５０
〜９００℃の温度条件下で３０分間熱処理を施すことに
よって、ＮチャネルＭＯＳトランジスタ形成領域に導入
したリンおよび砒素を電気的に活性化させる。これによ
り、図１２に示されるような高濃度ソース／ドレイン領
域８ａ，８ｂと低濃度ソース／ドレイン領域９ａ，９ｂ
が形成される。
ＯＳトランジスタ形成領域以外の領域を覆うようにレジ
スト３６を形成する。レジスト３６をマスクとして、砒
素（Ａｓ）を５０ＫｅＶの注入エネルギーで４×１０15
／ｃｍ2 〜６×１０15／ｃｍ 2 の注入量でイオン注入す
る。その後、レジスト３６を除去する。そして、８５０
〜９００℃の温度条件下で３０分間熱処理を施すことに
よって、ＮチャネルＭＯＳトランジスタ形成領域に導入
したリンおよび砒素を電気的に活性化させる。これによ
り、図１２に示されるような高濃度ソース／ドレイン領
域８ａ，８ｂと低濃度ソース／ドレイン領域９ａ，９ｂ
が形成される。
【００４９】次に、図１３に示すように、バイポーラト
ランジスタ形成領域およびＰチャネルＭＯＳトランジス
タ形成領域以外の領域を覆うようにレジスト３７を形成
する。レジスト３７をマスクとして、ＢＦ2 を１５Ｋｅ
Ｖの注入エネルギーで、４×１０15／ｃｍ2 〜６×１０
15／ｃｍ2 の注入量でソース／ドレイン形成領域および
多結晶シリコン膜１７にイオン注入する。この後、レジ
スト３７を除去する。
ランジスタ形成領域およびＰチャネルＭＯＳトランジス
タ形成領域以外の領域を覆うようにレジスト３７を形成
する。レジスト３７をマスクとして、ＢＦ2 を１５Ｋｅ
Ｖの注入エネルギーで、４×１０15／ｃｍ2 〜６×１０
15／ｃｍ2 の注入量でソース／ドレイン形成領域および
多結晶シリコン膜１７にイオン注入する。この後、レジ
スト３７を除去する。
【００５０】次に、図１４に示すように、全面を覆うよ
うにＣＶＤ法を用いて２０００〜４０００Å程度の厚み
を有するシリコン酸化膜からなる絶縁膜１８を形成す
る。絶縁膜１８上の所定領域にレジスト３８を形成す
る。レジスト３８をマスクとして絶縁膜１８および多結
晶シリコン膜１７を異方性エッチングする。これによ
り、図１５に示されるようなベース引出し電極層１７お
よび絶縁膜１８が形成される。この後、レジスト３８を
除去する。
うにＣＶＤ法を用いて２０００〜４０００Å程度の厚み
を有するシリコン酸化膜からなる絶縁膜１８を形成す
る。絶縁膜１８上の所定領域にレジスト３８を形成す
る。レジスト３８をマスクとして絶縁膜１８および多結
晶シリコン膜１７を異方性エッチングする。これによ
り、図１５に示されるようなベース引出し電極層１７お
よび絶縁膜１８が形成される。この後、レジスト３８を
除去する。
【００５１】次に、図１６に示すように、絶縁膜１８を
マスクとして真性ベース層形成領域にＢＦ2 を１５〜３
０ＫｅＶの注入エネルギーで４〜８×１０13／ｃｍ2 の
注入量でイオン注入する。
マスクとして真性ベース層形成領域にＢＦ2 を１５〜３
０ＫｅＶの注入エネルギーで４〜８×１０13／ｃｍ2 の
注入量でイオン注入する。
【００５２】次に、全面を覆うように酸化膜（図示せ
ず）を形成した後その酸化膜を異方性エッチングするこ
とによって、図１７に示されるようなサイドウォール絶
縁膜１９が形成される。その後、８５０℃の温度条件下
で３０分間熱処理を施すことによって、真性ベース層形
成領域およびソース／ドレイン形成領域に導入された不
純物を電気的に活性化させるとともにベース引出し電極
層１７内の不純物をｎ-コレクタ層４ａ内に拡散させ
る。これにより、図１８に示されるような、外部ベース
層１４ａ，１４ｂと、真性ベース層１５と、Ｐチャネル
ＭＯＳトランジスタのソース／ドレイン領域１３ａ，１
３ｂとが形成される。ここで、この製造プロセスの第１
の具体例では、外部ベース層１４ａ，１４ｂとソース／
ドレイン領域１３ａ，１３ｂとを同一の熱処理工程によ
って形成する。さらに、ソース／ドレイン領域１３ａお
よび１３ｂはｎ- 層４ｂの表面にイオン注入された不純
物を熱拡散させることによって形成するのに対し、外部
ベース層１４ａおよび１４ｂはベース引出し電極層１７
内の不純物をｎ- コレクタ層４ａに向かって拡散させる
ことによって形成する。したがって、外部ベース層１４
ａおよび１４ｂの接合深さはソース／ドレイン領域１３
ａおよび１３ｂの接合深さよりも必然的に浅くなる。
ず）を形成した後その酸化膜を異方性エッチングするこ
とによって、図１７に示されるようなサイドウォール絶
縁膜１９が形成される。その後、８５０℃の温度条件下
で３０分間熱処理を施すことによって、真性ベース層形
成領域およびソース／ドレイン形成領域に導入された不
純物を電気的に活性化させるとともにベース引出し電極
層１７内の不純物をｎ-コレクタ層４ａ内に拡散させ
る。これにより、図１８に示されるような、外部ベース
層１４ａ，１４ｂと、真性ベース層１５と、Ｐチャネル
ＭＯＳトランジスタのソース／ドレイン領域１３ａ，１
３ｂとが形成される。ここで、この製造プロセスの第１
の具体例では、外部ベース層１４ａ，１４ｂとソース／
ドレイン領域１３ａ，１３ｂとを同一の熱処理工程によ
って形成する。さらに、ソース／ドレイン領域１３ａお
よび１３ｂはｎ- 層４ｂの表面にイオン注入された不純
物を熱拡散させることによって形成するのに対し、外部
ベース層１４ａおよび１４ｂはベース引出し電極層１７
内の不純物をｎ- コレクタ層４ａに向かって拡散させる
ことによって形成する。したがって、外部ベース層１４
ａおよび１４ｂの接合深さはソース／ドレイン領域１３
ａおよび１３ｂの接合深さよりも必然的に浅くなる。
【００５３】また、真性ベース層１５は低注入量でイオ
ン注入されるため、その接合深さは外部ベース層１４ａ
および１４ｂの接合深さよりも浅くなる。したがって、
この製造方法によれば、ソース／ドレイン領域１３ａお
よび１３ｂの接合深さよりも浅い接合深さを有する外部
ベース層１４ａ，１４ｂおよび真性ベース層１５を容易
に形成することができる。これにより、従来に比べて外
部ベース−コレクタ間の接合面積が減少し、その結果、
接合容量が減少する。また、外部ベース層１４ａ，１４
ｂおよび真性ベース層１５とｎ+ 埋込層２との間の間隔
が大きくなる。これにより、外部ベース層１４ａ，１４
ｂおよび真性ベース層１５とｎ+ 埋込層２との間に位置
する空乏層の幅が大きくなり、その結果、容量が減少す
る。このようにバイポーラトランジスタ部において外部
ベース−コレクタ接合容量と外部ベース−ｎ+ 埋込層間
の容量を低減することができるので、バイポーラトラン
ジスタの動作速度を向上させることができる。また、Ｐ
チャネルＭＯＳトランジスタのソース／ドレイン領域１
３ａおよび１３ｂの接合深さをある程度深く形成するこ
とによって、駆動電流を増加させることができる。その
結果、ＰチャネルＭＯＳトランジスタの動作速度も向上
させることができる。したがって、この製造方法では、
高速動作が可能なＢｉＣＭＯＳ素子を容易に製造するこ
とができる。
ン注入されるため、その接合深さは外部ベース層１４ａ
および１４ｂの接合深さよりも浅くなる。したがって、
この製造方法によれば、ソース／ドレイン領域１３ａお
よび１３ｂの接合深さよりも浅い接合深さを有する外部
ベース層１４ａ，１４ｂおよび真性ベース層１５を容易
に形成することができる。これにより、従来に比べて外
部ベース−コレクタ間の接合面積が減少し、その結果、
接合容量が減少する。また、外部ベース層１４ａ，１４
ｂおよび真性ベース層１５とｎ+ 埋込層２との間の間隔
が大きくなる。これにより、外部ベース層１４ａ，１４
ｂおよび真性ベース層１５とｎ+ 埋込層２との間に位置
する空乏層の幅が大きくなり、その結果、容量が減少す
る。このようにバイポーラトランジスタ部において外部
ベース−コレクタ接合容量と外部ベース−ｎ+ 埋込層間
の容量を低減することができるので、バイポーラトラン
ジスタの動作速度を向上させることができる。また、Ｐ
チャネルＭＯＳトランジスタのソース／ドレイン領域１
３ａおよび１３ｂの接合深さをある程度深く形成するこ
とによって、駆動電流を増加させることができる。その
結果、ＰチャネルＭＯＳトランジスタの動作速度も向上
させることができる。したがって、この製造方法では、
高速動作が可能なＢｉＣＭＯＳ素子を容易に製造するこ
とができる。
【００５４】次に、図１９に示すように、ＣＶＤ法を用
いて１０００〜３０００Å程度の厚みを有する多結晶シ
リコン膜２０を形成する。多結晶シリコン膜２０に砒素
をイオン注入する。その後、多結晶シリコン膜２０をパ
ターニングすることによって、図２０に示したような多
結晶シリコン膜からなるエミッタ電極層２０が形成され
る。そして、熱処理を施すことによってエミッタ電極層
２０内の不純物を真性ベース層１５に向かって拡散させ
る。これにより、エミッタ層１６が形成される。
いて１０００〜３０００Å程度の厚みを有する多結晶シ
リコン膜２０を形成する。多結晶シリコン膜２０に砒素
をイオン注入する。その後、多結晶シリコン膜２０をパ
ターニングすることによって、図２０に示したような多
結晶シリコン膜からなるエミッタ電極層２０が形成され
る。そして、熱処理を施すことによってエミッタ電極層
２０内の不純物を真性ベース層１５に向かって拡散させ
る。これにより、エミッタ層１６が形成される。
【００５５】次に、図２１に示すように、全面に１００
００Å程度の厚みを有する層間絶縁膜２１をＣＶＤ法に
よって形成する。層間絶縁膜２０および絶縁膜１８の所
定領域に複数のコンタクトホールを形成する。
００Å程度の厚みを有する層間絶縁膜２１をＣＶＤ法に
よって形成する。層間絶縁膜２０および絶縁膜１８の所
定領域に複数のコンタクトホールを形成する。
【００５６】最後に、図１に示したように、コンタクト
ホール内および層間絶縁膜２１の上部表面上に、エミッ
タ配線層２２、ベース配線層２３、コレクタ配線層２
４、ソース／ドレイン配線層２５，２６、ソース／ドレ
イン配線層２７，２８をそれぞれ形成する。このように
して、第１実施例のＢｉＣＭＯＳ素子を含む半導体装置
が完成される。
ホール内および層間絶縁膜２１の上部表面上に、エミッ
タ配線層２２、ベース配線層２３、コレクタ配線層２
４、ソース／ドレイン配線層２５，２６、ソース／ドレ
イン配線層２７，２８をそれぞれ形成する。このように
して、第１実施例のＢｉＣＭＯＳ素子を含む半導体装置
が完成される。
【００５７】図２２〜図２４は、図１に示した第１実施
例の半導体装置の製造プロセスの第２の具体例を説明す
るための断面図である。図２２〜図２４を参照して、次
に第１実施例の半導体装置の製造プロセスの第２の具体
例について説明する。まず、図２〜図６に示した製造プ
ロセスの第１の具体例と同様のプロセスを用いて、図２
２に示されるように酸化膜３２までを形成する。ここ
で、この製造プロセスの第２の具体例では、多結晶シリ
コン膜１１ａが不純物を含まないとともに５００〜１０
００Å程度の薄い厚みを有するように形成する。そし
て、図２２に示したプロセスの後、窒化膜３０を熱リン
酸などを用いたウェットエッチングによって除去する。
この第２の具体例では、窒化膜３０下の多結晶シリコン
膜１１ａを不純物を含まないように形成するので、窒化
膜３０を熱リン酸によってウェットエッチングする際に
多結晶シリコン膜１１ａの表面がエッチングされるのを
有効に防止することができる。すなわち、不純物を含ま
ない多結晶シリコン膜は不純物を含む多結晶シリコン膜
に比べてエッチングされにくいため、窒化膜３０のウェ
ットエッチング時に多結晶シリコン膜１１ａの表面がエ
ッチングされるのを防止することができる。これによ
り、多結晶シリコン膜１１ａの表面が凹凸形状になるの
を有効に防止することができる。
例の半導体装置の製造プロセスの第２の具体例を説明す
るための断面図である。図２２〜図２４を参照して、次
に第１実施例の半導体装置の製造プロセスの第２の具体
例について説明する。まず、図２〜図６に示した製造プ
ロセスの第１の具体例と同様のプロセスを用いて、図２
２に示されるように酸化膜３２までを形成する。ここ
で、この製造プロセスの第２の具体例では、多結晶シリ
コン膜１１ａが不純物を含まないとともに５００〜１０
００Å程度の薄い厚みを有するように形成する。そし
て、図２２に示したプロセスの後、窒化膜３０を熱リン
酸などを用いたウェットエッチングによって除去する。
この第２の具体例では、窒化膜３０下の多結晶シリコン
膜１１ａを不純物を含まないように形成するので、窒化
膜３０を熱リン酸によってウェットエッチングする際に
多結晶シリコン膜１１ａの表面がエッチングされるのを
有効に防止することができる。すなわち、不純物を含ま
ない多結晶シリコン膜は不純物を含む多結晶シリコン膜
に比べてエッチングされにくいため、窒化膜３０のウェ
ットエッチング時に多結晶シリコン膜１１ａの表面がエ
ッチングされるのを防止することができる。これによ
り、多結晶シリコン膜１１ａの表面が凹凸形状になるの
を有効に防止することができる。
【００５８】上記のように窒化膜３０を除去した後、次
に図２３に示すように、ＣＶＤ法を用いてｎ型の不純物
がドープされた５００〜２０００Å程度の厚みを有する
多結晶シリコン膜１１ｂを形成する。多結晶シリコン膜
１１ｂ上の所定領域にレジスト３９を形成する。レジス
ト３９をマスクとして多結晶シリコン膜１１ｂおよび１
１ａを異方性エッチングする。これにより、図２４に示
されるようなパターニングされた多結晶シリコン膜１１
ａおよび１１ｂが形成される。その後、レジスト３９を
除去する。そして、熱処理を行なうことによって、多結
晶シリコン膜１１ｂに導入された不純物を多結晶シリコ
ン膜１１ａに向かって拡散させる。これにより、ｎ型の
不純物を含む多結晶シリコン膜１１ａおよび１１ｂから
なるゲート電極１１を形成することができる。この後、
図９〜図２１に示した第１の具体例と同様の製造プロセ
スを用いて、図１に示した第１実施例の半導体装置が完
成される。
に図２３に示すように、ＣＶＤ法を用いてｎ型の不純物
がドープされた５００〜２０００Å程度の厚みを有する
多結晶シリコン膜１１ｂを形成する。多結晶シリコン膜
１１ｂ上の所定領域にレジスト３９を形成する。レジス
ト３９をマスクとして多結晶シリコン膜１１ｂおよび１
１ａを異方性エッチングする。これにより、図２４に示
されるようなパターニングされた多結晶シリコン膜１１
ａおよび１１ｂが形成される。その後、レジスト３９を
除去する。そして、熱処理を行なうことによって、多結
晶シリコン膜１１ｂに導入された不純物を多結晶シリコ
ン膜１１ａに向かって拡散させる。これにより、ｎ型の
不純物を含む多結晶シリコン膜１１ａおよび１１ｂから
なるゲート電極１１を形成することができる。この後、
図９〜図２１に示した第１の具体例と同様の製造プロセ
スを用いて、図１に示した第１実施例の半導体装置が完
成される。
【００５９】図２５〜図３０は、図１に示した第１実施
例の半導体装置の製造プロセスの第３の具体例を説明す
るための断面図である。図２５〜図３０を参照して、次
に第１実施例の半導体装置の製造プロセスの第３の具体
例について説明する。
例の半導体装置の製造プロセスの第３の具体例を説明す
るための断面図である。図２５〜図３０を参照して、次
に第１実施例の半導体装置の製造プロセスの第３の具体
例について説明する。
【００６０】まず、図２２に示した第２の具体例と同様
のプロセスによって、窒化膜３０までを形成する。その
後、図２５に示すように、ＣＶＤ法を用いて全面に酸化
膜４０を形成する。そして、その酸化膜４０を異方性エ
ッチングすることによって、図２６に示されるようなサ
イドウォール絶縁膜４０ａおよび４０ｂを形成する。こ
の後、窒化膜３０を熱リン酸などを用いたウェットエッ
チングにより除去する。
のプロセスによって、窒化膜３０までを形成する。その
後、図２５に示すように、ＣＶＤ法を用いて全面に酸化
膜４０を形成する。そして、その酸化膜４０を異方性エ
ッチングすることによって、図２６に示されるようなサ
イドウォール絶縁膜４０ａおよび４０ｂを形成する。こ
の後、窒化膜３０を熱リン酸などを用いたウェットエッ
チングにより除去する。
【００６１】ここで、この第３の具体例においても、上
記した第２の具体例と同様に、多結晶シリコン膜１１ａ
を不純物を含まないように構成する。これにより、窒化
膜３０のウェットエッチング時に多結晶シリコン膜１１
ａの表面がエッチングされるのを有効に防止することが
できる。その結果、多結晶シリコン膜１１ａの表面が凹
凸形状になることもない。
記した第２の具体例と同様に、多結晶シリコン膜１１ａ
を不純物を含まないように構成する。これにより、窒化
膜３０のウェットエッチング時に多結晶シリコン膜１１
ａの表面がエッチングされるのを有効に防止することが
できる。その結果、多結晶シリコン膜１１ａの表面が凹
凸形状になることもない。
【００６２】次に、図２７に示すように、全面にＣＶＤ
法を用いて５００〜２０００Å程度の厚みを有するｎ型
の不純物がドープされた多結晶シリコン膜１１ｂを形成
する。ここで、この製造プロセスの第３の具体例では、
多結晶シリコン膜１７の側壁部分にサイドウォール絶縁
膜４０ａが形成される。したがって、不純物がドープさ
れた多結晶シリコン膜１１ｂを形成した場合に、その多
結晶シリコン膜１１ｂと多結晶シリコン膜１７とが接触
することがない。これにより、多結晶シリコン膜１１ｂ
内に導入されたｎ型の不純物が多結晶シリコン膜１７に
侵入するのを有効に防止することができる。この後、多
結晶シリコン膜１１ｂ上の所定領域にレジスト４１を形
成する。レジスト４１をマスクとして多結晶シリコン膜
１１ｂおよび１１ａを異方性エッチングする。これによ
り、図２８に示されるようなパターニングされた多結晶
シリコン膜１１ａと多結晶シリコン膜１１ｂとが形成さ
れる。ここで、多結晶シリコン膜１１ａおよび１１ｂの
異方性エッチング時に、多結晶シリコン膜１７の側壁部
分にはサイドウォール絶縁膜４０ａが形成されている。
したがって、多結晶シリコン膜１１ａおよび１１ｂの異
方性エッチング時に、多結晶シリコン膜１７の側面部分
が削られる恐れがないという効果がある。なお、多結晶
シリコン膜１１ａおよび１１ｂの異方性エッチングによ
って、多結晶シリコン膜１１ａの側面部分に形成されて
いた側壁絶縁膜４０ｂは残余する。この後、レジスト４
１を除去する。
法を用いて５００〜２０００Å程度の厚みを有するｎ型
の不純物がドープされた多結晶シリコン膜１１ｂを形成
する。ここで、この製造プロセスの第３の具体例では、
多結晶シリコン膜１７の側壁部分にサイドウォール絶縁
膜４０ａが形成される。したがって、不純物がドープさ
れた多結晶シリコン膜１１ｂを形成した場合に、その多
結晶シリコン膜１１ｂと多結晶シリコン膜１７とが接触
することがない。これにより、多結晶シリコン膜１１ｂ
内に導入されたｎ型の不純物が多結晶シリコン膜１７に
侵入するのを有効に防止することができる。この後、多
結晶シリコン膜１１ｂ上の所定領域にレジスト４１を形
成する。レジスト４１をマスクとして多結晶シリコン膜
１１ｂおよび１１ａを異方性エッチングする。これによ
り、図２８に示されるようなパターニングされた多結晶
シリコン膜１１ａと多結晶シリコン膜１１ｂとが形成さ
れる。ここで、多結晶シリコン膜１１ａおよび１１ｂの
異方性エッチング時に、多結晶シリコン膜１７の側壁部
分にはサイドウォール絶縁膜４０ａが形成されている。
したがって、多結晶シリコン膜１１ａおよび１１ｂの異
方性エッチング時に、多結晶シリコン膜１７の側面部分
が削られる恐れがないという効果がある。なお、多結晶
シリコン膜１１ａおよび１１ｂの異方性エッチングによ
って、多結晶シリコン膜１１ａの側面部分に形成されて
いた側壁絶縁膜４０ｂは残余する。この後、レジスト４
１を除去する。
【００６３】次に、図２９に示すように、全面に酸化膜
１２ａを形成した後、その酸化膜１２ａを異方性エッチ
ングする。これにより、図３０に示されるようなサイド
ウォール絶縁膜１２が形成される。この後、図１２〜図
２１に示した製造プロセスの第１の具体例と同様のプロ
セスを用いて、図１に示した第１実施例の半導体装置が
完成される。
１２ａを形成した後、その酸化膜１２ａを異方性エッチ
ングする。これにより、図３０に示されるようなサイド
ウォール絶縁膜１２が形成される。この後、図１２〜図
２１に示した製造プロセスの第１の具体例と同様のプロ
セスを用いて、図１に示した第１実施例の半導体装置が
完成される。
【００６４】図３１は、本発明の第２実施例によるＢｉ
ＣＭＯＳ素子を含む半導体装置を示した断面図である。
図３１を参照して、この第２実施例の半導体装置では、
図１に示した第１実施例の構造と同様に、外部ベース層
１４ａおよび１４ｂと真性ベース層１５の接合深さが、
ＰチャネルＭＯＳトランジスタのソース／ドレイン領域
１３ａおよび１３ｂの接合深さよりも浅くなるように形
成されている。さらに、この第２実施例では、ｐ型の真
性ベース層１５の直下にｎ型層５０を形成する。これに
より、真性ベース層１５を形成するための熱処理の際に
真性ベース層１５の深さ方向への拡散を抑制することが
できる。その結果、より接合深さの浅い真性ベース層１
５を形成することができる。これにより、真性ベース層
１５とｎ + 埋込層２との間の間隔をより大きくすること
ができ、その結果真性ベース層１５とｎ+ 埋込層２との
間の容量をより低減することができる。
ＣＭＯＳ素子を含む半導体装置を示した断面図である。
図３１を参照して、この第２実施例の半導体装置では、
図１に示した第１実施例の構造と同様に、外部ベース層
１４ａおよび１４ｂと真性ベース層１５の接合深さが、
ＰチャネルＭＯＳトランジスタのソース／ドレイン領域
１３ａおよび１３ｂの接合深さよりも浅くなるように形
成されている。さらに、この第２実施例では、ｐ型の真
性ベース層１５の直下にｎ型層５０を形成する。これに
より、真性ベース層１５を形成するための熱処理の際に
真性ベース層１５の深さ方向への拡散を抑制することが
できる。その結果、より接合深さの浅い真性ベース層１
５を形成することができる。これにより、真性ベース層
１５とｎ + 埋込層２との間の間隔をより大きくすること
ができ、その結果真性ベース層１５とｎ+ 埋込層２との
間の容量をより低減することができる。
【００６５】図３２〜図３４は、図３１に示した第２実
施例の半導体装置の製造プロセスを説明するための断面
図である。図３２〜図３４を参照して、次に第２実施例
の半導体装置の製造プロセスについて説明する。
施例の半導体装置の製造プロセスを説明するための断面
図である。図３２〜図３４を参照して、次に第２実施例
の半導体装置の製造プロセスについて説明する。
【００６６】まず、図２〜図１５に示した第１実施例の
半導体装置の製造プロセスと同様のプロセスを用いて、
絶縁膜１８までを形成する。絶縁膜１８をマスクとして
まずリン（Ｐ）を１２０ＫｅＶ程度の注入エネルギーで
１×１０13〜５×１０13／ｃｍ2 の注入量でイオン注入
する。これによりｎ型不純物注入層５０ａを形成する。
次に、絶縁膜１８をマスクとしてＢＦ2 を１５〜３０Ｋ
ｅＶの注入エネルギーで４×１０13〜８×１０13／ｃｍ
2 の注入量でイオン注入する。これにより、真性ベース
注入層１５ａを形成する。
半導体装置の製造プロセスと同様のプロセスを用いて、
絶縁膜１８までを形成する。絶縁膜１８をマスクとして
まずリン（Ｐ）を１２０ＫｅＶ程度の注入エネルギーで
１×１０13〜５×１０13／ｃｍ2 の注入量でイオン注入
する。これによりｎ型不純物注入層５０ａを形成する。
次に、絶縁膜１８をマスクとしてＢＦ2 を１５〜３０Ｋ
ｅＶの注入エネルギーで４×１０13〜８×１０13／ｃｍ
2 の注入量でイオン注入する。これにより、真性ベース
注入層１５ａを形成する。
【００６７】次に、全面に酸化膜（図示せず）を形成し
た後その酸化膜を異方性エッチングする。これにより、
図３３に示されるようなサイドウォール絶縁膜１９が形
成される。この後、８５０℃の温度条件下で３０分程度
熱処理を施すことによって、図３４に示されるような真
性ベース層１５、ｎ型層５０、外部ベース層１４ａ，１
４ｂ、ソース／ドレイン領域１３ａ，１３ｂが形成され
る。この熱処理の際に、ｎ型不純物注入層５０ａによっ
て真性ベース注入層１５ａの深さ方向の拡散が抑制され
る。これにより、より接合深さの浅い真性ベース層１５
を形成することができる。この後、図１９〜図２１に示
した第１実施例の半導体装置の製造プロセスと同様のプ
ロセスを用いて、図３１に示した第２実施例の半導体装
置が完成される。
た後その酸化膜を異方性エッチングする。これにより、
図３３に示されるようなサイドウォール絶縁膜１９が形
成される。この後、８５０℃の温度条件下で３０分程度
熱処理を施すことによって、図３４に示されるような真
性ベース層１５、ｎ型層５０、外部ベース層１４ａ，１
４ｂ、ソース／ドレイン領域１３ａ，１３ｂが形成され
る。この熱処理の際に、ｎ型不純物注入層５０ａによっ
て真性ベース注入層１５ａの深さ方向の拡散が抑制され
る。これにより、より接合深さの浅い真性ベース層１５
を形成することができる。この後、図１９〜図２１に示
した第１実施例の半導体装置の製造プロセスと同様のプ
ロセスを用いて、図３１に示した第２実施例の半導体装
置が完成される。
【００６８】
【００６９】
【００７０】
【発明の効果】以上のように、本発明に基づく半導体装
置の製造方法によれば、電界効果トランジスタのゲート
電極層を形成した後にバイポーラトランジスタの外部ベ
ース電極層を形成することによって、外部ベース電極層
のパターニングのためのエッチング時に、ゲート電極層
下のゲート絶縁層が損傷を受けることがない。これによ
り、ゲート電極からゲート絶縁層を通り抜けてチャネル
領域にリーク電流が流れるのを有効に防止することがで
きる。また、同一の熱処理工程によってソース／ドレイ
ン領域となる領域にイオン注入された不純物が電気的に
活性化されるとともに外部ベース電極層に導入された不
純物が外部ベースとなる領域に向かって拡散されるの
で、容易にソース／ドレイン領域よりも接合深さの浅い
外部ベース層を形成することができる。
置の製造方法によれば、電界効果トランジスタのゲート
電極層を形成した後にバイポーラトランジスタの外部ベ
ース電極層を形成することによって、外部ベース電極層
のパターニングのためのエッチング時に、ゲート電極層
下のゲート絶縁層が損傷を受けることがない。これによ
り、ゲート電極からゲート絶縁層を通り抜けてチャネル
領域にリーク電流が流れるのを有効に防止することがで
きる。また、同一の熱処理工程によってソース／ドレイ
ン領域となる領域にイオン注入された不純物が電気的に
活性化されるとともに外部ベース電極層に導入された不
純物が外部ベースとなる領域に向かって拡散されるの
で、容易にソース／ドレイン領域よりも接合深さの浅い
外部ベース層を形成することができる。
【図１】本発明の第１実施例によるＢｉＣＭＯＳ素子を
含む半導体装置を示した断面図である。
含む半導体装置を示した断面図である。
【図２】図１に示した第１実施例の半導体装置の製造プ
ロセスの第１の具体例の第１工程を説明するための断面
図である。
ロセスの第１の具体例の第１工程を説明するための断面
図である。
【図３】図１に示した第１実施例の半導体装置の製造プ
ロセスの第１の具体例の第２工程を説明するための断面
図である。
ロセスの第１の具体例の第２工程を説明するための断面
図である。
【図４】図１に示した第１実施例の半導体装置の製造プ
ロセスの第１の具体例の第３工程を説明するための断面
図である。
ロセスの第１の具体例の第３工程を説明するための断面
図である。
【図５】図１に示した第１実施例の半導体装置の製造プ
ロセスの第１の具体例の第４工程を説明するための断面
図である。
ロセスの第１の具体例の第４工程を説明するための断面
図である。
【図６】図１に示した第１実施例の半導体装置の製造プ
ロセスの第１の具体例の第５工程を説明するための断面
図である。
ロセスの第１の具体例の第５工程を説明するための断面
図である。
【図７】図１に示した第１実施例の半導体装置の製造プ
ロセスの第１の具体例の第６工程を説明するための断面
図である。
ロセスの第１の具体例の第６工程を説明するための断面
図である。
【図８】図１に示した第１実施例の半導体装置の製造プ
ロセスの第１の具体例の第７工程を説明するための断面
図である。
ロセスの第１の具体例の第７工程を説明するための断面
図である。
【図９】図１に示した第１実施例の半導体装置の製造プ
ロセスの第１の具体例の第８工程を説明するための断面
図である。
ロセスの第１の具体例の第８工程を説明するための断面
図である。
【図１０】図１に示した第１実施例の半導体装置の製造
プロセスの第１の具体例の第９工程を説明するための断
面図である。
プロセスの第１の具体例の第９工程を説明するための断
面図である。
【図１１】図１に示した第１実施例の半導体装置の製造
プロセスの第１の具体例の第１０工程を説明するための
断面図である。
プロセスの第１の具体例の第１０工程を説明するための
断面図である。
【図１２】図１に示した第１実施例の半導体装置の製造
プロセスの第１の具体例の第１１工程を説明するための
断面図である。
プロセスの第１の具体例の第１１工程を説明するための
断面図である。
【図１３】図１に示した第１実施例の半導体装置の製造
プロセスの第１の具体例の第１２工程を説明するための
断面図である。
プロセスの第１の具体例の第１２工程を説明するための
断面図である。
【図１４】図１に示した第１実施例の半導体装置の製造
プロセスの第１の具体例の第１３工程を説明するための
断面図である。
プロセスの第１の具体例の第１３工程を説明するための
断面図である。
【図１５】図１に示した第１実施例の半導体装置の製造
プロセスの第１の具体例の第１４工程を説明するための
断面図である。
プロセスの第１の具体例の第１４工程を説明するための
断面図である。
【図１６】図１に示した第１実施例の半導体装置の製造
プロセスの第１の具体例の第１５工程を説明するための
断面図である。
プロセスの第１の具体例の第１５工程を説明するための
断面図である。
【図１７】図１に示した第１実施例の半導体装置の製造
プロセスの第１の具体例の第１６工程を説明するための
断面図である。
プロセスの第１の具体例の第１６工程を説明するための
断面図である。
【図１８】図１に示した第１実施例の半導体装置の製造
プロセスの第１の具体例の第１７工程を説明するための
断面図である。
プロセスの第１の具体例の第１７工程を説明するための
断面図である。
【図１９】図１に示した第１実施例の半導体装置の製造
プロセスの第１の具体例の第１８工程を説明するための
断面図である。
プロセスの第１の具体例の第１８工程を説明するための
断面図である。
【図２０】図１に示した第１実施例の半導体装置の製造
プロセスの第１の具体例の第１９工程を説明するための
断面図である。
プロセスの第１の具体例の第１９工程を説明するための
断面図である。
【図２１】図１に示した第１実施例の半導体装置の製造
プロセスの第１の具体例の第２０工程を説明するための
断面図である。
プロセスの第１の具体例の第２０工程を説明するための
断面図である。
【図２２】図１に示した第１実施例の半導体装置の製造
プロセスの第２の具体例の第１工程を説明するための断
面図である。
プロセスの第２の具体例の第１工程を説明するための断
面図である。
【図２３】図１に示した第１実施例の半導体装置の製造
プロセスの第２の具体例の第２工程を説明するための断
面図である。
プロセスの第２の具体例の第２工程を説明するための断
面図である。
【図２４】図１に示した第１実施例の半導体装置の製造
プロセスの第２の具体例の第３工程を説明するための断
面図である。
プロセスの第２の具体例の第３工程を説明するための断
面図である。
【図２５】図１に示した第１実施例の半導体装置の製造
プロセスの第３の具体例の第１工程を説明するための断
面図である。
プロセスの第３の具体例の第１工程を説明するための断
面図である。
【図２６】図１に示した第１実施例の半導体装置の製造
プロセスの第３の具体例の第２工程を説明するための断
面図である。
プロセスの第３の具体例の第２工程を説明するための断
面図である。
【図２７】図１に示した第１実施例の半導体装置の製造
プロセスの第３の具体例の第３工程を説明するための断
面図である。
プロセスの第３の具体例の第３工程を説明するための断
面図である。
【図２８】図１に示した第１実施例の半導体装置の製造
プロセスの第３の具体例の第４工程を説明するための断
面図である。
プロセスの第３の具体例の第４工程を説明するための断
面図である。
【図２９】図１に示した第１実施例の半導体装置の製造
プロセスの第３の具体例の第５工程を説明するための断
面図である。
プロセスの第３の具体例の第５工程を説明するための断
面図である。
【図３０】図１に示した第１実施例の半導体装置の製造
プロセスの第３の具体例の第６工程を説明するための断
面図である。
プロセスの第３の具体例の第６工程を説明するための断
面図である。
【図３１】本発明の第２実施例によるＢｉＣＭＯＳ素子
を含む半導体装置を示した断面図である。
を含む半導体装置を示した断面図である。
【図３２】図３１に示した第２実施例の半導体装置の製
造プロセスの第１工程を説明するための断面図である。
造プロセスの第１工程を説明するための断面図である。
【図３３】図３１に示した第２実施例の半導体装置の製
造プロセスの第２工程を説明するための断面図である。
造プロセスの第２工程を説明するための断面図である。
【図３４】図３１に示した第２実施例の半導体装置の製
造プロセスの第３工程を説明するための断面図である。
造プロセスの第３工程を説明するための断面図である。
【図３５】従来のＢｉＣＭＯＳ素子を含む半導体装置を
示した断面図である。
示した断面図である。
【図３６】図３５に示した従来の半導体装置の製造プロ
セスの第１工程を説明するための断面図である。
セスの第１工程を説明するための断面図である。
【図３７】図３５に示した従来の半導体装置の製造プロ
セスの第２工程を説明するための断面図である。
セスの第２工程を説明するための断面図である。
【図３８】図３５に示した従来の半導体装置の製造プロ
セスの第３工程を説明するための断面図である。
セスの第３工程を説明するための断面図である。
【図３９】図３５に示した従来の半導体装置の製造プロ
セスの第４工程を説明するための断面図である。
セスの第４工程を説明するための断面図である。
【図４０】図３５に示した従来の半導体装置の製造プロ
セスの第５工程を説明するための断面図である。
セスの第５工程を説明するための断面図である。
【図４１】図３５に示した従来の半導体装置の製造プロ
セスの第６工程を説明するための断面図である。
セスの第６工程を説明するための断面図である。
【図４２】図３５に示した従来の半導体装置の製造プロ
セスの第７工程を説明するための断面図である。
セスの第７工程を説明するための断面図である。
【図４３】図３５に示した従来の半導体装置の製造プロ
セスの第８工程を説明するための断面図である。
セスの第８工程を説明するための断面図である。
【図４４】図３５に示した従来の半導体装置の製造プロ
セスの第９工程を説明するための断面図である。
セスの第９工程を説明するための断面図である。
【図４５】図３５に示した従来の半導体装置の製造プロ
セスの第１０工程を説明するための断面図である。
セスの第１０工程を説明するための断面図である。
４ａ：ｎ- コレクタ層 １３ａ，１３ｂ：ソース／ドレイン領域 １４ａ，１４ｂ：外部ベース層 １５：真性ベース層 １６：エミッタ層 １７：ベース引出し電極層 ２０：エミッタ電極層
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−124833（ＪＰ，Ａ) 特開 平５−67738（ＪＰ，Ａ) 特開 平４−276653（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8249 H01L 27/06
Claims (2)
- 【請求項１】 電界効果トランジスタとバイポーラトラ
ンジスタとを備えた半導体装置の製造方法であって、前記バイポーラトランジスタのベース領域を覆う半導体
層を形成するベース領域被覆工程と 、前記ベース領域被覆工程の後に、 前記電界効果トランジ
スタが形成される領域上にゲート絶縁層を介してゲート
電極層を形成する工程と、前記ゲート電極層をマスクとして、 前記電界効果トラン
ジスタの低濃度ソース／ドレイン領域となる領域に不純
物をイオン注入する工程と、前記ゲート電極層の側表面上にサイドウォール絶縁膜を
形成する工程と、 前記ゲート電極層および前記サイドウォール絶縁膜をマ
スクとして、前記電界効果トランジスタの高濃度ソース
／ドレイン領域となる領域および前記半導体層に不純物
をイオン注入する工程と、 前記ゲート電極層の形成後に、前記バイポーラトランジ
スタの外部ベースとなる領域表面上の前記半導体層を残
して、真性ベースとなる領域表面上の前記半導体層を除
去することによって、外部ベース電極層を形成する工程
と、 前記外部ベース電極層に不純物を導入する工程と、 前記バイポーラトランジスタの前記真性ベース層となる
領域に不純物をイオン注入する工程と、 熱処理を施すことによって、前記ソース／ドレイン領域
となる領域にイオン注入された不純物および前記真性ベ
ース層となる領域にイオン注入された不純物を電気的に
活性化するとともに前記外部ベース電極層に導入された
不純物を外部ベース層となる領域に向かって拡散させる
工程とを備えた、半導体装置の製造方法。 - 【請求項２】 前記ゲート電極層は、下から順に、不純
物を含まない多結晶シリコン膜からなる第１の層と、不
純物を含む多結晶シリコン膜からなる第２の層とを備え
ている、請求項１に記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31676993A JP3273681B2 (ja) | 1993-12-16 | 1993-12-16 | 半導体装置の製造方法 |
| US08/304,898 US5471083A (en) | 1993-12-16 | 1994-09-13 | Semiconductor device including a field effect transistor and a bipolar transistor and a method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31676993A JP3273681B2 (ja) | 1993-12-16 | 1993-12-16 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07169867A JPH07169867A (ja) | 1995-07-04 |
| JP3273681B2 true JP3273681B2 (ja) | 2002-04-08 |
Family
ID=18080726
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31676993A Expired - Fee Related JP3273681B2 (ja) | 1993-12-16 | 1993-12-16 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5471083A (ja) |
| JP (1) | JP3273681B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08162472A (ja) * | 1994-12-02 | 1996-06-21 | Mitsubishi Electric Corp | バイポーラトランジスタ，バイポーラトランジスタを有する半導体装置およびその製造方法 |
| FR2756100B1 (fr) | 1996-11-19 | 1999-02-12 | Sgs Thomson Microelectronics | Transistor bipolaire a emetteur inhomogene dans un circuit integre bicmos |
| FR2756103B1 (fr) * | 1996-11-19 | 1999-05-14 | Sgs Thomson Microelectronics | Fabrication de circuits integres bipolaires/cmos et d'un condensateur |
| FR2758004B1 (fr) * | 1996-12-27 | 1999-03-05 | Sgs Thomson Microelectronics | Transistor bipolaire a isolement dielectrique |
| US6310385B1 (en) * | 1997-01-16 | 2001-10-30 | International Rectifier Corp. | High band gap layer to isolate wells in high voltage power integrated circuits |
| JP3919885B2 (ja) * | 1997-06-18 | 2007-05-30 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
| US6331727B1 (en) * | 1998-08-07 | 2001-12-18 | Kabushiki Kaisha Toshiba | Semiconductor device and method of fabricating the same |
| US6284581B1 (en) * | 1999-02-18 | 2001-09-04 | Chartered Semiconductor Manufacturing Ltd. | Integration of bipolar and CMOS devices for sub-0.1 micrometer transistors |
| US6972466B1 (en) * | 2004-02-23 | 2005-12-06 | Altera Corporation | Bipolar transistors with low base resistance for CMOS integrated circuits |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2728458B2 (ja) * | 1988-10-11 | 1998-03-18 | 株式会社日立製作所 | 混在型半導体装置の製造方法 |
| JPH03149871A (ja) * | 1989-11-07 | 1991-06-26 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH05136350A (ja) * | 1991-11-12 | 1993-06-01 | Mitsubishi Electric Corp | 論理回路及び半導体装置 |
-
1993
- 1993-12-16 JP JP31676993A patent/JP3273681B2/ja not_active Expired - Fee Related
-
1994
- 1994-09-13 US US08/304,898 patent/US5471083A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07169867A (ja) | 1995-07-04 |
| US5471083A (en) | 1995-11-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5731617A (en) | Semiconductor device having bipolar transistor and field effect transistor | |
| US4962053A (en) | Bipolar transistor fabrication utilizing CMOS techniques | |
| JP2000286346A (ja) | 半導体装置およびその製造方法 | |
| JPH0658912B2 (ja) | バイポーラトランジスタの製造方法 | |
| JP3273681B2 (ja) | 半導体装置の製造方法 | |
| JP2708027B2 (ja) | 半導体装置およびその製造方法 | |
| JP2587444B2 (ja) | Ｃｍｏｓ技術を用いたバイポーラ・トランジスタとその製造方法 | |
| US5763920A (en) | Semiconductor integrated circuit having bipolar and MOS transistors formed on a single semiconductor substrate | |
| JP2575876B2 (ja) | 半導体装置 | |
| JP2611450B2 (ja) | 半導体集積回路及びその製造方法 | |
| JP2778126B2 (ja) | 半導体装置の製造方法 | |
| JP2633559B2 (ja) | バイポーラ―ｃｍｏｓ半導体装置の製造方法 | |
| JPH07254645A (ja) | 半導体装置の製造方法 | |
| JPH056961A (ja) | 半導体装置の製造方法 | |
| JP3062028B2 (ja) | 半導体装置の製造方法 | |
| JP3300238B2 (ja) | 半導体装置及びその製造方法 | |
| JP2573303B2 (ja) | 半導体装置の製造方法 | |
| JPH065708B2 (ja) | 半導体集積回路装置 | |
| KR0147651B1 (ko) | 바이 씨 모스 장치 및 그 제조방법 | |
| JP3656867B2 (ja) | 微細ｍｏｓトランジスタの製造方法 | |
| JPH08236760A (ja) | 半導体装置及びその製造方法 | |
| JPH11204540A (ja) | 半導体装置の製造方法 | |
| JPH08250726A (ja) | 絶縁ゲート型電界効果トランジスタおよびその製造方法 | |
| JPH03296272A (ja) | 半導体装置の製造方法 | |
| JPH1174521A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20020115 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080201 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090201 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090201 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100201 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110201 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110201 Year of fee payment: 9 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110201 Year of fee payment: 9 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110201 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120201 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |