JPH1174521A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH1174521A JPH1174521A JP24746097A JP24746097A JPH1174521A JP H1174521 A JPH1174521 A JP H1174521A JP 24746097 A JP24746097 A JP 24746097A JP 24746097 A JP24746097 A JP 24746097A JP H1174521 A JPH1174521 A JP H1174521A
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Abstract
(57)【要約】
【目的】 高耐圧で、微細化に適したＬＤＤ構造を有す
る半導体装置を提供する。 【構成】 フィールド酸化膜１２を有するｐ型半導体基
板１１上に酸化膜１３を介して設けられたゲート電極１
４と、ＬＤＤ構造を形成するｎ型の低濃度不純物領域か
らなるドレイン及びソース領域１５、１７とを備え、前
記ソース及びドレイン領域にｎ型の高不純物濃度のコン
タクト領域１６、１８を設けて耐圧の大きいＬＤＤ構造
を有する半導体装置を構成している。
る半導体装置を提供する。 【構成】 フィールド酸化膜１２を有するｐ型半導体基
板１１上に酸化膜１３を介して設けられたゲート電極１
４と、ＬＤＤ構造を形成するｎ型の低濃度不純物領域か
らなるドレイン及びソース領域１５、１７とを備え、前
記ソース及びドレイン領域にｎ型の高不純物濃度のコン
タクト領域１６、１８を設けて耐圧の大きいＬＤＤ構造
を有する半導体装置を構成している。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置及びその製造
方法に関し、特に、ＬＤＤ構造を有する高耐圧のＭＯＳ
型電界効果トランジスタ及びその製造方法に関する。
方法に関し、特に、ＬＤＤ構造を有する高耐圧のＭＯＳ
型電界効果トランジスタ及びその製造方法に関する。
【０００２】
【従来の技術】図８は典型的なＭＯＳトランジスタ３０
を示し、ｐ型半導体基板３１にフィールド酸化膜３２に
より画成された素子領域にゲート酸化膜３３を介してゲ
ート電極３４を設け、前記半導体基板３１中にｎ型ソー
ス領域３５及びドレイン領域３６を形成している。
を示し、ｐ型半導体基板３１にフィールド酸化膜３２に
より画成された素子領域にゲート酸化膜３３を介してゲ
ート電極３４を設け、前記半導体基板３１中にｎ型ソー
ス領域３５及びドレイン領域３６を形成している。
【０００３】周知のように、前記ドレイン領域３６に印
加される電圧によるドレイン電界によりホットキャリア
が前記ゲート酸化膜３３に注入され、前記ＭＯＳトラン
ジスタの特性を劣化させ、特に、このような現象は微細
なＭＯＳトランジスタで起こり易い。
加される電圧によるドレイン電界によりホットキャリア
が前記ゲート酸化膜３３に注入され、前記ＭＯＳトラン
ジスタの特性を劣化させ、特に、このような現象は微細
なＭＯＳトランジスタで起こり易い。
【０００４】前記ドレイン電界を緩和するため、図９に
示されるように、前記ゲート電極３４の側壁にそれぞれ
サイドウォール４１、４２を形成し、それらの直下の前
記ソース領域３５及びドレイン領域３６に低不純物濃度
のｎ−型領域４３、４４をそれぞれ設けている。
示されるように、前記ゲート電極３４の側壁にそれぞれ
サイドウォール４１、４２を形成し、それらの直下の前
記ソース領域３５及びドレイン領域３６に低不純物濃度
のｎ−型領域４３、４４をそれぞれ設けている。
【０００５】しかしながら、前記ｎ−型領域４３、４４
を形成することにより、デバイスサイズが大きくなり、
また、製造工程が増加し、複雑となる。
を形成することにより、デバイスサイズが大きくなり、
また、製造工程が増加し、複雑となる。
【０００６】
【発明が解決しようとする課題】本発明の目的は、高耐
圧で、微細化に適したＬＤＤ構造を有する半導体装置を
提供することにある。
圧で、微細化に適したＬＤＤ構造を有する半導体装置を
提供することにある。
【０００７】本発明の他の目的は、フィールド酸化膜下
の接合耐圧の大きいＬＤＤ構造を有する半導体装置を提
供することにある。
の接合耐圧の大きいＬＤＤ構造を有する半導体装置を提
供することにある。
【０００８】本発明の別の目的は、簡単なプロセスによ
り微細化に適した高耐圧のＬＤＤ構造を有する半導体装
置の製造方法を提供することにある。
り微細化に適した高耐圧のＬＤＤ構造を有する半導体装
置の製造方法を提供することにある。
【０００９】
【課題を解決するための手段】本発明においては、フィ
ールド酸化膜を有する第１導電型の半導体基板上に酸化
膜を介して設けられたゲート電極と、ＬＤＤ構造を形成
する第２導電型の低濃度不純物領域からなるソース及び
ドレイン領域とを備え、前記ソース及びドレイン領域に
第２導電型の高不純物濃度のコンタクト領域を設けて耐
圧の大きいＬＤＤ構造を有する半導体装置を構成してい
る。
ールド酸化膜を有する第１導電型の半導体基板上に酸化
膜を介して設けられたゲート電極と、ＬＤＤ構造を形成
する第２導電型の低濃度不純物領域からなるソース及び
ドレイン領域とを備え、前記ソース及びドレイン領域に
第２導電型の高不純物濃度のコンタクト領域を設けて耐
圧の大きいＬＤＤ構造を有する半導体装置を構成してい
る。
【００１０】また、前記ＬＤＤ構造を有する半導体装置
は、フィールド酸化膜を有する第１導電型の半導体基板
に形成された酸化膜上にポリシリコン層を被着した後、
前記ポリシリコン層をパターニングしてポリシリコンゲ
ート層を形成し、前記半導体基板に第２導電型の不純物
を導入して前記酸化膜の下部に第２導電型の低濃度不純
物領域からなるソース及びドレイン領域をセルフアライ
ンで形成し、次いで、基板表面上に層間絶縁膜を被着し
た後、前記ソース及びドレイン領域に達するように、前
記層間絶縁膜及び前記酸化膜中ににコンタクトホールを
形成し、しかる後、前記コンタクトホールをとおして前
記ソース及びドレイン領域に前記第２導電型の不純物を
高濃度に導入して前記ソース及びドレイン領域にそれぞ
れ第２導電型の高不純物濃度を有するコンタクト領域を
形成することにより製造される。
は、フィールド酸化膜を有する第１導電型の半導体基板
に形成された酸化膜上にポリシリコン層を被着した後、
前記ポリシリコン層をパターニングしてポリシリコンゲ
ート層を形成し、前記半導体基板に第２導電型の不純物
を導入して前記酸化膜の下部に第２導電型の低濃度不純
物領域からなるソース及びドレイン領域をセルフアライ
ンで形成し、次いで、基板表面上に層間絶縁膜を被着し
た後、前記ソース及びドレイン領域に達するように、前
記層間絶縁膜及び前記酸化膜中ににコンタクトホールを
形成し、しかる後、前記コンタクトホールをとおして前
記ソース及びドレイン領域に前記第２導電型の不純物を
高濃度に導入して前記ソース及びドレイン領域にそれぞ
れ第２導電型の高不純物濃度を有するコンタクト領域を
形成することにより製造される。
【００１１】
【発明の実施の形態】本発明によるＬＤＤ構造を有する
半導体装置においては、フィールド酸化膜を有する第１
導電型の半導体基板上に酸化膜を介して設けられたゲー
ト電極と、ＬＤＤ構造を形成する第２導電型の低濃度不
純物領域からなるソース及びドレイン領域とを備え、前
記ソース及びドレイン領域に第２導電型の高不純物濃度
のコンタクト領域を設けている。即ち、従来のＬＤＤ構
造を有するＭＯＳトランジスタのように、ソース及びド
レイン領域には幅広の高不純物濃度領域が形成されてお
らず、当該高不純物濃度領域に代えて、より幅の小さい
高不純物濃度のコンタクト領域を用い、デバイスサイズ
を縮小している。
半導体装置においては、フィールド酸化膜を有する第１
導電型の半導体基板上に酸化膜を介して設けられたゲー
ト電極と、ＬＤＤ構造を形成する第２導電型の低濃度不
純物領域からなるソース及びドレイン領域とを備え、前
記ソース及びドレイン領域に第２導電型の高不純物濃度
のコンタクト領域を設けている。即ち、従来のＬＤＤ構
造を有するＭＯＳトランジスタのように、ソース及びド
レイン領域には幅広の高不純物濃度領域が形成されてお
らず、当該高不純物濃度領域に代えて、より幅の小さい
高不純物濃度のコンタクト領域を用い、デバイスサイズ
を縮小している。
【００１２】また、前記ＬＤＤ構造を有する半導体装置
は、フィールド酸化膜を有する第１導電型の半導体基板
に形成された酸化膜上にポリシリコン層を被着した後、
前記ポリシリコン層をパターニングしてポリシリコンゲ
ート層を形成し、前記半導体基板に第２導電型の不純物
を導入して前記酸化膜の下部に第２導電型の低濃度不純
物領域からなるソース及びドレイン領域をセルフアライ
ンで形成し、次いで、基板表面上に層間絶縁膜を被着し
た後、前記ソース及びドレイン領域に達するように、前
記層間絶縁膜及び前記酸化膜中ににコンタクトホールを
形成し、しかる後、前記コンタクトホールをとおして前
記ソース及びドレイン領域に前記第２導電型の不純物を
高濃度に導入して前記ソース及びドレイン領域にそれぞ
れ第２導電型の高不純物濃度を有するコンタクト領域を
形成することにより製造される。
は、フィールド酸化膜を有する第１導電型の半導体基板
に形成された酸化膜上にポリシリコン層を被着した後、
前記ポリシリコン層をパターニングしてポリシリコンゲ
ート層を形成し、前記半導体基板に第２導電型の不純物
を導入して前記酸化膜の下部に第２導電型の低濃度不純
物領域からなるソース及びドレイン領域をセルフアライ
ンで形成し、次いで、基板表面上に層間絶縁膜を被着し
た後、前記ソース及びドレイン領域に達するように、前
記層間絶縁膜及び前記酸化膜中ににコンタクトホールを
形成し、しかる後、前記コンタクトホールをとおして前
記ソース及びドレイン領域に前記第２導電型の不純物を
高濃度に導入して前記ソース及びドレイン領域にそれぞ
れ第２導電型の高不純物濃度を有するコンタクト領域を
形成することにより製造される。
【００１３】
【実施例】図１は本発明の実施例によるＬＤＤ構造を有
するｎチャンネル型ＭＯＳトランジスタ１０を示し、ｐ
型半導体基板１１の表面部にはＬＯＣＯＳ酸化膜１２が
設けられ素子領域を画成している。前記素子領域にはゲ
ート酸化膜１３を介してゲート電極１４が設けられてい
る。
するｎチャンネル型ＭＯＳトランジスタ１０を示し、ｐ
型半導体基板１１の表面部にはＬＯＣＯＳ酸化膜１２が
設けられ素子領域を画成している。前記素子領域にはゲ
ート酸化膜１３を介してゲート電極１４が設けられてい
る。
【００１４】前記ゲート電極１４の一端部と前記ＬＯＣ
ＯＳ酸化膜１２の一端部間には不純物濃度が低く深さの
浅いｎ−型ドレイン領域１５を有すると共に、前記ｎ−
型ドレイン領域１５に対して不純物濃度の大きいｎ＋型
コンタクト領域１６が形成され、同様に、前記ゲート電
極１４の他端部と前記ＬＯＣＯＳ酸化膜１２の他端部間
には不純物濃度が低く深さの浅いｎ−型ソース領域１７
が設けられ、前記ｎ−型領域１７に対して不純物濃度の
大きいｎ＋型コンタクト領域１８が形成されている。
ＯＳ酸化膜１２の一端部間には不純物濃度が低く深さの
浅いｎ−型ドレイン領域１５を有すると共に、前記ｎ−
型ドレイン領域１５に対して不純物濃度の大きいｎ＋型
コンタクト領域１６が形成され、同様に、前記ゲート電
極１４の他端部と前記ＬＯＣＯＳ酸化膜１２の他端部間
には不純物濃度が低く深さの浅いｎ−型ソース領域１７
が設けられ、前記ｎ−型領域１７に対して不純物濃度の
大きいｎ＋型コンタクト領域１８が形成されている。
【００１５】前記ゲート電極１４を含む基板表面は層間
絶縁膜１９で覆われ、前記層間絶縁膜１９及び前記酸化
膜１３に形成されたコンタクトホールをとおしてそれぞ
れ前記ドレイン及びソース用の電極配線２１、２２が形
成され、また、前記層間絶縁膜１９に形成されたコンタ
クトホールを介して前記ゲート電極１４に接続された電
極配線２３が設けられる。
絶縁膜１９で覆われ、前記層間絶縁膜１９及び前記酸化
膜１３に形成されたコンタクトホールをとおしてそれぞ
れ前記ドレイン及びソース用の電極配線２１、２２が形
成され、また、前記層間絶縁膜１９に形成されたコンタ
クトホールを介して前記ゲート電極１４に接続された電
極配線２３が設けられる。
【００１６】図２は図１におけるドレイン側の拡大断面
図を示す。図から明らかなように、前記ゲート酸化膜１
３は前記ゲート電極１４の一端部から前記ＬＯＣＯＳ酸
化膜１２の一端部まで延びており、前記ゲート電極１４
の一端部と前記ドレイン用の電極配線２１の一端部との
幅をｗ１、前記ドレイン用の電極配線２１の他端部と前
記ＬＯＣＯＳ酸化膜１２の一端部との幅をｗ２、前記ド
レイン用の電極配線２１の幅をｗ３とすると、前記ゲー
ト酸化膜１３のそれぞれ幅ｗ１及びｗ２を有するオフセ
ット部のほぼ直下にそれぞれｎ−型ドレイン領域が形成
され、幅ｗ３の前記ドレイン用の電極配線２１のほぼ直
下にｎ＋型コンタクト領域１６が設けられている。
図を示す。図から明らかなように、前記ゲート酸化膜１
３は前記ゲート電極１４の一端部から前記ＬＯＣＯＳ酸
化膜１２の一端部まで延びており、前記ゲート電極１４
の一端部と前記ドレイン用の電極配線２１の一端部との
幅をｗ１、前記ドレイン用の電極配線２１の他端部と前
記ＬＯＣＯＳ酸化膜１２の一端部との幅をｗ２、前記ド
レイン用の電極配線２１の幅をｗ３とすると、前記ゲー
ト酸化膜１３のそれぞれ幅ｗ１及びｗ２を有するオフセ
ット部のほぼ直下にそれぞれｎ−型ドレイン領域が形成
され、幅ｗ３の前記ドレイン用の電極配線２１のほぼ直
下にｎ＋型コンタクト領域１６が設けられている。
【００１７】例えば、チャンネル長が３ミクロンのデバ
イスについて、ｗ１、ｗ２及びｗ３はそれぞれ１．５ミ
クロン、１．５ミクロン及び２ミクロンを有する。これ
に対して、従来の高不純物濃度ドレイン領域の幅は５ミ
クロンである。
イスについて、ｗ１、ｗ２及びｗ３はそれぞれ１．５ミ
クロン、１．５ミクロン及び２ミクロンを有する。これ
に対して、従来の高不純物濃度ドレイン領域の幅は５ミ
クロンである。
【００１８】それ故、ドレイン領域の幅はｗ１、ｗ２及
びｗ３の合計で与えられるが、前記ドレイン用の電極配
線２１の幅ｗ３は従来のＬＤＤ構造を有するＭＯＳトラ
ンジスタにおける前記高不純物濃度領域の幅に比べて極
めて小さく、その分デバイスサイズを縮小することがで
き、さらにドレイン耐圧、ＬＯＣＯＳ酸化膜下のチャン
ネルストップ（図示していない）との接合耐圧に応じ
て、前記ゲート酸化膜１３の前記オフセット部の幅ｗ１
及びｗ２を制御することによりデバイスサイズを一層縮
小することが可能となり、高耐圧で高集積化に適したＭ
ＯＳデバイスが得られる。
びｗ３の合計で与えられるが、前記ドレイン用の電極配
線２１の幅ｗ３は従来のＬＤＤ構造を有するＭＯＳトラ
ンジスタにおける前記高不純物濃度領域の幅に比べて極
めて小さく、その分デバイスサイズを縮小することがで
き、さらにドレイン耐圧、ＬＯＣＯＳ酸化膜下のチャン
ネルストップ（図示していない）との接合耐圧に応じ
て、前記ゲート酸化膜１３の前記オフセット部の幅ｗ１
及びｗ２を制御することによりデバイスサイズを一層縮
小することが可能となり、高耐圧で高集積化に適したＭ
ＯＳデバイスが得られる。
【００１９】図３乃至図８は前記ｎチャンネル型ＭＯＳ
トランジスタ１０の製造方法を示し、図３に示すよう
に、ＬＯＣＯＳ技術によりｐ型半導体基板１１にフィー
ルド酸化膜１２を生成して素子領域を画成した後、前記
素子領域の表面にゲート酸化膜１３を形成する。しかる
後、前記ゲート酸化膜１３上にノンドープのポリシリコ
ンを被着しパターニングした後、燐（Ｐ）をイオン注入
し熱拡散させてポリシリコンゲート層２４を形成する。
トランジスタ１０の製造方法を示し、図３に示すよう
に、ＬＯＣＯＳ技術によりｐ型半導体基板１１にフィー
ルド酸化膜１２を生成して素子領域を画成した後、前記
素子領域の表面にゲート酸化膜１３を形成する。しかる
後、前記ゲート酸化膜１３上にノンドープのポリシリコ
ンを被着しパターニングした後、燐（Ｐ）をイオン注入
し熱拡散させてポリシリコンゲート層２４を形成する。
【００２０】図４に示すように、Ａｓイオンをドーズ量
３×１０１２ｃｍ−２、加速電圧３５ＫｅＶで前記ゲー
ト酸化膜１３をとおして前記半導体基板１１に注入し
て、不純物濃度が１×１０１７ｃｍ−３で深さの浅いｎ
−型ドレイン及びソース領域１５、１７をセルフアライ
ンで形成すると共に、前記ポリシリコン層２４もさらに
ドープされてゲート電極１４が形成される。
３×１０１２ｃｍ−２、加速電圧３５ＫｅＶで前記ゲー
ト酸化膜１３をとおして前記半導体基板１１に注入し
て、不純物濃度が１×１０１７ｃｍ−３で深さの浅いｎ
−型ドレイン及びソース領域１５、１７をセルフアライ
ンで形成すると共に、前記ポリシリコン層２４もさらに
ドープされてゲート電極１４が形成される。
【００２１】図５に示すように、ＣＶＤ法により基板表
面上にシリコン酸化膜、ＰＳＧ、ＢＰＳＧ等の層間絶縁
膜１９を被着した後、図６に示すように、前記層間絶縁
膜１９上にレジスト膜２５を形成する。しかる後、前記
レジスト膜２５をパターニングして前記ｎ−型ドレイン
及びソース領域１５、１７に対応するコンタクト形成用
の開口部を設け、前記開口部をとおして前記層間絶縁膜
１９及び前記酸化膜１３を選択的に除去して前記ｎ−型
ドレイン及びソース領域１５、１７に対するコンタクト
ホール２６、２７を形成する。次いで、Ａｓイオンをド
ーズ量５×１０１５ｃｍ−２、加速電圧３５ＫｅＶで前
記ｎ−型ドレイン及びソース領域１５、１７に選択的に
注入して不純物濃度が５×１０２０ｃｍ−３で前記ｎ−
型領域１５、１７よりも深さの大きいｎ＋型コンタクト
領域１６、１８を形成する。
面上にシリコン酸化膜、ＰＳＧ、ＢＰＳＧ等の層間絶縁
膜１９を被着した後、図６に示すように、前記層間絶縁
膜１９上にレジスト膜２５を形成する。しかる後、前記
レジスト膜２５をパターニングして前記ｎ−型ドレイン
及びソース領域１５、１７に対応するコンタクト形成用
の開口部を設け、前記開口部をとおして前記層間絶縁膜
１９及び前記酸化膜１３を選択的に除去して前記ｎ−型
ドレイン及びソース領域１５、１７に対するコンタクト
ホール２６、２７を形成する。次いで、Ａｓイオンをド
ーズ量５×１０１５ｃｍ−２、加速電圧３５ＫｅＶで前
記ｎ−型ドレイン及びソース領域１５、１７に選択的に
注入して不純物濃度が５×１０２０ｃｍ−３で前記ｎ−
型領域１５、１７よりも深さの大きいｎ＋型コンタクト
領域１６、１８を形成する。
【００２２】図７に示すように、レジストパターンを用
いて前記層間絶縁膜１９を選択的に除去し、前記ゲート
電極１４に対するコンタクトホール２８を形成する。し
かる後、基板表面にＡｌのような金属を被着してパター
ニングを行い、図１に示したように、前記ｎ＋型コンタ
クト領域１６、１８並びに前記ゲート電極１４にそれぞ
れ電極配線２１、２２、２３を形成する。
いて前記層間絶縁膜１９を選択的に除去し、前記ゲート
電極１４に対するコンタクトホール２８を形成する。し
かる後、基板表面にＡｌのような金属を被着してパター
ニングを行い、図１に示したように、前記ｎ＋型コンタ
クト領域１６、１８並びに前記ゲート電極１４にそれぞ
れ電極配線２１、２２、２３を形成する。
【００２３】このような製造方法によれば、従来技術の
ようにサイドウォール用の絶縁膜の堆積、除去工程が不
要となり、ＬＤＤ構造を２回のイオン注入により形成す
ることも必要とせず、製造工程が簡略化される。また、
図６及び図７に示したように、ドレイン及びソース領域
用の前記電極配線２１、２２を形成する前記コンタクト
ホール２６、２７をとおして前記ｎ＋型コンタクト領域
１６、１８を設けているので、製造工程が一層簡略化さ
れる。
ようにサイドウォール用の絶縁膜の堆積、除去工程が不
要となり、ＬＤＤ構造を２回のイオン注入により形成す
ることも必要とせず、製造工程が簡略化される。また、
図６及び図７に示したように、ドレイン及びソース領域
用の前記電極配線２１、２２を形成する前記コンタクト
ホール２６、２７をとおして前記ｎ＋型コンタクト領域
１６、１８を設けているので、製造工程が一層簡略化さ
れる。
【００２４】
【発明の効果】本発明によるＬＤＤ構造を有するＭＯＳ
トランジスタによれば、従来のＬＤＤ構造を有するＭＯ
Ｓトランジスタにおける高不純物濃度領域に比べて極め
て狭い高不純物濃度領域を形成することができる。それ
故、デバイスサイズを縮小することができ、さらにドレ
イン耐圧、ＬＯＣＯＳ酸化膜下のチャンネルストップと
の接合耐圧に応じて、前記ゲート酸化膜１３の前記オフ
セット部の幅を制御することによりデバイスサイズを一
層縮小することが可能となり、製造工程を増加させるこ
となく高耐圧で高集積化に適したＭＯＳデバイスが得ら
れる。
トランジスタによれば、従来のＬＤＤ構造を有するＭＯ
Ｓトランジスタにおける高不純物濃度領域に比べて極め
て狭い高不純物濃度領域を形成することができる。それ
故、デバイスサイズを縮小することができ、さらにドレ
イン耐圧、ＬＯＣＯＳ酸化膜下のチャンネルストップと
の接合耐圧に応じて、前記ゲート酸化膜１３の前記オフ
セット部の幅を制御することによりデバイスサイズを一
層縮小することが可能となり、製造工程を増加させるこ
となく高耐圧で高集積化に適したＭＯＳデバイスが得ら
れる。
【図面の簡単な説明】
【図１】本発明の第１の実施例によるｎチャンネル型Ｍ
ＯＳトランジスタを示す断面図である。
ＯＳトランジスタを示す断面図である。
【図２】前記ｎチャンネル型ＭＯＳトランジスタのドレ
イン側の拡大断面を示す図である。
イン側の拡大断面を示す図である。
【図３】本発明の実施例による前記ｎチャンネル型ＭＯ
Ｓトランジスタの製造工程の一部を示す断面図である。
Ｓトランジスタの製造工程の一部を示す断面図である。
【図４】本発明の実施例による前記ｎチャンネル型ＭＯ
Ｓトランジスタの製造工程の一部を示す断面図である。
Ｓトランジスタの製造工程の一部を示す断面図である。
【図５】本発明の実施例による前記ｎチャンネル型ＭＯ
Ｓトランジスタの製造工程の一部を示す断面図である。
Ｓトランジスタの製造工程の一部を示す断面図である。
【図６】本発明の実施例による前記ｎチャンネル型ＭＯ
Ｓトランジスタの製造工程の一部を示す断面図である。
Ｓトランジスタの製造工程の一部を示す断面図である。
【図７】本発明の実施例による前記ｎチャンネル型ＭＯ
Ｓトランジスタの製造工程の一部を示す断面図である。
Ｓトランジスタの製造工程の一部を示す断面図である。
【図８】従来のＭＯＳトランジスタを概略的に示す断面
図である。
図である。
【図９】従来のＬＤＤ構造を有するＭＯＳトランジスタ
を概略的に示す断面図である。
を概略的に示す断面図である。
１０…ｎチャンネル型ＭＯＳトランジスタ、１１…ｐ型
半導体基板、１２…ＬＯＣＯＳ酸化膜、１３…ゲート酸
化膜、１４…ゲート電極、１５…ｎ−型ドレイン領域、
１６…ｎ＋型コンタクト領域、１７…ｎ−型ソース領
域、１８…ｎ＋型コンタクト領域、１９…層間絶縁膜、
２１、２２…ドレイン及びソース用の電極配線、２３…
ゲート電極用電極配線、２４…ポリシリコンゲート層、
２６、２７、２８…コンタクトホール
半導体基板、１２…ＬＯＣＯＳ酸化膜、１３…ゲート酸
化膜、１４…ゲート電極、１５…ｎ−型ドレイン領域、
１６…ｎ＋型コンタクト領域、１７…ｎ−型ソース領
域、１８…ｎ＋型コンタクト領域、１９…層間絶縁膜、
２１、２２…ドレイン及びソース用の電極配線、２３…
ゲート電極用電極配線、２４…ポリシリコンゲート層、
２６、２７、２８…コンタクトホール
Claims (3)
- 【請求項１】 フィールド酸化膜を有する第１導電型の
半導体基板上に酸化膜を介して設けられたゲート電極
と、ＬＤＤ構造を形成する第２導電型の低濃度不純物領
域からなるソース及びドレイン領域とを具備し、前記ソ
ース及びドレイン領域に第２導電型の高不純物濃度を有
するコンタクト領域を設けることを特徴とする半導体装
置。 - 【請求項２】 前記酸化膜は前記ゲート電極の端部から
前記フィールド酸化膜の端部に延びるオフセット部を有
し、前記オフセット部の下部には前記第２導電型の低濃
度不純物領域からなる前記ソース及びドレイン領域が設
けられていることを特徴とする請求項１記載の半導体装
置。 - 【請求項３】 フィールド酸化膜を有する第１導電型の
半導体基板に形成された酸化膜上にポリシリコン層を被
着する工程と、 前記ポリシリコン層をパターニングして前記酸化膜上に
ポリシリコンゲート層を形成する工程と、 前記半導体基板に第２導電型の不純物を導入して前記酸
化膜の下部に第２導電型の低濃度不純物領域からなるソ
ース及びドレイン領域を形成する工程と、 基板表面上に層間絶縁膜を被着する工程と、 前記ソース及びドレイン領域に達するように、前記層間
絶縁膜及び前記酸化膜中ににコンタクトホールを形成す
る工程と、 前記コンタクトホールをとおして前記ソース及びドレイ
ン領域に前記第２導電型の不純物を高濃度に導入して前
記ソース及びドレイン領域にそれぞれ第２導電型の高不
純物濃度を有するコンタクト領域を形成する工程とを含
むことを特徴とするＬＤＤ構造を有する半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24746097A JPH1174521A (ja) | 1997-08-29 | 1997-08-29 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24746097A JPH1174521A (ja) | 1997-08-29 | 1997-08-29 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1174521A true JPH1174521A (ja) | 1999-03-16 |
Family
ID=17163786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24746097A Pending JPH1174521A (ja) | 1997-08-29 | 1997-08-29 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1174521A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002057333A (ja) * | 2000-03-22 | 2002-02-22 | Seiko Instruments Inc | 半導体装置と及びその製造方法 |
-
1997
- 1997-08-29 JP JP24746097A patent/JPH1174521A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002057333A (ja) * | 2000-03-22 | 2002-02-22 | Seiko Instruments Inc | 半導体装置と及びその製造方法 |
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