JPH03149871A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03149871A JPH03149871A JP28944289A JP28944289A JPH03149871A JP H03149871 A JPH03149871 A JP H03149871A JP 28944289 A JP28944289 A JP 28944289A JP 28944289 A JP28944289 A JP 28944289A JP H03149871 A JPH03149871 A JP H03149871A
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔目 次〕
概要
産業上の利用分野
従来の技ｉＮ（第２図）
発明が解決しようとする課題
課題を解決する手段
作用
実施例（第り図）
発明の効果
〔概 要〕
半導体装置の製造方法、更に詳しく言えば、バイポーラ
トランジスタと絶縁ゲート型電界効果トランジスタとを
形成する半導体装置の製造方法に関し、 工程の短縮を図ることにより、製造コストの低減を図り
、かつ半導体装置の歩留りを向上させることができる半
導体ｖｔｉＩｆの製造方法を優供することを目的とし、 バイポーラトランジスタ形成部に第１の開口部を有し、
絶縁ゲート型電界効果トランジスタ形成部に第２の開口
部を有する半導体膜を形成し、バイポーラトランジスタ
形成部にベース領域を形成すると同時に絶縁ゲート型電
界効果トランジスタ形成部にソース・ドレイン領域を形
成し、第１の開口部の絶縁膜を除去して第３の開口部を
形成し、第３の開口部の半導体基板の表面にエミッタ領
域を形成すること、第３の開口部にエミッタ電極を形成
すること、第２の開口部にゲート電極を形成することを
行うように構成する。
トランジスタと絶縁ゲート型電界効果トランジスタとを
形成する半導体装置の製造方法に関し、 工程の短縮を図ることにより、製造コストの低減を図り
、かつ半導体装置の歩留りを向上させることができる半
導体ｖｔｉＩｆの製造方法を優供することを目的とし、 バイポーラトランジスタ形成部に第１の開口部を有し、
絶縁ゲート型電界効果トランジスタ形成部に第２の開口
部を有する半導体膜を形成し、バイポーラトランジスタ
形成部にベース領域を形成すると同時に絶縁ゲート型電
界効果トランジスタ形成部にソース・ドレイン領域を形
成し、第１の開口部の絶縁膜を除去して第３の開口部を
形成し、第３の開口部の半導体基板の表面にエミッタ領
域を形成すること、第３の開口部にエミッタ電極を形成
すること、第２の開口部にゲート電極を形成することを
行うように構成する。
〔産業上の利用分野］
本発明は、半導体装置の製造方法に関し、更に詳しく言
えば、バイポーラトランジスタと絶縁ゲート型電界効果
トランジスタとを同一のチップ上などに形成する半導体
装置の製造方法に関する。
えば、バイポーラトランジスタと絶縁ゲート型電界効果
トランジスタとを同一のチップ上などに形成する半導体
装置の製造方法に関する。
近年、半導体装置の高速化・高密度化に伴い、バイポー
ラトランジスタと絶縁ゲート型電界効果トランジスタと
を同一のチップ上に形成した半導体装Ｗ（ＢｉＭＯＳ）
が作成されるようになっている。しかし、特徴の異なる
トランジスタを同時に作成するため、その製造技術は難
しく、また多大な製造コストがかかってし−まう、そこ
で、このような問題を解決するための技術が望まれてい
る。
ラトランジスタと絶縁ゲート型電界効果トランジスタと
を同一のチップ上に形成した半導体装Ｗ（ＢｉＭＯＳ）
が作成されるようになっている。しかし、特徴の異なる
トランジスタを同時に作成するため、その製造技術は難
しく、また多大な製造コストがかかってし−まう、そこ
で、このような問題を解決するための技術が望まれてい
る。
１１１２図（ａ）〜（ｑ）は、バイポーラトランジスタ
と絶縁ゲート型電界効果トランジスタ（ＮＯＳＦＥＴ）
とを同一のチップ上に形成する従来例の半導体装置の製
造方法を説明する断面図である。この製造方法では、ま
ずにＩＳＦＩ！Ｔを形成した（同図（ａ）〜（ｉ））後
、次にバイポーラトランジスタを作成している（同図（
ｊ）〜（ｑ））、以下、その製造方法について説明する
。
と絶縁ゲート型電界効果トランジスタ（ＮＯＳＦＥＴ）
とを同一のチップ上に形成する従来例の半導体装置の製
造方法を説明する断面図である。この製造方法では、ま
ずにＩＳＦＩ！Ｔを形成した（同図（ａ）〜（ｉ））後
、次にバイポーラトランジスタを作成している（同図（
ｊ）〜（ｑ））、以下、その製造方法について説明する
。
まず、同図（ａ）に示すように、バイポーラトランジス
タとＩ９１５ＰＥＴとを形成すべき部分を除いてＳｉ基
ｖｉ１にフィールド酸化Ｍ２を形成する。
タとＩ９１５ＰＥＴとを形成すべき部分を除いてＳｉ基
ｖｉ１にフィールド酸化Ｍ２を形成する。
次に、このバイポーラトランジスタ部とＭＯＳＦ！Ｔ部
にゲート絶縁膜となるＳｉｎｇ膜３を形成する（同図（
ｂ））。
にゲート絶縁膜となるＳｉｎｇ膜３を形成する（同図（
ｂ））。
次イテ、ＩＩＩＳＦＥＴ形成部の５１０ｄ１１３のみを
残し、バイポーラトランジスタ形成部のＳｉＯ□１１３
を除去した（同図（Ｃ））後、ベース引出し電極及びゲ
ート電極となるシリコンｌＩ４を形成する（同図（ｄ）
）。
残し、バイポーラトランジスタ形成部のＳｉＯ□１１３
を除去した（同図（Ｃ））後、ベース引出し電極及びゲ
ート電極となるシリコンｌＩ４を形成する（同図（ｄ）
）。
続いて、レジストＭ５の開口部５ａを介してｎｉＳＦＥ
Ｔ部のシリコンＷＩＡ４にのみリンイオンを注入し、ゲ
ート電極となる部分のシリコン１１４をｎ型化する（同
図（ｅ））。
Ｔ部のシリコンＷＩＡ４にのみリンイオンを注入し、ゲ
ート電極となる部分のシリコン１１４をｎ型化する（同
図（ｅ））。
次に、ＭＯＳＦＩ！Ｔ形成部のシリコン膜４をパターニ
ングしてゲート制御電極４ａとその下にゲート酸化膜３
ａとを形成した（同図（ｆ））後、加熱してイオン注入
のためのプロフキング酸化股としてのＳｉＯ＊Ｉ１６を
形成する（同図（ｇ））。
ングしてゲート制御電極４ａとその下にゲート酸化膜３
ａとを形成した（同図（ｆ））後、加熱してイオン注入
のためのプロフキング酸化股としてのＳｉＯ＊Ｉ１６を
形成する（同図（ｇ））。
次に、ＩＩＩＳＦＥＴ形成部のゲート電極４ａをマスク
としてこのゲート電極４ａの両側のＳｉ基板１にボロン
をイオン注入してｐ°型のイオン注入領域７を形成する
とともに、バイポーラトランジスタ形成部のシリコン１
１４にもボロンをイオン注入してｃ型化する（同図（ｈ
））。
としてこのゲート電極４ａの両側のＳｉ基板１にボロン
をイオン注入してｐ°型のイオン注入領域７を形成する
とともに、バイポーラトランジスタ形成部のシリコン１
１４にもボロンをイオン注入してｃ型化する（同図（ｈ
））。
次いで、全面に層間絶ａＷ１１としてのＰＳＧｌ１８を
形成した（同図（ｉ））後、バイポーラトランジスタ形
成部のＰ Ｓ Ｇ １１１８ 、 ＳｉＯｚＮ ３及び
シリコン膜４を選択的に除去・貫通して内部ベース領域
を形成するための開口部９を形成し、この開口部９０周
辺にｐ°型のシリコン膜からなるベース引出し電極４ｂ
を形成する（同図（ｊ））。
形成した（同図（ｉ））後、バイポーラトランジスタ形
成部のＰ Ｓ Ｇ １１１８ 、 ＳｉＯｚＮ ３及び
シリコン膜４を選択的に除去・貫通して内部ベース領域
を形成するための開口部９を形成し、この開口部９０周
辺にｐ°型のシリコン膜からなるベース引出し電極４ｂ
を形成する（同図（ｊ））。
続いて、加熱処理を行い、ベース引出し電極４ｂからボ
ロンをＳｉ基板１に導入して外部ベース領域ｌｌを形成
するとともに、ＦＩＩＳＦＩ！Ｔ形成部のゲート電極４
ａの両側のイオン注入領域７ａ、７ｂのボロンをＳｉ基
板ｌ内部に拡散してソース（Ｓ）／ドレイン（Ｄ）領域
１２ａ、１２ｂを形成する。このとき、開口部９の底部
及び側壁のベース引出し電極４ｂにはＳｉｎｇｌ！１１
０が形成される（同図（ｋ））。
ロンをＳｉ基板１に導入して外部ベース領域ｌｌを形成
するとともに、ＦＩＩＳＦＩ！Ｔ形成部のゲート電極４
ａの両側のイオン注入領域７ａ、７ｂのボロンをＳｉ基
板ｌ内部に拡散してソース（Ｓ）／ドレイン（Ｄ）領域
１２ａ、１２ｂを形成する。このとき、開口部９の底部
及び側壁のベース引出し電極４ｂにはＳｉｎｇｌ！１１
０が形成される（同図（ｋ））。
次に、バイポーラトランジスタ形成部の開口部９からＳ
ｉ基板１にボロンをイオン注入して外部ベース領域１１
の内側に内部ベースｗｉ域となるイオン注入領域１３を
形成する（同図（１））。
ｉ基板１にボロンをイオン注入して外部ベース領域１１
の内側に内部ベースｗｉ域となるイオン注入領域１３を
形成する（同図（１））。
次いで、全面にシリコン１１１４を形成した（同図（ｍ
））後、異方性エッチングを行い開口部９の側壁にシリ
コン１ｇ１１１４のサイドウォール１４ａを形成する。
））後、異方性エッチングを行い開口部９の側壁にシリ
コン１ｇ１１１４のサイドウォール１４ａを形成する。
その後、加熱処理を行いイオン注入領域１３のボロンを
Ｓｉ基板ｌ内に拡散して内部ベース領域１３ａを形成し
た後、サイドウォール１４ａをマスクとして開口部９の
底部にエミッタ領域を形成するため、この開口部９より
も小さい開口部１５を形成する（同図（ｎ））。
Ｓｉ基板ｌ内に拡散して内部ベース領域１３ａを形成し
た後、サイドウォール１４ａをマスクとして開口部９の
底部にエミッタ領域を形成するため、この開口部９より
も小さい開口部１５を形成する（同図（ｎ））。
続いて、全面にシリコン膜１６を形成した（同図（Ｏ）
）後、このシリコン１１１６に砒素をイオン注入し、−
ｎ°型化する。その後、加熱処理を行いシリコン１１１
６から５１基板１に砒素を導入して内部ベース領域１３
ａ内にエミッタ領域１７を形成する（同図（ｐ））。
）後、このシリコン１１１６に砒素をイオン注入し、−
ｎ°型化する。その後、加熱処理を行いシリコン１１１
６から５１基板１に砒素を導入して内部ベース領域１３
ａ内にエミッタ領域１７を形成する（同図（ｐ））。
次に、シリコン１１１６をパターニングしてエミッタ電
極１６ａを形成し、さらにこれに接続する＾ｌからなる
エミッタ配線１８ａを形成するとともに、ベース引出し
電極４ｂ上、Ｓ／ＤＩＮ域１２ａ、 １２ｂ上及びゲー
ト電極４ａ上の絶縁膜に開口部を形成し、この開口部を
介して＾１からなるベース配線１８ｂ、ソース（Ｓ）／
ドレイン（Ｄ）配線１８ｃ、１８ｅ及びゲート配線１８
ｄを形成する（同図（ｑ））。
極１６ａを形成し、さらにこれに接続する＾ｌからなる
エミッタ配線１８ａを形成するとともに、ベース引出し
電極４ｂ上、Ｓ／ＤＩＮ域１２ａ、 １２ｂ上及びゲー
ト電極４ａ上の絶縁膜に開口部を形成し、この開口部を
介して＾１からなるベース配線１８ｂ、ソース（Ｓ）／
ドレイン（Ｄ）配線１８ｃ、１８ｅ及びゲート配線１８
ｄを形成する（同図（ｑ））。
このようにしてバイポーラトランジスタとをｌｌｓＦＩ
ＥＴとが同一チップ上に形成される。
ＥＴとが同一チップ上に形成される。
〔発明が解決しようとする課ＩＩ）
ところで、バイポーラトランジスタとＩｌｌ−ＳＦＩ！
Ｔとは製造工程上はとんど共通点がないため、各々別々
に作成しており、ＭＩＳＦＥＴ部を形成している間はバ
イポーラトランジスタ部の形成は行われず、また逆にバ
イポーラトランジスタ部を形成している間はＦＩＩＳＦ
ＥＴ部の形成は行われないというように同一の工程でお
互いの工程を兼ねることはほとんどない、。
Ｔとは製造工程上はとんど共通点がないため、各々別々
に作成しており、ＭＩＳＦＥＴ部を形成している間はバ
イポーラトランジスタ部の形成は行われず、また逆にバ
イポーラトランジスタ部を形成している間はＦＩＩＳＦ
ＥＴ部の形成は行われないというように同一の工程でお
互いの工程を兼ねることはほとんどない、。
従って、工程数が増加し、このため、製造コストが増え
、かつ半導体装置の歩留りが低下するという問題がある
。
、かつ半導体装置の歩留りが低下するという問題がある
。
本発明は、かかる従来例の問題点に厳みて創作されたも
のであり、工程の短縮を図ることにより、製造コストの
低減を図り、かつ半導体装置の歩留りを向上させること
ができる半導体装置の製造方法を贅供することを目的と
するものである。
のであり、工程の短縮を図ることにより、製造コストの
低減を図り、かつ半導体装置の歩留りを向上させること
ができる半導体装置の製造方法を贅供することを目的と
するものである。
（！ｌｌｌｉを解決するための手段）
上記課題は、バイポーラトランジスタと絶縁ゲ−Ｆ型電
界効果トランジスタとを形成する半導体装置の製造方法
において、一導電型の半導体基板上に、バイポーラトラ
ンジスタ形成部には第１の開口部を有し、Ｉ！緑ゲート
型電界効果トランジスタ形成部にはゲート領域となる第
２の開口部を有する逆導電型の第１の半導体膜を形成す
る工程と、前記第１及び第２の開口部の底部の半導体基
板表面と、該第１及び第２の開口部の側壁とに絶縁膜を
形成する工程と、前記第１の開口部の底部の半導体基板
の表面に逆導電型の不純物を選択的にイオン注入してイ
オン注入領域を形成する工程と、加熱処理を行い、前記
バイポーラトランジスタ形成部においては残存する半導
体膜から逆導電型の不純物を半導体基板に導入して外部
ベース領域を形成するとともに、前記イオン注入領域の
不純物を拡散して逆導電型の内部ベース領域を形成し、
前記絶縁ゲート型電界効果トランジスタ形成部において
は残存する半導体膜から逆導電型の不純物を半導体基板
に導入して逆導電型のソース・ドレイン領域を形成する
工程と、前記第１の開口部の底部の絶縁膜をエッチング
・除去して第３の開口部を形成する工程と、その後、前
記第３の開口部の底部の半導体基板の表面に前記一導電
型の不純物を導入してエミッタ領域を形成すること、前
記第３の開口部にエミッタ電極を形成すること及び前記
第２の開口部にゲート電極を形成することを行う工程と
を有することを特徴とする半導体装置の製造方法によっ
て解決される。
界効果トランジスタとを形成する半導体装置の製造方法
において、一導電型の半導体基板上に、バイポーラトラ
ンジスタ形成部には第１の開口部を有し、Ｉ！緑ゲート
型電界効果トランジスタ形成部にはゲート領域となる第
２の開口部を有する逆導電型の第１の半導体膜を形成す
る工程と、前記第１及び第２の開口部の底部の半導体基
板表面と、該第１及び第２の開口部の側壁とに絶縁膜を
形成する工程と、前記第１の開口部の底部の半導体基板
の表面に逆導電型の不純物を選択的にイオン注入してイ
オン注入領域を形成する工程と、加熱処理を行い、前記
バイポーラトランジスタ形成部においては残存する半導
体膜から逆導電型の不純物を半導体基板に導入して外部
ベース領域を形成するとともに、前記イオン注入領域の
不純物を拡散して逆導電型の内部ベース領域を形成し、
前記絶縁ゲート型電界効果トランジスタ形成部において
は残存する半導体膜から逆導電型の不純物を半導体基板
に導入して逆導電型のソース・ドレイン領域を形成する
工程と、前記第１の開口部の底部の絶縁膜をエッチング
・除去して第３の開口部を形成する工程と、その後、前
記第３の開口部の底部の半導体基板の表面に前記一導電
型の不純物を導入してエミッタ領域を形成すること、前
記第３の開口部にエミッタ電極を形成すること及び前記
第２の開口部にゲート電極を形成することを行う工程と
を有することを特徴とする半導体装置の製造方法によっ
て解決される。
・ ［作 用］
本発明の製造方法においては、ベース引出し電極及びソ
ース（Ｓ）／ドレイン（Ｄ）引出し電極とを共通の逆導
電型の半導体膜で同時に形成し、また、この逆導電型の
半導体膜からの不純物の拡散により外部ベース領域とＳ
／ Ｄ １１１域とを同時に形成している。さらに、
エミッタ電極とゲート電極とを同時に形成することがで
きる。このようにバイポーラトランジスタと絶縁ゲート
型電界効果トランジスタ（１ｌｌｓＰＩ！Ｔ）とを共通
の工程で製造している。
ース（Ｓ）／ドレイン（Ｄ）引出し電極とを共通の逆導
電型の半導体膜で同時に形成し、また、この逆導電型の
半導体膜からの不純物の拡散により外部ベース領域とＳ
／ Ｄ １１１域とを同時に形成している。さらに、
エミッタ電極とゲート電極とを同時に形成することがで
きる。このようにバイポーラトランジスタと絶縁ゲート
型電界効果トランジスタ（１ｌｌｓＰＩ！Ｔ）とを共通
の工程で製造している。
このため、従来の場合、バイポーラトランジスタとｌｌ
Ｉｔｓｐｉｔとをそれぞれ単独に作成するのに必要な工
程数を加算した工程数が必要であったのに比較して、本
発明の製造方法によれば、はぼバイポーラトランジスタ
又は１９１５ＦＩ！Ｔどちらか一方を作成するのに必要
な工程数まで大幅に減少できる。
Ｉｔｓｐｉｔとをそれぞれ単独に作成するのに必要な工
程数を加算した工程数が必要であったのに比較して、本
発明の製造方法によれば、はぼバイポーラトランジスタ
又は１９１５ＦＩ！Ｔどちらか一方を作成するのに必要
な工程数まで大幅に減少できる。
これにより、工程の大幅な簡略化を図ることができるの
で、製造コストの低減を図ることができ、かつ工程数の
増加に伴う歩留りの低下を防止することができる。
で、製造コストの低減を図ることができ、かつ工程数の
増加に伴う歩留りの低下を防止することができる。
以下、本発明を図示の一実施例により具体的に説明する
。
。
第１図（ａ）〜（１）は、本発明の実施例に係るバイポ
ーラトランジスタとＩＩＩＩｓＰ！Ｔとを同一チップ内
に作成する半導体装置の製造方法を説明する断面図であ
る。
ーラトランジスタとＩＩＩＩｓＰ！Ｔとを同一チップ内
に作成する半導体装置の製造方法を説明する断面図であ
る。
まず、同図（ａ）に示すように、バイポーラトランジス
タ及びｔｌｌｓＰＩ！Ｔを形成すべき部分を残してｎ型
のＳｉ基板（半導体基板）２１にフィールド酸化Ｗ！Ｉ
２２を形成する。このｎ型のＳｉ基板２１は、ｐ型の引
ウェハの表面にｎ型のエピタキシャル層が形成されたも
のが用いられる。フィールド酸化膜２２の形成後、素子
が形成されるｎ型エピタキ −シャル層を分離する分ｗ
ａ域が形成される。
タ及びｔｌｌｓＰＩ！Ｔを形成すべき部分を残してｎ型
のＳｉ基板（半導体基板）２１にフィールド酸化Ｗ！Ｉ
２２を形成する。このｎ型のＳｉ基板２１は、ｐ型の引
ウェハの表面にｎ型のエピタキシャル層が形成されたも
のが用いられる。フィールド酸化膜２２の形成後、素子
が形成されるｎ型エピタキ −シャル層を分離する分ｗ
ａ域が形成される。
次に、ＣＶＤ法により膜厚約３０００人の第１のシリコ
ン膜（半導体１１１）２３を全面に形成した（同図（ｂ
））後、ドーズ量Ｉ ＸＩＯ”ｃｍ−富のボロンをイオ
ン注入して第１のシリコン膜２３をｐ型化する（同図（
ｃ））。
ン膜（半導体１１１）２３を全面に形成した（同図（ｂ
））後、ドーズ量Ｉ ＸＩＯ”ｃｍ−富のボロンをイオ
ン注入して第１のシリコン膜２３をｐ型化する（同図（
ｃ））。
次いで、ＣＶＤ法により層間絶縁膜としての膜厚約４０
００人の９０□Ｉ！２４を形成した後、バイポーラトラ
ンジスタ形成部及び酊ＳＰＩＴ形成部のＳｉｎ、膜２４
と第１のシリコンＩｌｉ２３とを貫通してそれぞれ第１
の開口部２５ａ及び第２の開口部２５ｂを形成する。こ
の第２の開口部２５ｂは、帯形状に形成し、帯形状の両
端がフィールド酸化膜まで達するようにする。これによ
り、バイポーラトランジスタ形成部の第１の開口部２５
ａの周辺にはベース引出し電極２３ａが形成され、ｌｌ
ｌｌｓＦ！？形成部の第２の開口部２５ｂの周辺にはＳ
／Ｄ引出し電極２３ｂ、２３ｃが形成される（同図（ｄ
））。
００人の９０□Ｉ！２４を形成した後、バイポーラトラ
ンジスタ形成部及び酊ＳＰＩＴ形成部のＳｉｎ、膜２４
と第１のシリコンＩｌｉ２３とを貫通してそれぞれ第１
の開口部２５ａ及び第２の開口部２５ｂを形成する。こ
の第２の開口部２５ｂは、帯形状に形成し、帯形状の両
端がフィールド酸化膜まで達するようにする。これによ
り、バイポーラトランジスタ形成部の第１の開口部２５
ａの周辺にはベース引出し電極２３ａが形成され、ｌｌ
ｌｌｓＦ！？形成部の第２の開口部２５ｂの周辺にはＳ
／Ｄ引出し電極２３ｂ、２３ｃが形成される（同図（ｄ
））。
続いて、温度９００℃、時間３０分の条件で加熱処理を
行い、第１の開口部２５ａ及び第２の開口部２５ｂの底
部と側壁のベース引出し電極２３ａ、Ｓ／Ｄ引出し電極
２３ｂ及び２３ｃの第１のシリコン膜を酸化し、膜厚約
１０００人の５１０１１１ （絶縁ＩＩ）２６ａ。
行い、第１の開口部２５ａ及び第２の開口部２５ｂの底
部と側壁のベース引出し電極２３ａ、Ｓ／Ｄ引出し電極
２３ｂ及び２３ｃの第１のシリコン膜を酸化し、膜厚約
１０００人の５１０１１１ （絶縁ＩＩ）２６ａ。
２６ｂ及び２６ｃを形成する。その後、レジストＷ２７
をマスクとしてレジストｌ１２７の開口部２７ａよりバ
イポーラトランジスタ形成部の第１の開口部２５ａの底
部のＳｉＯ冨１１２６ａを介してドーズ量５×１０”ｃ
ｍ−”程度の条件でボロンをイオン注入し、ｐ°型のイ
オン注入領域２８を形成する（同図（ｅ））、このとき
、ＩｌｌＩＳＦＩ！Ｔ形成部はレジスト膜−２７で被覆
されているので、ボロンはＳｉ基板２１内には入り込ま
ない。
をマスクとしてレジストｌ１２７の開口部２７ａよりバ
イポーラトランジスタ形成部の第１の開口部２５ａの底
部のＳｉＯ冨１１２６ａを介してドーズ量５×１０”ｃ
ｍ−”程度の条件でボロンをイオン注入し、ｐ°型のイ
オン注入領域２８を形成する（同図（ｅ））、このとき
、ＩｌｌＩＳＦＩ！Ｔ形成部はレジスト膜−２７で被覆
されているので、ボロンはＳｉ基板２１内には入り込ま
ない。
次に、加熱処理を行い、イオン注入領域２Ｂのボロンを
Ｓｉ基板２１内に拡散して膜−型の内部ベース！Ｍ２８
ａを形成するとともに、ベース引出し電極２３ａ、Ｓ／
Ｄ引出し電極２３ｂ、２３ｃからＳｉ基板２１にボロン
を導入し、ｐ型の外部ベース領域２９とｐ°型のＳ ／
Ｄ ８１域３０ａ、３０ｂとを形成する。その後、Ｃ
ＶＤ法により全面に膜厚約２０００人の第２のシリコン
Ｍ３１を形成する（同図（ｆ））。
Ｓｉ基板２１内に拡散して膜−型の内部ベース！Ｍ２８
ａを形成するとともに、ベース引出し電極２３ａ、Ｓ／
Ｄ引出し電極２３ｂ、２３ｃからＳｉ基板２１にボロン
を導入し、ｐ型の外部ベース領域２９とｐ°型のＳ ／
Ｄ ８１域３０ａ、３０ｂとを形成する。その後、Ｃ
ＶＤ法により全面に膜厚約２０００人の第２のシリコン
Ｍ３１を形成する（同図（ｆ））。
なお、この第２のシリコン１１３１は第１及び第２の開
口部の底部のＳｉＯヨＭ！２６ ａ ＊ ２６ ｂ ＊
２６ ｃを選択的に除去するためのサイドウォールを
形成するためのもので、ＳｉＯ□膜などを用いてもよい
。
口部の底部のＳｉＯヨＭ！２６ ａ ＊ ２６ ｂ ＊
２６ ｃを選択的に除去するためのサイドウォールを
形成するためのもので、ＳｉＯ□膜などを用いてもよい
。
次いで、ＳｉＣＩａ÷Ｃｈガスを用いた異方性エッチン
グ法により第１及び第２の開口部２５ａ、２５ｂの側壁
に第２のシリコン１１３１からなるサイドウォール３１
ａ 、 ３１ ｂを形成する。ここで、１１１３１が
ＳｉＯｆ膜の場合はエッチングガスとしてＣＦａ＋ＣＩ
ＩＦ、ガスを用いる。続いて、サイドウォール３１ａ、
３１ｂ！マスクとして第１及び第２の開口部２５ａ、２
５ｂの底部のＳｉＯｔｌ１２６ ａ 、 ２６ ｂを選
択的に除去してそれぞれ第３及び第４の開口部３２及び
３７を形成する（同図（ｇ））、なお、このとき第２の
開口部２５ｂの底部のＳｉｎｇ膜２６ｂは除去しないで
そのまま残し、ゲート酸化膜とすることもできる。
グ法により第１及び第２の開口部２５ａ、２５ｂの側壁
に第２のシリコン１１３１からなるサイドウォール３１
ａ 、 ３１ ｂを形成する。ここで、１１１３１が
ＳｉＯｆ膜の場合はエッチングガスとしてＣＦａ＋ＣＩ
ＩＦ、ガスを用いる。続いて、サイドウォール３１ａ、
３１ｂ！マスクとして第１及び第２の開口部２５ａ、２
５ｂの底部のＳｉＯｔｌ１２６ ａ 、 ２６ ｂを選
択的に除去してそれぞれ第３及び第４の開口部３２及び
３７を形成する（同図（ｇ））、なお、このとき第２の
開口部２５ｂの底部のＳｉｎｇ膜２６ｂは除去しないで
そのまま残し、ゲート酸化膜とすることもできる。
その後、熱酸化法により第１及び第２の開口部２５ａ、
２５ｂの底部に膜厚約２００人のｓｔｏ、ｌ１３６を再
び形成した後、第２の開口部２５ｂの底部のＳｉＯよｎ
３６をゲート酸化膜として残し、第１の開口部２５ａの
底部のＳｉｎ、膜３６のみを除去して再び第３の開口部
３２を形成する（同図（ｈ））。
２５ｂの底部に膜厚約２００人のｓｔｏ、ｌ１３６を再
び形成した後、第２の開口部２５ｂの底部のＳｉＯよｎ
３６をゲート酸化膜として残し、第１の開口部２５ａの
底部のＳｉｎ、膜３６のみを除去して再び第３の開口部
３２を形成する（同図（ｈ））。
次に、ＣＶＤ法により全面に膜厚約１０００人の第３の
シリコン１１３４を形成した後、砒素をイオン注入して
ｎ型化する。続いて、加熱処理を行い、この第３のシリ
コン膜３４から第３の開口部３２を介してＳｉ基板２１
の内部ベース領域２８ａ内に砒素を導入してｎ９型のエ
ミッタ領域３３を形成する（同図（ｉ））。
シリコン１１３４を形成した後、砒素をイオン注入して
ｎ型化する。続いて、加熱処理を行い、この第３のシリ
コン膜３４から第３の開口部３２を介してＳｉ基板２１
の内部ベース領域２８ａ内に砒素を導入してｎ９型のエ
ミッタ領域３３を形成する（同図（ｉ））。
次いで、第３のシリコン膜３４をパターニングしてエミ
ッタ電極３４ａ、ゲート電極３４ｂを形成し、さらにそ
れぞれと接続するａｔからなるエミッタ配線３５ａ、ゲ
ート配線３５ｄを形成するとともに、ベース引出し電極
２３ａ上、Ｓ／Ｄ引出し電極２３ｂ。
ッタ電極３４ａ、ゲート電極３４ｂを形成し、さらにそ
れぞれと接続するａｔからなるエミッタ配線３５ａ、ゲ
ート配線３５ｄを形成するとともに、ベース引出し電極
２３ａ上、Ｓ／Ｄ引出し電極２３ｂ。
２３ｃ上の絶縁膜に開口部を形成し、この開口部を介し
てＡＩからなるベース配線３５ｂ、Ｓ／Ｄ配線３５ｃ、
３５ｅを形成する（同図（ｊ））。
てＡＩからなるベース配線３５ｂ、Ｓ／Ｄ配線３５ｃ、
３５ｅを形成する（同図（ｊ））。
このようにしてバイポーラトランジスタとＮＩＳＦＩ！
ｉとが同一チップ上に形成される。
ｉとが同一チップ上に形成される。
以上のように、本発明の製造方法においては、第１図（
ｄ）に示すように、ベース引出し電極２３ａとＳ／Ｄ引
出し電極２３ｂ、２３ｃとを共通のｐ型の第１のシリコ
ン８２３で同時に形成し、また、同図（ｆ）に示すよう
に、このｃ型の第１のシリコン１１２３からのボロンの
拡散により外部ベース領域２９とＳ／Ｄ領域３０ａ、３
０ｂとを同時に形成し、さらに、同図（ｉ）、（ｊ）に
示すように、エミッタ電極３４ａとゲート電極３４ｂと
を同じｎ型の第３のシリコン膜３４で同時に形成してい
る。
ｄ）に示すように、ベース引出し電極２３ａとＳ／Ｄ引
出し電極２３ｂ、２３ｃとを共通のｐ型の第１のシリコ
ン８２３で同時に形成し、また、同図（ｆ）に示すよう
に、このｃ型の第１のシリコン１１２３からのボロンの
拡散により外部ベース領域２９とＳ／Ｄ領域３０ａ、３
０ｂとを同時に形成し、さらに、同図（ｉ）、（ｊ）に
示すように、エミッタ電極３４ａとゲート電極３４ｂと
を同じｎ型の第３のシリコン膜３４で同時に形成してい
る。
このように大部分の製造工程においてバイポーラトラン
ジスタとＩ％ＩＳＦＥＴとを共通の工程で製造している
。
ジスタとＩ％ＩＳＦＥＴとを共通の工程で製造している
。
このため、従来の場合、バイポーラトランジスタと？ｌ
ＩＳＰＥＴとをそれぞれ単独に作成するのに必要な工程
数を加算した工程数が必要であったのに比較して、本発
明の製造方法によれば、必要な工程数はほぼバイポーラ
トランジスタ又は酊ＳＰＩ！Ｔどちらか一方を作成する
のに必要な工程数まで大幅に減少できる。
ＩＳＰＥＴとをそれぞれ単独に作成するのに必要な工程
数を加算した工程数が必要であったのに比較して、本発
明の製造方法によれば、必要な工程数はほぼバイポーラ
トランジスタ又は酊ＳＰＩ！Ｔどちらか一方を作成する
のに必要な工程数まで大幅に減少できる。
これにより、工程の大幅な簡略化を図ることができるの
で、製造コストを低減することができ、かつ工程数の増
大に伴う歩留りの低下を防止することができる。
で、製造コストを低減することができ、かつ工程数の増
大に伴う歩留りの低下を防止することができる。
（発明の効果）
以上のように、本発明の製造方法によれば、大部分の製
造工程においてバイポーラトランジスタとＩＩＩＩｓＦ
Ｉ！Ｔとを共通の工程で製造している。
造工程においてバイポーラトランジスタとＩＩＩＩｓＦ
Ｉ！Ｔとを共通の工程で製造している。
このため、従来の場合、バイポーラトランジスタと１９
１３ＦＩ！Ｔとをそれぞれ単独に作成するのに必要な工
程数を加算した工程数が必要であったのに比較して、本
発明の製造方法によれば、必要な工程数はほぼバイポー
ラトランジスタ又はＩＩＩＳＦＩ！？どちらか一方を作
成するのに必要な工程数まで大幅に減少できる。
１３ＦＩ！Ｔとをそれぞれ単独に作成するのに必要な工
程数を加算した工程数が必要であったのに比較して、本
発明の製造方法によれば、必要な工程数はほぼバイポー
ラトランジスタ又はＩＩＩＳＦＩ！？どちらか一方を作
成するのに必要な工程数まで大幅に減少できる。
これにより、工程の大幅な簡略化を図ることができるの
で、製造コストを低減することができ、かつ工程数の増
大に伴う歩留りの低下を防止することができる。
で、製造コストを低減することができ、かつ工程数の増
大に伴う歩留りの低下を防止することができる。
第１図ば、本発明の実施例の半導体装置の製造方法を説
明する断面図、 第２図は、本発明の従来例の半導体装置の製造方法を説
明する断面図である。 〔符号の説明〕 １＝４ｉ基板、 ２．２２・・・フィールド酸化膜、 ３．６，１０，２４．３６・・・ＳｉＯ□膜、３ａ・・
−ゲート酸化膜、 ４．１４．１６・−・シリコン膜、 ４ａ、３４ｂ・・・ゲート電極、 ４ｂ、２３ａ・・・ベース引出し電極、５．２フー・・
レジスト膜、 ５ ａ、 ９． １５．２１ａ・−開口部、７ａ、７ｂ
、１３．２８・＝イオン注入領域、８・・・ＰＳＧ＠。 １１．２９−・・外部ベース領域、 １２ａ、１２ｂ、３０ａ、３０ｂ＝−Ｓ／ＤＳＮ域、１
３ａ 、 ２８ａ −−−内部ベース領域、１４ａ、３
１ａ、３１ｂ、３１ｃ、３１ｄ−−−サイドウォール、
１６ａ、３４ａ−−−：Ｌミッタ電極、１７．３３・・
・エミッタ領域、 １８ａ 、 ３５ａ−−−ｘミッタ配線、１８ｂ、３５
ｂ・・・ベース配線、 １８ｃ、１８ｅ、３５ｃ、３５ｅ−−−Ｓ／Ｄ配線、１
８ｄ、３５ｄ−・・ゲート配線、 ２１ ＝−Ｓｉ基板（半導体基板）、 ２３・・・第１のシリコン膜（半導体ＩＩＩ）、２３
ｂ 、 ２３ ｃ −Ｓ ／ Ｄ引出し電極、２５ａ−
第１の開口部、 ２５ ｂ−・・第２の開口部、 ２６ ａ 、 ２６ ｂ 、 ２６ ｃ−−−Ｓｉｎｇ
膜（絶縁１１１）、３１−・・第２のシリコン膜、 ３２＝−第３の開口部、 ３４−・・第３のシリコン膜、 ３７・・・第４の開口部。
明する断面図、 第２図は、本発明の従来例の半導体装置の製造方法を説
明する断面図である。 〔符号の説明〕 １＝４ｉ基板、 ２．２２・・・フィールド酸化膜、 ３．６，１０，２４．３６・・・ＳｉＯ□膜、３ａ・・
−ゲート酸化膜、 ４．１４．１６・−・シリコン膜、 ４ａ、３４ｂ・・・ゲート電極、 ４ｂ、２３ａ・・・ベース引出し電極、５．２フー・・
レジスト膜、 ５ ａ、 ９． １５．２１ａ・−開口部、７ａ、７ｂ
、１３．２８・＝イオン注入領域、８・・・ＰＳＧ＠。 １１．２９−・・外部ベース領域、 １２ａ、１２ｂ、３０ａ、３０ｂ＝−Ｓ／ＤＳＮ域、１
３ａ 、 ２８ａ −−−内部ベース領域、１４ａ、３
１ａ、３１ｂ、３１ｃ、３１ｄ−−−サイドウォール、
１６ａ、３４ａ−−−：Ｌミッタ電極、１７．３３・・
・エミッタ領域、 １８ａ 、 ３５ａ−−−ｘミッタ配線、１８ｂ、３５
ｂ・・・ベース配線、 １８ｃ、１８ｅ、３５ｃ、３５ｅ−−−Ｓ／Ｄ配線、１
８ｄ、３５ｄ−・・ゲート配線、 ２１ ＝−Ｓｉ基板（半導体基板）、 ２３・・・第１のシリコン膜（半導体ＩＩＩ）、２３
ｂ 、 ２３ ｃ −Ｓ ／ Ｄ引出し電極、２５ａ−
第１の開口部、 ２５ ｂ−・・第２の開口部、 ２６ ａ 、 ２６ ｂ 、 ２６ ｃ−−−Ｓｉｎｇ
膜（絶縁１１１）、３１−・・第２のシリコン膜、 ３２＝−第３の開口部、 ３４−・・第３のシリコン膜、 ３７・・・第４の開口部。
Claims (1)
- 【特許請求の範囲】 バイポーラトランジスタと絶縁ゲート型電界効果トラ
ンジスタとを形成する半導体装置の製造方法において、 一導電型の半導体基板上に、バイポーラトランジスタ形
成部には第１の開口部を有し、絶縁ゲート型電界効果ト
ランジスタ形成部にはゲート領域となる第２の開口部を
有する逆導電型の第１の半導体膜を形成する工程と、 前記第１及び第２の開口部の底部の半導体基板表面と、
該第１及び第２の開口部の側壁とに絶縁膜を形成する工
程と、 前記第１の開口部の底部の半導体基板の表面に逆導電型
の不純物を選択的にイオン注入してイオン注入領域を形
成する工程と、 加熱処理を行い、前記バイポーラトランジスタ形成部に
おいては残存する半導体膜から逆導電型の不純物を半導
体基板に導入して外部ベース領域を形成するとともに、
前記イオン注入領域の不純物を拡散して逆導電型の内部
ベース領域を形成し、前記絶縁ゲート型電界効果トラン
ジスタ形成部においては残存する半導体膜から逆導電型
の不純物を半導体基板に導入して逆導電型のソース・ド
レイン領域を形成する工程と、 前記第１の開口部の底部の絶縁膜をエッチング除去して
第３の開口部を形成する工程と、 その後、前記第３の開口部の底部の半導体基板の表面に
前記一導電型の不純物を導入してエミッタ領域を形成す
ること、前記第３の開口部にエミッタ電極を形成するこ
と及び前記第２の開口部にゲート電極を形成することを
行う工程とを有することを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28944289A JPH03149871A (ja) | 1989-11-07 | 1989-11-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28944289A JPH03149871A (ja) | 1989-11-07 | 1989-11-07 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03149871A true JPH03149871A (ja) | 1991-06-26 |
Family
ID=17743312
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28944289A Pending JPH03149871A (ja) | 1989-11-07 | 1989-11-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03149871A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5471083A (en) * | 1993-12-16 | 1995-11-28 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including a field effect transistor and a bipolar transistor and a method of manufacturing the same |
-
1989
- 1989-11-07 JP JP28944289A patent/JPH03149871A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5471083A (en) * | 1993-12-16 | 1995-11-28 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including a field effect transistor and a bipolar transistor and a method of manufacturing the same |
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