JPS62123762A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS62123762A JPS62123762A JP26432885A JP26432885A JPS62123762A JP S62123762 A JPS62123762 A JP S62123762A JP 26432885 A JP26432885 A JP 26432885A JP 26432885 A JP26432885 A JP 26432885A JP S62123762 A JPS62123762 A JP S62123762A
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- JP
- Japan
- Prior art keywords
- region
- conductor layer
- impurity
- semiconductor substrate
- conductivity type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
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- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
木兄８Ａは半導体装置の製造方法に係わシ、特に、単一
の半導体基板上に互いに４ｖｉ型の異なる複数の等体層
を形成する方法に関する。
の半導体基板上に互いに４ｖｉ型の異なる複数の等体層
を形成する方法に関する。
近年、バイポーラ素子とＣＭＯ８素子を同一半導体基板
上に集積化しバイポーラ素子が有する高速性とＣＭＯ８
素子が有する低消９９力という画素子の利点を併せ持っ
た複合化半導体装置としてＢｉ−ＭＯＳ或いは、Ｂｉ−
ＣＭＯ８半導体装置が夾用化されている。この様な複合
化半導体装置においては相互の素子特性を犠牲にするこ
となく、個々の素子特性を生かし相互に補完する特性を
有する事が重要である。
上に集積化しバイポーラ素子が有する高速性とＣＭＯ８
素子が有する低消９９力という画素子の利点を併せ持っ
た複合化半導体装置としてＢｉ−ＭＯＳ或いは、Ｂｉ−
ＣＭＯ８半導体装置が夾用化されている。この様な複合
化半導体装置においては相互の素子特性を犠牲にするこ
となく、個々の素子特性を生かし相互に補完する特性を
有する事が重要である。
シリコンゲー）１！＆を有するＭＯＳトランジスタにお
いては、周知の如くシリコンゲート電極を信号線等の配
線層としても利用するために不純物を添加して抵抗を充
分小でくすることが一般的である。この目的に不純物リ
ンが用いられ前記シリコンゲート電極に添加することで
層抵抗は、２０Ω／口程度まで下けられている。
いては、周知の如くシリコンゲート電極を信号線等の配
線層としても利用するために不純物を添加して抵抗を充
分小でくすることが一般的である。この目的に不純物リ
ンが用いられ前記シリコンゲート電極に添加することで
層抵抗は、２０Ω／口程度まで下けられている。
一方、多結シリコンでエミッタ、ベース、コレクタ電極
が構成されているバイポーラＮＰＮトランジスタにおい
ては、各々エミッタ、ベース、コレクタ領域を形成した
同一不純物が前記多結晶シリコン電極にも各々添加され
ていることが一般的である。
が構成されているバイポーラＮＰＮトランジスタにおい
ては、各々エミッタ、ベース、コレクタ領域を形成した
同一不純物が前記多結晶シリコン電極にも各々添加され
ていることが一般的である。
また、シリコンケート電極、エミッタ、ベース。
コレクタ電極の形成にはドライエツチングによシ行なわ
れている。
れている。
かかる構成の半導体装置の製造工程においては、多結晶
シリコンに添加されている不純物の種類、濃度等の違い
によシエッチング速度が互いに大巾に異なる。ドライエ
ツチングに用いられるガスの種類、組成、流量、圧力等
、条件を変えることによシエッチング速度は変化するが
、多結晶シリコンに添加する不純物の種類あるいは導電
性の相異に基づくエツチング速度差等まで制御する事は
不可能である。
シリコンに添加されている不純物の種類、濃度等の違い
によシエッチング速度が互いに大巾に異なる。ドライエ
ツチングに用いられるガスの種類、組成、流量、圧力等
、条件を変えることによシエッチング速度は変化するが
、多結晶シリコンに添加する不純物の種類あるいは導電
性の相異に基づくエツチング速度差等まで制御する事は
不可能である。
したがって、互いに導電性が異なり、あるいは種類の異
なる不純物が導入されているゲート電極、エミッタ電極
、ベース電極、コレクタを極を同一の多結晶シリコン膜
をエツチングして同時に形成することは不可能であシ、
素子特性を犠牲にせず単一半導体基板上にバイポーラト
ランジスタとＭＯＳトランジスタとを実現しようとする
と、それぞれの素子を形成する工程を別個に行なわなけ
ればならないことから、製造工程が長ぐなバ製造コスト
が上昇するという問題点があった。
なる不純物が導入されているゲート電極、エミッタ電極
、ベース電極、コレクタを極を同一の多結晶シリコン膜
をエツチングして同時に形成することは不可能であシ、
素子特性を犠牲にせず単一半導体基板上にバイポーラト
ランジスタとＭＯＳトランジスタとを実現しようとする
と、それぞれの素子を形成する工程を別個に行なわなけ
ればならないことから、製造工程が長ぐなバ製造コスト
が上昇するという問題点があった。
本発明は、第１素子の製造工程と第２素子の製造工程と
のうち共通する工程を同時に行なえば全体の製造工程数
の減少を口れることに鑑み、半導体基板上に積層された
導体膜を選択的に酸化して第１．第２．第３の各導体層
形成予定領域を互いに絶縁分離した後、第１．第２の各
導体層形成予定領域に第１４ＭＬ型の不純物を導入して
第１．第２の各導体層を形成し、しかる後、第１不純物
形成予定領域と第３導体層形成予定領域とにｉ２導電型
の不純物を導入し第１不純物領域と第３４体層とを形成
することを要旨とする。
のうち共通する工程を同時に行なえば全体の製造工程数
の減少を口れることに鑑み、半導体基板上に積層された
導体膜を選択的に酸化して第１．第２．第３の各導体層
形成予定領域を互いに絶縁分離した後、第１．第２の各
導体層形成予定領域に第１４ＭＬ型の不純物を導入して
第１．第２の各導体層を形成し、しかる後、第１不純物
形成予定領域と第３導体層形成予定領域とにｉ２導電型
の不純物を導入し第１不純物領域と第３４体層とを形成
することを要旨とする。
次に本発明の実施例として同一半導体基板上にＰチャン
ネルＭＯ８）ランジスタとバイポーラトランジスタを製
作する場合について示す。
ネルＭＯ８）ランジスタとバイポーラトランジスタを製
作する場合について示す。
第１図面に示すように、まずＰｍシリコン基板１にＮ型
埋込層２を形成しその上にＮｕシリコン層３をエピタキ
シャル成長させる。次に７オトレジストをマスクにボロ
ン（ロ）をイオン打込みして絶縁領域４を形成し、いく
つかの半導体の島に分離する。その後耐酸化性膜をマス
クにして選択酸化膜５を形成する。
埋込層２を形成しその上にＮｕシリコン層３をエピタキ
シャル成長させる。次に７オトレジストをマスクにボロ
ン（ロ）をイオン打込みして絶縁領域４を形成し、いく
つかの半導体の島に分離する。その後耐酸化性膜をマス
クにして選択酸化膜５を形成する。
第１図＠に示すようにＰチャンネルＭＯＳトランジスタ
となる領域にゲート酸化膜６を形成する。
となる領域にゲート酸化膜６を形成する。
次にバイポーラトランジスタとなる領域にベース領域７
を形成しさらにバイポーラトランジスタとなる領域部分
の酸化膜を除去したのち半導体基板全面に多結晶シリコ
ン層８を被着する。
を形成しさらにバイポーラトランジスタとなる領域部分
の酸化膜を除去したのち半導体基板全面に多結晶シリコ
ン層８を被着する。
第１図（ｑに示すように耐酸化性膜をマスクにしてＭＯ
Ｓトランジスタのゲート電極領域を含む領域とバイポー
ラトランジスタのエミッタ、ベース。
Ｓトランジスタのゲート電極領域を含む領域とバイポー
ラトランジスタのエミッタ、ベース。
コレクタの各電極を多結晶シリコン層８を選択酸化する
ことによシ絶縁分離する。次いで、ＭＯＳトランジスタ
及びバイポーラトランジスタのコレクタ電極９部分の耐
酸化性膜を除去し、多結晶シリコン膜８に熱拡散法等に
よシネ細物リンを添加することによシ、シリコンゲート
電極形成予定領域の抵抗を低くするとともにバイポーラ
トランジスタの飽和抵抗を低くする。次いで、残ってい
る前記選択酸化に使用した耐酸化性膜を除去する。
ことによシ絶縁分離する。次いで、ＭＯＳトランジスタ
及びバイポーラトランジスタのコレクタ電極９部分の耐
酸化性膜を除去し、多結晶シリコン膜８に熱拡散法等に
よシネ細物リンを添加することによシ、シリコンゲート
電極形成予定領域の抵抗を低くするとともにバイポーラ
トランジスタの飽和抵抗を低くする。次いで、残ってい
る前記選択酸化に使用した耐酸化性膜を除去する。
次に、第１図僕に示すように７オトレジストヲマスクに
多結晶シリコン８を選択エツチングしてＭＯ８）ランジ
スタのゲート電極１２を形成する。
多結晶シリコン８を選択エツチングしてＭＯ８）ランジ
スタのゲート電極１２を形成する。
更に、ＭＯ８）ランジスタの拡散層１３に不純物ボロン
をイオン注入してソース・ドレイ／領域を形成する。こ
の際同時にバイポーラトランジスタのベース電極１１に
も不純物ボロンを添加しベース電極の抵抗を小さくする
。次いで不純物ヒ素をイオン注入法によりエミッタ電極
１０に添加しバイポーラトランジスタのエミッタ領域を
形成する。
をイオン注入してソース・ドレイ／領域を形成する。こ
の際同時にバイポーラトランジスタのベース電極１１に
も不純物ボロンを添加しベース電極の抵抗を小さくする
。次いで不純物ヒ素をイオン注入法によりエミッタ電極
１０に添加しバイポーラトランジスタのエミッタ領域を
形成する。
更に半導体装置として完成するために第１図（ト）に示
すようにＰＳＧ等の絶縁膜１４を被着し、該絶縁膜１４
に上層配線と接続するための開孔窓を開口し、蒸着法等
によりアルミニウム１５を被着したのち上層配線を形成
する。
すようにＰＳＧ等の絶縁膜１４を被着し、該絶縁膜１４
に上層配線と接続するための開孔窓を開口し、蒸着法等
によりアルミニウム１５を被着したのち上層配線を形成
する。
以上説明した様に種類の異なる不純物が添加されるエミ
ッへベース、コレクタ多結晶シリコン電極間相互を酸化
膜分離することにより前記各電極は、同時に形成可能と
なる。またＰチャンネルＭＯＳトランジスのソース・ド
レイン拡散層形成と同時にバイポーラトランジスタのベ
ース電極の抵抗を小さく出来きるので製造工程が短くて
バイポーラ・ＭＯＳトランジスター相互の素子特性は犠
牲にならない。
ッへベース、コレクタ多結晶シリコン電極間相互を酸化
膜分離することにより前記各電極は、同時に形成可能と
なる。またＰチャンネルＭＯＳトランジスのソース・ド
レイン拡散層形成と同時にバイポーラトランジスタのベ
ース電極の抵抗を小さく出来きるので製造工程が短くて
バイポーラ・ＭＯＳトランジスター相互の素子特性は犠
牲にならない。
尚、本発明の実施例をＰチャンネルＭＯ８）ランジスタ
とバイポーラトランジスタを同一半導体基板に形成する
Ｂｉ−ＭＯ８半導体装置で説明したが、Ｐチャンネルと
ＮチャンネルＭＯ８Ｉ−ランジスタをバイポーラトラン
ジスタと同一半導体基板に形成するＢｉ−ＣＭＯ８半導
体装置を実現する場合においてＮチャンネルＭＯ８）ラ
ンジスタのソース・ドレイン拡散層形成と同時にパイボ
ーラド、５ 。
とバイポーラトランジスタを同一半導体基板に形成する
Ｂｉ−ＭＯ８半導体装置で説明したが、Ｐチャンネルと
ＮチャンネルＭＯ８Ｉ−ランジスタをバイポーラトラン
ジスタと同一半導体基板に形成するＢｉ−ＣＭＯ８半導
体装置を実現する場合においてＮチャンネルＭＯ８）ラ
ンジスタのソース・ドレイン拡散層形成と同時にパイボ
ーラド、５ 。
ンジスタのエミッタ領域を形成可能となるのでＢ ｉ
−ＭＯ８半導体装置と同様の製造工程で実現可能である
。
−ＭＯ８半導体装置と同様の製造工程で実現可能である
。
以上説明してきたように、本発明によれば、第１素子の
製造工程と第２素子の製造工程とのうち共通する工程を
同時に行なうようにしたので、半導体装置の製造工程数
を減少させることができ、製造コストの低下を図れると
いう効果が得られる。
製造工程と第２素子の製造工程とのうち共通する工程を
同時に行なうようにしたので、半導体装置の製造工程数
を減少させることができ、製造コストの低下を図れると
いう効果が得られる。
ｔｌ 図（５）乃至■は本発明の一実施例の工程を示す
断面図である。 １・・・・・・シリコン基板、７・・・・・・ベース領
域、８・・・・−・多結晶シリコン、９・・・・・・コ
レクタ電極、１０・・・・・・エミッタ電極、“１１・
・・・・・ベースｌｔｍ、１２・・・・・・ゲート電極
、１３・・・・・・Ｐ型拡散領域。 代理人 弁理士 内 原 晋 、−′ 範（）図
断面図である。 １・・・・・・シリコン基板、７・・・・・・ベース領
域、８・・・・−・多結晶シリコン、９・・・・・・コ
レクタ電極、１０・・・・・・エミッタ電極、“１１・
・・・・・ベースｌｔｍ、１２・・・・・・ゲート電極
、１３・・・・・・Ｐ型拡散領域。 代理人 弁理士 内 原 晋 、−′ 範（）図
Claims (1)
- 第１導電型の半導体基板の表面部に形成された第２導電
型の第１不純物領域と前記半導体基板上に積層され第１
導電型の不純物を含む第１導体層とを有する第１素子と
、前記半導体基板の表面部に形成された第２導電型の第
２不純物領域と前記半導体基板上に積層され該半導体基
板と電気的に接続される第１導電型の不純物を含む第２
導体層と前記半導体基板上に積層され前記第２不純物領
域と電気的に接続される第２導電型の不純物を含む第３
導体層とを有する第２素子とを具えた半導体装置の製造
方法において、前記半導体基板上に導体膜を積層する工
程と、該導体膜を選択的に酸化して第１導体層形成予定
領域と第２導体層形成予定領域と第３導体層形成予定領
域とを互いに絶縁分離する工程と、第１導体層形成予定
領域と第２導体層形成予定領域とに第１導電型の不純物
を導入し前記第１導体層と第２導体層とを形成する工程
と、第１不純物領域形成予定領域と第３導体層形成予定
領域とに第２導電型の不純物を導入し前記第１不純物領
域と第３導体層とを形成する工程とを含むことを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26432885A JPS62123762A (ja) | 1985-11-22 | 1985-11-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26432885A JPS62123762A (ja) | 1985-11-22 | 1985-11-22 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62123762A true JPS62123762A (ja) | 1987-06-05 |
Family
ID=17401657
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26432885A Pending JPS62123762A (ja) | 1985-11-22 | 1985-11-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62123762A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0223648A (ja) * | 1988-07-12 | 1990-01-25 | Seiko Epson Corp | 半導体装置 |
| JPH02150058A (ja) * | 1988-11-30 | 1990-06-08 | Nec Corp | バイポーラｃｍｏｓ複合型半導体装置 |
-
1985
- 1985-11-22 JP JP26432885A patent/JPS62123762A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0223648A (ja) * | 1988-07-12 | 1990-01-25 | Seiko Epson Corp | 半導体装置 |
| JPH02150058A (ja) * | 1988-11-30 | 1990-06-08 | Nec Corp | バイポーラｃｍｏｓ複合型半導体装置 |
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