JPS58219763A - 二端子過電流保護装置 - Google Patents

二端子過電流保護装置

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JPS58219763A
JPS58219763A JP58097029A JP9702983A JPS58219763A JP S58219763 A JPS58219763 A JP S58219763A JP 58097029 A JP58097029 A JP 58097029A JP 9702983 A JP9702983 A JP 9702983A JP S58219763 A JPS58219763 A JP S58219763A
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JP
Japan
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layer
thyristor
base layer
protection device
schottky diode
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JP58097029A
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English (en)
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ペル・スベドベルグ
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ABB Norden Holding AB
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ASEA AB
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Publication date
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H—ELECTRICITY
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    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H01L27/0694—Integrated circuits having a three-dimensional layout comprising components formed on opposite sides of a semiconductor substrate

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  • Bipolar Transistors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は電流搬送導体に接続され且つターンオフ装置を
有する常時導通サイリスタを有する２端子過醒流保護装
置に関する。サイリスタは第１エミツタ層、第１ベース
層、第２ベース層及び第２エミッタ層の順序でこれらの
各層を有している。−サイリスタに集権されたＭＯＳ　
）ランリスクが第１エミッタ層と第１ベース層の間でＰ
Ｎ接合に並列に接続されており、サイリスタ両端間の電
圧が所定値を越える時にＰＮ接合を短絡してサイリスタ
をオフとするように構成されている。
英国特許出願第２，０４９．３’１６号においてこの棟
の２端子過電流保護装置が既に知られている。
電界効果型トランジスタ部の制御装置を許容できない高
電圧から保護するためにツェナーダイオードが配置され
ている。これらは過電流保護装置の他の部分と同じ集積
回路内に形成されている。過電流保護装置の２つのサイ
リスタ部の一方に電流が流れている時には、その時生じ
る電荷キャリアによりツェナーダイオードに大きな漏洩
電流が生じ、それは過電流保護装置の機能に対して逆効
果を有している。
本発明の目的は前記欠点を生じることなく電界効果型ト
ランジスタの制御装置が有効に過電圧がら保護されるよ
うな前記過電流保護装置を提供することである。
前記英国特許出願に艷載されているのと同じ方法により
過電流保護装置はシリコンディスク内に集積回路として
形成されていてＮドープ主部分１を有しそれはサイリス
タ及びトランジスタ部においてＮベースを構成している
。ディスク上面の中央にはＰドープ層１２がありその中
にＰ＋ドープ層１１がある。これらの層の周りには環状
Ｐ４通層１４がありその中に環状戸ドープ層１３がある
。
ディスク上面の層１１〜１４と同様にディスク下面には
層２１〜２４が配置されている。層１１及び１３は接続
端子Ａに接続され層２１及び２３は接続端子Ｂに接続さ
れている。
ｐ＋　Ｈ＋−プ°’（ｐ＋導ａ）層とは”Ｐドープ″（
Ｐ導！　）　＋１よりも強くドープされた層を意味し。
同じことは″Ｎ＋ドープ及び”Ｎドープパ層についても
云える。
サイリスタＴＨ（第２図）は層１１，１２，１゜２４及
び２３により形成されている。サイリスタが導通してい
る時は層１を通って層１２から層２４へ横方向にに流が
流れる。この電流は本質的に層１２から層１へ注入され
た少数成荷キャリアすなわちホールからなっている。
トランジスタ部ＴＲ（第２図参Ｉｉ＠−＞は層１１゜１
２．１．２２．２１からなり従ってＰＮＰ型である。サ
イリスタガを流れるｌｔ　流が低い時はトランジス□り
部の下位ＰＮ接合（層２２と１の間）は阻止されないか
もしくは僅かに注入されている。
次に層１２から層１へ注入されたホールは接合により全
く吸収されないかもしくはごく僅かたけ吸収される。サ
イリスタを流れる電流が増大すると内部のオン状ｍｅｔ
圧降下が増大し、電圧増大の結果接合１〜２２に増大し
た逆阻止邂圧が加わり前記接合が層１に注入されたホー
ルを吸収する割合が増大する。これによってサイリスタ
ＴＨのＰＮＰ部の電流増幅が低下し、サイリスタ両端間
のオン状態電圧がさらに増大する。これによって周辺２
層１４の内径及びＮベース層１の厚さに関する層１内の
電荷キャリアの寿命を適正に選定することにより設定で
きる所定限界値に電流が近ずく時にサイリスタ電圧が急
速に増大する。
高注入層１１がディスク中央に配置されているため、実
質的に横方向に機能するＰＮＰトランジスタ部をサイリ
スタＴＨ内に得ることができ、これによって前記機能が
得られる。
サイリスクＴＶ（第２図参照）は層２１．２２゜１．１
４．１３からなり、前記サイリスタＴＨについて記載し
たものと対応する方法で作動する。
ディスク上面にはサイリスタＴＶ・のＭ制御回路に属す
る素子が形成されており、サイリスタＴＨの制御回路は
ディスク下面に形成されている。
層１３及び１４は環状であり中央層１１及び１２を囲ん
でいる。円形金ｉｓｈｍ点Ａが層１１及び１３と接触し
て過電流保護装置り一端子を構成している。接点は下部
の二酸化シリコン層１２０を介して層１２，１．１４か
ら絶縁されている。層１３の外側で層１４内にＮ＋ドー
プ層１１６及びそれに隣接したＰ＋ドーゾ層１１５が形
成されている。
これら２層はショットキーダイオードＳＤｖが形成され
ている領域（第４図の右側）を除いて環状である。例え
ば白蛍ケイ化物の電気接点１８が層１１５と１１６間の
接合を橋絡している。表面上には絶縁二酸化シリコン層
１２１が配置されており、この中に金属もしくはポリシ
リコン層の形状でＭＯＳ　）ランリスタＦｖの制御装置
１７が配置されている。トランジスタは層１３．１４及
び１１６からなっている。後者は接点１８及び層１１５
を介してサイリスタＴＶのＰベース１４にオーム接続さ
れている。制御装置１７がトランジスタを導通状態に制
御する時は、サイリスクのＰベース１４は低インピーダ
ンスオーム接続によりサイリスタの耐エミッタ１３に接
続される。こうして注入エミッタ接合１３〜１４がバイ
パスされサイリスタがオフとなる。
素子上向の縁にはリング状Ｎ＋ドープゾーンが配置され
ている。このゾーンはダイオードＤＶ□と抵抗器Ｒｖ□
の共通点（第２図）を構成している。
ダイオードＤＶ□はサイリスタＴＶのアノードエミッタ
接合２２−１からなっている。抵抗器Ｒｖ□はディスク
表面の狭くて細長いＰドープ層がらなっている。図の左
側において抵抗器の一端はディスク表面の層１４と１６
の間で曲折腺もしくはらせん状にオーム配置されている
。抵抗器の他端はサイリスタのＰベース層１４に接続さ
れている。
例えば第１図の右側の層１４内の円形もしくは方形開口
内にショットキーダイオ−ｒｓＤｖが配置されている。
開口内においてＮドープ層１は半導体板の表面に達して
いる。板表面の薄い領域１９２は白金ケイ化物に変態さ
れてＮ１１と共にショットキーダイオード接合を形成し
ている。多結晶シリコンの接点１９１が層１９２上に配
置されており二酸化シリコン曖１２１を越えて横方向に
延在している。従ってそれはいわゆる磁界板（ｆｉｅｌ
ｄ　ｐｌａｔｅ　）として作用し下部層の角に電界が集
中するのを防止する。接点１９１は（図示せぬ）接続を
介して電界効果型トランジスタＦｖの制御装置１７に接
続されている。
接点１９１は金属製とすることもできる。
前記英国特許明細書において低注入及び比較的高い漏洩
電流を有するショットキーダイオードがダイオードＤｖ
３及びＤｖ２と置換されている。
サイリスタＴｖｉｉＩｉｉ端間の電圧が増大すると層１
及び１４間のバリア層が横方向に延在する。バリア層が
ショットキーダイオードの縁に貫通するまで電圧が増大
した時にサイリスタの電圧をさらに増大させても層１４
に対するＭＯ８Ｏ８制御装置１７圧はそれ以上上昇しな
い。こうして別々の保護ダイオードを必要とせずにＭＯ
８制御装置の電圧は自動的に制限される。
層１９２と層１４の周縁との間の横方向距離は。
層１と１４間のバリア層がショットキーダイオードの縁
に貫通する電圧がＭＯ８制御装置１７の破壊電圧よりも
低くなるようにされている。例えば距離は１０〜２０　
ｐｍとし貫通電圧すなわち保護値は２０〜３０ｖとする
ことができる。
第１図の実地例に従ってピドーノ材のリング１９３がシ
ョットキーダイオーーの縁に配置されている。リングは
必要ではないがより均一な磁界構成を与え、接点１９１
の角に電界が集中するのを避けるのに寄与する。こうし
て保護値は層１と１４間のバリア層がリング１９３に貫
通する電圧となり、図の距離二を調整することにより所
望値に設定できる。
ＭＯＳ　）ランジスタＦｖはトランジスタの所望ターン
オン電圧を得るような寸法とすることかでさる。
層１４内の開口は例えば１００Ｘ３００μｍのサイズの
矩形とすることができる。こうして層１ｑり６寸七上＋
ＲｎＸ１１：ｌｌｎ／７ｔｙｔｒ７１−ｔｌ−イｒ＊右
１距離ａは２０＃μｍとすることができる。。Ｎドープ
層１は１０１４Ｃｍ−３の不純物濃度を有することがで
きリング１９３は１Ｑ１８−、　ｉ　Ｑ１９　Ｃ＠−３
ノド−ピング濃度を有することができる。
層１９３−１−１４は第２図にＶＶで示すＰＮＰバリス
タと考えることができる。
サイリスタＴＨの制御回路は第１図のシリコンディスク
の下面に配置されている。それらはサイリスタＴＶの制
御回路と同じであり、第１図において同じ参照番号を有
しているが第１の数字が”２”に置換されている。
前記本発明の実施例においてショットキーダイオードは
カソード側に配置されたサイリスタＴＶのベース層１４
すなわちＭＯＳトランジスタＦｖにより橋絡されたＰＮ
接合により境界をつけられた層からある距離だけ離れて
配置されている。もちろん替りにショットキーダイオー
ドをサイリスタＴＶのベース層１４すなわちカソードに
接続された別のＰ導通層近くもしくはその中の開口内に
配置することができ、こうしてそれはカソードの′電位
と実質的に一致する磁位を有する。
【図面の簡単な説明】
第１図は本発明による過電流保護装置の断面図。 第２図は前記装置の等価回路図である・符号の説明 ＴＶ・・・常時導通サイリスタ Ｆ　・・・ＭＯＳ　）ランリスタ ■ １　・・・第２ベース層 １３・・・第１エミッタ層 １４・・・第１ベース層 １７・・・ＭＯＳ　）ランジスタ制御装置２１．２２・
・・第２エミッタ層 １９１．１９２・・・接触層 １９３・・・環状半導体層。 代理人　浅　村　　　皓

Claims (1)

  1. 【特許請求の範囲】 （１）　　ｍ流搬送導体に接続し且つターンオフ装置を
    有する常時導通サイリスタ（ＴＶ）を有する二端子過電
    流保護装置において、前記サイリスタは順次第１エミッ
    タ層（１３）、第１ベース層（１４）。 第２ベース層（１）及び第２エミッタ層（２１゜２２）
    を有し、前記サイリスタと集積されたＭＯＳトランジス
    タ（Ｆｖ）が前記第１エミッタ層（１３）と前記第１ベ
    ース層（１４）との間でＰＮ接合に並列に接続されてお
    り、前記サイリスタ両端間の電圧が所定値を越す時にＰ
    Ｎ接合を短絡して前記サイリスタをオフとする二端子ａ
    亀流保−装置において。 前記ＭＯ８）ランジスタの制御装置（１７）はショット
    キーダイオード（１，９２）を介して前記サイリスタの
    前記第２ベース層（１）に接続されており、 前記ショットキーダイオードの逆方向は前記サイリスタ
    の阻止方向と一致し。 前記ショットキーダイオ−ｒは前記第２ベース層（１）
    と前記第２ベース層上に配置された接触層（１９１，１
    ９２）との間にあり前記ＭＯ８）ランジスタの制御装置
    に接続された接合から構成され、 前記ショットキーダイオードは前記第１ベース層（１４
    ）と同じ導電型で前記第１エミッタ層（１３）に接続さ
    れた半導体層（１４）から離れて隣接配置されているこ
    とを特徴とする二端子過電流保護装置。 （２、特許請求の範囲第１項記載の過電流保護装置ｃ６
    おいて、前記第２ベース層（１）内に前記第１ベース層
    （１４）と同じ導電型で且つ前記接触層（１９２）の縁
    に配置され前記接触層（１９２）と接触するように環状
    半導体）９１　（１９３）が配置されていることを特徴
    とする過電流保護装置。 （３）特許請求の範囲第２項記載の過電流保護装置にお
    いて、前記環状半導体１１！（１９３）と前記シヨツト
    キーダイオードに隣接する前記半導体層（１４）との間
    の距離（ａ）は、これら二層間を゛電流が流れ始めるよ
    うなこれら二層間の電圧か前記ＭＯ８）ランリスクの制
    御装置（１７）の破壊電圧よりも低くなるように選定さ
    れていることを特徴とする過電びＬ保護装置。
JP58097029A 1982-06-03 1983-06-02 二端子過電流保護装置 Pending JPS58219763A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
SE82034323 1982-06-03
SE8203432A SE431381B (sv) 1982-06-03 1982-06-03 Tvapoligt overstromsskydd

Publications (1)

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JPS58219763A true JPS58219763A (ja) 1983-12-21

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JP58097029A Pending JPS58219763A (ja) 1982-06-03 1983-06-02 二端子過電流保護装置

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EP (1) EP0096651B1 (ja)
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DE (1) DE3361213D1 (ja)
SE (1) SE431381B (ja)

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