JPS6174361A - 埋め込み抵抗半導体装置 - Google Patents
埋め込み抵抗半導体装置Info
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- JPS6174361A JPS6174361A JP60205168A JP20516885A JPS6174361A JP S6174361 A JPS6174361 A JP S6174361A JP 60205168 A JP60205168 A JP 60205168A JP 20516885 A JP20516885 A JP 20516885A JP S6174361 A JPS6174361 A JP S6174361A
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- 239000012535 impurity Substances 0.000 claims description 18
- 239000000758 substrate Substances 0.000 claims description 17
- 238000002955 isolation Methods 0.000 claims description 16
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- 238000000034 method Methods 0.000 claims description 5
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/8605—Resistors with PN junctions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/761—PN junctions
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、′埋め込み抵抗パ半導体装置、特に、・集積
回路において、抵抗が高く大きさが極めて小さい抵抗と
して、または定電流発生器として使用される半導体装置
に関するものである。
回路において、抵抗が高く大きさが極めて小さい抵抗と
して、または定電流発生器として使用される半導体装置
に関するものである。
（従来技術）
この種の半導体装置は、゛′トンネル抵抗″半導体装置
として技術文献にも記載されており、一般に、第１導電
型、通常Ｐ型の、単結晶珪素基板を形成し、この基板に
第２導電型（Ｎ）の層をエピタキシャル成長させ、この
エピタキシャル層を、基板からエピタキシャル層の表面
に延在する第１導電型の絶縁領域により絶縁することに
よって、製造される。適当な距離だけ離間した２個の端
子を、絶縁領域により画成された区域のエピタキシャル
層の表面に固着する。
として技術文献にも記載されており、一般に、第１導電
型、通常Ｐ型の、単結晶珪素基板を形成し、この基板に
第２導電型（Ｎ）の層をエピタキシャル成長させ、この
エピタキシャル層を、基板からエピタキシャル層の表面
に延在する第１導電型の絶縁領域により絶縁することに
よって、製造される。適当な距離だけ離間した２個の端
子を、絶縁領域により画成された区域のエピタキシャル
層の表面に固着する。
エピタキシャル層の固有抵抗および厚さ並びに両端子間
の距離によって、電圧印加時の、２端子間の全電気抵抗
を決めるようにする。
の距離によって、電圧印加時の、２端子間の全電気抵抗
を決めるようにする。
印加電圧が増大しても、抵抗値は一定値に保持されてい
るため、例えば、しきい値電圧までは半導体装置の電圧
と電流との間にはオーミックな関係が成立するが、しき
い値電圧以上では、印加電圧が増大しても電流が一定に
維持され、従ってこの半導体装置は定電流発生源として
動作する。
るため、例えば、しきい値電圧までは半導体装置の電圧
と電流との間にはオーミックな関係が成立するが、しき
い値電圧以上では、印加電圧が増大しても電流が一定に
維持され、従ってこの半導体装置は定電流発生源として
動作する。
この現象が起こる理由は、多数キャリヤの空乏領域がエ
ピタキシャル層の、基準電圧に維持される基板との接合
部に形成され、空乏領域の大きさは、特に、高電位にあ
る端子の直下の領域において印加電圧の増大と共に大き
くなる。
ピタキシャル層の、基準電圧に維持される基板との接合
部に形成され、空乏領域の大きさは、特に、高電位にあ
る端子の直下の領域において印加電圧の増大と共に大き
くなる。
エピタキシャル層の完全な空乏状態に相当するしきい値
ＶＰＩ）ＩｃＨに電圧が到達すると、半導体装置の電流
は増大し得す従って、印加電圧が増大しても電流は一定
値に維持される。
ＶＰＩ）ＩｃＨに電圧が到達すると、半導体装置の電流
は増大し得す従って、印加電圧が増大しても電流は一定
値に維持される。
本発明の目的は、既知の装置と比較して、製造処理に新
たな主程を追加することなく、所定の集積化区域の抵抗
値を高くし得るようにした集積回路に用いられる埋め込
み抵抗半導体装置を提供せんとするにある。
たな主程を追加することなく、所定の集積化区域の抵抗
値を高くし得るようにした集積回路に用いられる埋め込
み抵抗半導体装置を提供せんとするにある。
本発明の更に他の目的は、電圧のしきい値を低下させて
も定電流発生器として動作する埋め込み抵抗半導体装置
を提供せんとするにある。
も定電流発生器として動作する埋め込み抵抗半導体装置
を提供せんとするにある。
（目的を達成する手段）
この目的を達成するため、この発明の埋め込み抵抗半導
体装置は、２個の接点区域間の層の部分には、チップの
第２主表面から層内に延在する第１導電型（Ｐ゛） の
少なくとも２個の分離領域と、基板から分離領域間の所
定範囲に、これら分離領域と接触することなく延在する
第１導電型（Ｐ゛）の埋め込み領域とを具え、これら分
離領域および埋め込み領域は細長形状とするとともにそ
の端縁が絶縁領域により囲まれるようにしたことを特徴
とする。
体装置は、２個の接点区域間の層の部分には、チップの
第２主表面から層内に延在する第１導電型（Ｐ゛） の
少なくとも２個の分離領域と、基板から分離領域間の所
定範囲に、これら分離領域と接触することなく延在する
第１導電型（Ｐ゛）の埋め込み領域とを具え、これら分
離領域および埋め込み領域は細長形状とするとともにそ
の端縁が絶縁領域により囲まれるようにしたことを特徴
とする。
さらに上述の埋め込み抵抗半導体装置を製造するに当た
って、埋め込み領域および分離領域を、絶縁領域を形成
する第１および第２工程の処理工程により、夫々形成す
るようにしたことを特徴とする。
って、埋め込み領域および分離領域を、絶縁領域を形成
する第１および第２工程の処理工程により、夫々形成す
るようにしたことを特徴とする。
（実施例）
図面につき本発明の１実施例を詳細に説明する。
図において、同一部分には同一の符号を付して示す。
第１図に示すように、本発明の半導体装置は、単結晶珪
素基板１にＰ型不純物例えばホウ素をドープし、その上
にＮ型不純物例えばリンをドープした珪毒エピタキシャ
ル層２をエピタキシャル成長させることにより形成する
。
素基板１にＰ型不純物例えばホウ素をドープし、その上
にＮ型不純物例えばリンをドープした珪毒エピタキシャ
ル層２をエピタキシャル成長させることにより形成する
。
第１図において記号Ｎ゛で示される不純物濃度の高い２
個の接点区域を、エピタキシャル層の表面部分に画成し
、これら区域に「＋」および「−」で示される２個の金
属端子を設け、これら金属端子を、接点区域を経て、そ
の下側のエピタキシャル層２とオーム接触させる。
個の接点区域を、エピタキシャル層の表面部分に画成し
、これら区域に「＋」および「−」で示される２個の金
属端子を設け、これら金属端子を、接点区域を経て、そ
の下側のエピタキシャル層２とオーム接触させる。
第１図および第２図に示すように、基板からエピタキシ
ャル層の表面へ延在する絶縁領域３によってエピタキシ
ャル層の１部分を囲み、このエピタキシャル層の１部分
の表面区域に両端子の２個の接点区域を設ける。
ャル層の表面へ延在する絶縁領域３によってエピタキシ
ャル層の１部分を囲み、このエピタキシャル層の１部分
の表面区域に両端子の２個の接点区域を設ける。
絶縁領域３は、Ｐ型不純物を基板の所定の区域に高い不
純物濃度でイオン注入し、次いでこれら不純物をエピタ
キシャル成長の間にエピタキシャル層内に拡散させる第
１工程と、エピタキシャル層の成長後上記層の前記イオ
ン注入および前記不純物の拡散区域に相当するエピタキ
シャル層の表面区域に、Ｐ型不純物を高い不純物濃度で
堆積させる第２工程とによって、エピタキシャル層２に
形成する。
純物濃度でイオン注入し、次いでこれら不純物をエピタ
キシャル成長の間にエピタキシャル層内に拡散させる第
１工程と、エピタキシャル層の成長後上記層の前記イオ
ン注入および前記不純物の拡散区域に相当するエピタキ
シャル層の表面区域に、Ｐ型不純物を高い不純物濃度で
堆積させる第２工程とによって、エピタキシャル層２に
形成する。
処理工程パラメータを適宜選定して、基板からの拡散区
域およびエピタキシャル層の表面からの拡散区域が、Ｐ
型不純物の濃度が高い単一の絶縁領域Ｐ＋で交わるよう
にする。
域およびエピタキシャル層の表面からの拡散区域が、Ｐ
型不純物の濃度が高い単一の絶縁領域Ｐ＋で交わるよう
にする。
第１図において、拡散処理によって重ね合わされた区域
を、破線で示す。
を、破線で示す。
Ｐ導電型の埋めこみ領域４は、端子の２個の接点区域間
のエピタキシャル層の部分に位置させると共に、基板１
からエピタキシャル層２内に延在させる。
のエピタキシャル層の部分に位置させると共に、基板１
からエピタキシャル層２内に延在させる。
埋め込み領域は、細長形状とすると共にその両端が絶縁
領域３により囲まれるようにする。
領域３により囲まれるようにする。
この埋め込み領域は、絶縁領域３を形成す第１工程と同
一の処理工程を用いて、即ち基板の所定区域にＰ型不純
物をイオン注入し、次いで注入した不純物をそのエピタ
キシャル成長の間にエピタキシャル層２内に拡散させる
ことにより、形成する。
一の処理工程を用いて、即ち基板の所定区域にＰ型不純
物をイオン注入し、次いで注入した不純物をそのエピタ
キシャル成長の間にエピタキシャル層２内に拡散させる
ことにより、形成する。
端子の２個の接点区域の間のエピタキシャル層の部分に
は、Ｐ導電型を呈し、エピタキシャル層の表面から内部
へ延在する２個の分離領域５および６をも設ける。
は、Ｐ導電型を呈し、エピタキシャル層の表面から内部
へ延在する２個の分離領域５および６をも設ける。
これら分離領域は細長形状とすると共に絶縁領域３によ
りその両端が囲まれるようにする。これら分離領域を適
宜形成して埋め込み領域４が分離領域の間にこれらと接
触することなく部分的に延在し得るようにする。
りその両端が囲まれるようにする。これら分離領域を適
宜形成して埋め込み領域４が分離領域の間にこれらと接
触することなく部分的に延在し得るようにする。
、分離領域５３よび６は、絶縁領域３を形成する第２工
程と同一の処理工程を用いて、エピタキシャル層での表
面の所定区域にＰ型不純物を堆積し、次いでエピタキシ
ャル層内にこれら不純物を拡散させることにより形成す
る。
程と同一の処理工程を用いて、エピタキシャル層での表
面の所定区域にＰ型不純物を堆積し、次いでエピタキシ
ャル層内にこれら不純物を拡散させることにより形成す
る。
以上、本発明の半導体装置の構体およびその製造工程の
記載から本発明の利点は明らかである。
記載から本発明の利点は明らかである。
分離領域５および６と埋め込み領域４を交互に配置する
ため、エピタキシャル層の「有効な厚さ」を著しく減少
することができるが、この有効な厚さは半導体装置を含
む集積回路を製造する工程によ°り決まる。この有効な
厚さの減少と、一方および他方の端子間の電荷キャリヤ
の移動の平均距離の増加との組合せによって所定の集積
化区域の抵抗値を高くすることができる。
ため、エピタキシャル層の「有効な厚さ」を著しく減少
することができるが、この有効な厚さは半導体装置を含
む集積回路を製造する工程によ°り決まる。この有効な
厚さの減少と、一方および他方の端子間の電荷キャリヤ
の移動の平均距離の増加との組合せによって所定の集積
化区域の抵抗値を高くすることができる。
分離領域５，６および埋め込み領域４がエピタキシャル
層２内に延在するため、完全な空乏化を行い得、従って
２端子間に印加された電圧のしきい値が発生した電流の
所定値に対し、既知の半導体装置に必要とされる電圧の
しきい値より小さくなるため、半導体装置を定電流発生
器として用いることができる。
層２内に延在するため、完全な空乏化を行い得、従って
２端子間に印加された電圧のしきい値が発生した電流の
所定値に対し、既知の半導体装置に必要とされる電圧の
しきい値より小さくなるため、半導体装置を定電流発生
器として用いることができる。
さらに、特に重要な事実は、本発明の半導体装置を従来
の半導体装置の場合と比較して何等追加の工程を必要と
することなく構成することができる。その理由は、分離
領域および埋め込み領域を、絶縁領域の形成に用いた工
程と同一工程により即ち同時に形成することができるか
らである。
の半導体装置の場合と比較して何等追加の工程を必要と
することなく構成することができる。その理由は、分離
領域および埋め込み領域を、絶縁領域の形成に用いた工
程と同一工程により即ち同時に形成することができるか
らである。
以上、本発明の一実施例を図につき説明したが、本発明
はこれに限定されることなく種々の変更を加えることが
できる。例えば、分離領域および埋め込み領域は、これ
ら領域を交互に配置する場合にはその数を増加すること
もできる。
はこれに限定されることなく種々の変更を加えることが
できる。例えば、分離領域および埋め込み領域は、これ
ら領域を交互に配置する場合にはその数を増加すること
もできる。
第１図は本発明の埋め込み抵抗半導体装置を示す拡大縦
断面図、 第２図は、第１図の半導体装置の同一拡大寸法における
平面図である。
断面図、 第２図は、第１図の半導体装置の同一拡大寸法における
平面図である。
Claims (1)
- 【特許請求の範囲】 １、半導電性材料チップに形成される２個の端子（“＋
”、“−”）を有する埋め込み抵抗半導体装置であって
、チップの第１主表面により囲まれた第１導電型（Ｐ）
の基板（１）と、この基板（１）上に配置されチップの
第２主表面により囲まれた第２導電型（Ｎ）の層（２）
と、層（２）の表面部分に画成され、その上に２個の端
子（“＋”および“−”）が配置される２個の接点区域
と、基板（１）からチップの第２主表面に延在し且つ基
板（１）から前記チップの第２主表面に延在する層（２
）の一部分を囲む第１導電型（Ｐ＾＋）の絶縁領域（３
）と、その上に設けられた端子（“＋”、“−”）とを
具えるものにおいて、２個の接点区域間の層（２）の部
分には、チップの第２主表面から層（２）内に延在する
第１導電型（Ｐ＾＋）の少なくとも２個の分離領域（５
、６）と、基板（１）から分離領域間の所定範囲に、こ
れら分離領域と接触することなく延在する第１導電型（
Ｐ＾＋）の埋め込み領域（４）とを具え、これら分離領
域（５、６）および埋め込み領域（４）は細長形状とす
るとともにその端縁が絶縁領域（３）により囲まれるよ
うにしたことを特徴とする埋め込み抵抗半導体装置。 ２、半導体装置を集積回路にモノリシックに形成するよ
うにしたことを特徴とする特許請求の範囲第１項記載の
埋め込み抵抗半導体装置。 ３、第２導電型（Ｎ）の層（２）を基板（１）にエピタ
キシャル成長により形成し、絶縁領域（３）を層（２）
に、第１導電型（Ｐ＾＋）の不純物をエピタキシャル層
（２）の成長の前に基板（１）の予め定めた区域にイオ
ン注入し、この不純物をそのエピタキシャル成長中に層
（２）内に拡散する第１工程と、第１導電型（Ｐ＾＋）
の不純物を層（２）を囲むチップの第２主表面の予め定
めた区域に堆積し、この不純物を層（２）に拡散する第
２工程とにより形成して特許請求の範囲第１項に記載の
半導体装置を製造するに当たって、埋め込み領域（４）
および分離領域（５、６）を、絶縁領域（３）を形成す
る第１および第２工程の処理工程により、夫々形成する
ようにしたことを特徴とする半導体装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT22688A/84 | 1984-09-17 | ||
| IT8422688A IT1213217B (it) | 1984-09-17 | 1984-09-17 | Dispositivo a semiconduttore a resistenza sepolta. |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6174361A true JPS6174361A (ja) | 1986-04-16 |
Family
ID=11199263
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60205168A Pending JPS6174361A (ja) | 1984-09-17 | 1985-09-17 | 埋め込み抵抗半導体装置 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4663647A (ja) |
| JP (1) | JPS6174361A (ja) |
| DE (1) | DE3533005A1 (ja) |
| FR (1) | FR2570545A1 (ja) |
| GB (1) | GB2166588B (ja) |
| IT (1) | IT1213217B (ja) |
| SE (1) | SE500944C2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5610079A (en) * | 1995-06-19 | 1997-03-11 | Reliance Electric Industrial Company | Self-biased moat for parasitic current suppression in integrated circuits |
| US6100153A (en) * | 1998-01-20 | 2000-08-08 | International Business Machines Corporation | Reliable diffusion resistor and diffusion capacitor |
| DE102006034589B4 (de) * | 2006-07-26 | 2008-06-05 | Siemens Ag | Strom begrenzende Halbleiteranordnung |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1155578A (en) * | 1965-10-08 | 1969-06-18 | Sony Corp | Field Effect Transistor |
| GB1226899A (ja) * | 1968-07-17 | 1971-03-31 | ||
| JPS509635B1 (ja) * | 1970-09-07 | 1975-04-14 | ||
| JPS6048765B2 (ja) * | 1977-12-19 | 1985-10-29 | 日本電気株式会社 | 定電圧半導体集積回路 |
| JPS5771164A (en) * | 1980-10-22 | 1982-05-01 | Fujitsu Ltd | Semiconductor device |
-
1984
- 1984-09-17 IT IT8422688A patent/IT1213217B/it active
-
1985
- 1985-09-11 SE SE8504204A patent/SE500944C2/sv unknown
- 1985-09-16 DE DE19853533005 patent/DE3533005A1/de not_active Withdrawn
- 1985-09-17 GB GB08522907A patent/GB2166588B/en not_active Expired
- 1985-09-17 FR FR8513745A patent/FR2570545A1/fr not_active Withdrawn
- 1985-09-17 JP JP60205168A patent/JPS6174361A/ja active Pending
- 1985-09-23 US US06/779,091 patent/US4663647A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| SE8504204D0 (sv) | 1985-09-11 |
| GB8522907D0 (en) | 1985-10-23 |
| IT1213217B (it) | 1989-12-14 |
| SE500944C2 (sv) | 1994-10-03 |
| GB2166588A (en) | 1986-05-08 |
| GB2166588B (en) | 1987-12-09 |
| IT8422688A0 (it) | 1984-09-17 |
| SE8504204L (sv) | 1986-03-18 |
| US4663647A (en) | 1987-05-05 |
| FR2570545A1 (fr) | 1986-03-21 |
| DE3533005A1 (de) | 1986-04-17 |
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