JPS6252949B2 - - Google Patents
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- JPS6252949B2 JPS6252949B2 JP55183165A JP18316580A JPS6252949B2 JP S6252949 B2 JPS6252949 B2 JP S6252949B2 JP 55183165 A JP55183165 A JP 55183165A JP 18316580 A JP18316580 A JP 18316580A JP S6252949 B2 JPS6252949 B2 JP S6252949B2
- Authority
- JP
- Japan
- Prior art keywords
- epitaxial growth
- conductivity type
- region
- layer
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W15/00—Highly-doped buried regions of integrated devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W15/00—Highly-doped buried regions of integrated devices
- H10W15/01—Manufacture or treatment
Landscapes
- Bipolar Transistors (AREA)
- Element Separation (AREA)
Description
【発明の詳細な説明】
本発明は半導体集積回路装置の製法時に埋込領
域の形成法に係わる。
域の形成法に係わる。
現在のバイポーラリニアIC（半導体集積回路
装置）の多くは、PN接合による接合分離方式を
とり、第１図に示すように第２導電形の埋込領域
２を有した第１導電形の半導体基板１上面に第２
導電形のエピタキシヤル成長層３を形成し、この
エピタキシヤル成長層３の表面よりの（片側から
の）不純物拡散によつて埋込領域２を取囲みかつ
基体１に達する第１導電形の分離領域４を形成す
るようにした所謂片側アイソレーシヨン型が主流
である。この片側アイソレーシヨン型で構成され
る半導体集積回路装置は20V以下の低耐圧のもの
が主である。これに対して、20V以上の高耐圧半
導体集積回路装置及び薄いエピタキシヤル成長層
を有してより耐圧（主にトランジスタのＶCEO）
を得たい半導体集積回路装置の場合は第２図に示
すように所謂向い合せアイソレーシヨン型に構成
するのが一般的である。即ち、第１導電形の半導
体基体１の面に第１導電形の下側分離領域４ａを
形成し、続いて分離領域４ａに取囲まれた第２導
電形の埋込領域２を形成して後、第２導電形のエ
ピタキシヤル成長層３を形成し、このエピタキシ
ヤル成長層３の表面より下側分離領域４ａと連接
するように第１導電形の上側分離領域４ｂを形成
するようになされる。
装置）の多くは、PN接合による接合分離方式を
とり、第１図に示すように第２導電形の埋込領域
２を有した第１導電形の半導体基板１上面に第２
導電形のエピタキシヤル成長層３を形成し、この
エピタキシヤル成長層３の表面よりの（片側から
の）不純物拡散によつて埋込領域２を取囲みかつ
基体１に達する第１導電形の分離領域４を形成す
るようにした所謂片側アイソレーシヨン型が主流
である。この片側アイソレーシヨン型で構成され
る半導体集積回路装置は20V以下の低耐圧のもの
が主である。これに対して、20V以上の高耐圧半
導体集積回路装置及び薄いエピタキシヤル成長層
を有してより耐圧（主にトランジスタのＶCEO）
を得たい半導体集積回路装置の場合は第２図に示
すように所謂向い合せアイソレーシヨン型に構成
するのが一般的である。即ち、第１導電形の半導
体基体１の面に第１導電形の下側分離領域４ａを
形成し、続いて分離領域４ａに取囲まれた第２導
電形の埋込領域２を形成して後、第２導電形のエ
ピタキシヤル成長層３を形成し、このエピタキシ
ヤル成長層３の表面より下側分離領域４ａと連接
するように第１導電形の上側分離領域４ｂを形成
するようになされる。
通常バイポーラリニアICの場合には、埋込領
域２にリン（Ｐ）、ヒ素（As）、アンチモン
（Sb）等のＮ形不純物が用いられる。リンの場
合、後者２つの不純物（ヒ素、アンチモン）に比
べて拡散係数が大きいので、最近は拡散係数の小
さいヒ素、アンチモンが主に用いられる。ヒ素の
場合の問題点としてはエピタキシヤル成長時にア
ウトデイフージヨン（外方拡散）によるオートド
ーピングが大きくエピタキシヤル成長層３の抵抗
率をコントロールするのが難かしい。このためキ
ヤツピング・エピタキシー等の考えが必要となつ
てくる。アンチモンの場合には、ヒ素のようにア
ウトデイフージヨンが少なく、エピタキシヤル成
長層３の抵抗率をコントロールできる。そこで第
２図の向い合せアイソレーシヨン型の半導体集積
回路装置に於ては埋込領域２にアンチモン
（Sb）を、下側分離領域４ａにボロン（Ｂ）を
夫々使用するようになされる。この場合、エピタ
キシヤル成長時にボロンからのアウトデイフージ
ヨン及びアンチモンからのアウトデイフージヨン
が同時に発生するが、アンチモンのアウトデイフ
ージヨンの方が小さく、ボロンのアウトデイフー
ジヨンが支配的になる。そしてこのボロンのアウ
トデイフージヨンが埋込領域２の上面まで広がり
高抵抗層５がエピタキシヤル成長層中に形成され
る。この高抵抗層５が形成される理由を第６図を
用いてさらに詳述する。第６図Ａはエピタキシヤ
ル成長の直前の半導体基体１の状態を示し、基体
１の面にアンチモン（Sb）拡散層２と、高濃度
ボロン拡散層４ａが形成されている。
域２にリン（Ｐ）、ヒ素（As）、アンチモン
（Sb）等のＮ形不純物が用いられる。リンの場
合、後者２つの不純物（ヒ素、アンチモン）に比
べて拡散係数が大きいので、最近は拡散係数の小
さいヒ素、アンチモンが主に用いられる。ヒ素の
場合の問題点としてはエピタキシヤル成長時にア
ウトデイフージヨン（外方拡散）によるオートド
ーピングが大きくエピタキシヤル成長層３の抵抗
率をコントロールするのが難かしい。このためキ
ヤツピング・エピタキシー等の考えが必要となつ
てくる。アンチモンの場合には、ヒ素のようにア
ウトデイフージヨンが少なく、エピタキシヤル成
長層３の抵抗率をコントロールできる。そこで第
２図の向い合せアイソレーシヨン型の半導体集積
回路装置に於ては埋込領域２にアンチモン
（Sb）を、下側分離領域４ａにボロン（Ｂ）を
夫々使用するようになされる。この場合、エピタ
キシヤル成長時にボロンからのアウトデイフージ
ヨン及びアンチモンからのアウトデイフージヨン
が同時に発生するが、アンチモンのアウトデイフ
ージヨンの方が小さく、ボロンのアウトデイフー
ジヨンが支配的になる。そしてこのボロンのアウ
トデイフージヨンが埋込領域２の上面まで広がり
高抵抗層５がエピタキシヤル成長層中に形成され
る。この高抵抗層５が形成される理由を第６図を
用いてさらに詳述する。第６図Ａはエピタキシヤ
ル成長の直前の半導体基体１の状態を示し、基体
１の面にアンチモン（Sb）拡散層２と、高濃度
ボロン拡散層４ａが形成されている。
(i)この状態からエピタキシヤル成長層３を1000
℃以上の高温で成長させるが、、第６図Ｂに示す
ようにボロンのアウトデイフージヨンの方がアン
チモンのアウトデイフージヨンより多く、エピタ
キシヤル成長の初期時に全面が高抵抗層（Ｎ形）
３′になることがあり、ひどい場合には層３′がＰ
形層になることもある。(ii)第６図Ａのアンチモン
拡散層２とボロン拡散層４ａが同居する半導体基
体１にエピタキシヤル成長を施すと、第６図Ｃに
示すようにアンチモン拡散層２にボロン拡散層４
ａよりのボロンが吸い込まれる現象がある。特
に、SiH4系のエピタキシヤル成長の場合にこの
現象が激しい。そして、エピタキシヤル成長後、
アイソレーシヨン等の熱処理を施す第６図Ｄの不
純物濃度分布図にて示すように、拡散係数の大き
いボロンが拡散しアンチモンの高濃度分布の再分
布よりエピタキシヤル層表面側に出て高抵抗層を
形成する。主に第２図の場合は(ii)が主原因で(i)も
影響して高抵抗層５が形成される。又、埋込領域
２を形成する場合のアンチモンの被着形成として
CVD（化学気相成長）法が用いられるが、この
CVD時に汚染物が入り込み高抵抗層即ちＰ形層
５が形成されることがある。これが為例えばトラ
ンジスタ素子の静特性が悪化することがしばしば
生じるものであつた。
℃以上の高温で成長させるが、、第６図Ｂに示す
ようにボロンのアウトデイフージヨンの方がアン
チモンのアウトデイフージヨンより多く、エピタ
キシヤル成長の初期時に全面が高抵抗層（Ｎ形）
３′になることがあり、ひどい場合には層３′がＰ
形層になることもある。(ii)第６図Ａのアンチモン
拡散層２とボロン拡散層４ａが同居する半導体基
体１にエピタキシヤル成長を施すと、第６図Ｃに
示すようにアンチモン拡散層２にボロン拡散層４
ａよりのボロンが吸い込まれる現象がある。特
に、SiH4系のエピタキシヤル成長の場合にこの
現象が激しい。そして、エピタキシヤル成長後、
アイソレーシヨン等の熱処理を施す第６図Ｄの不
純物濃度分布図にて示すように、拡散係数の大き
いボロンが拡散しアンチモンの高濃度分布の再分
布よりエピタキシヤル層表面側に出て高抵抗層を
形成する。主に第２図の場合は(ii)が主原因で(i)も
影響して高抵抗層５が形成される。又、埋込領域
２を形成する場合のアンチモンの被着形成として
CVD（化学気相成長）法が用いられるが、この
CVD時に汚染物が入り込み高抵抗層即ちＰ形層
５が形成されることがある。これが為例えばトラ
ンジスタ素子の静特性が悪化することがしばしば
生じるものであつた。
本発明は、上記欠点を解決した半導体集積回路
装置の製法を提供するものである。
装置の製法を提供するものである。
次に、第３図以下を用いて本発明の製法を説明
する。。尚図示の例は向い合せアイソレーシヨン
型の半導体集積回路装置に適用した場合である。
する。。尚図示の例は向い合せアイソレーシヨン
型の半導体集積回路装置に適用した場合である。
本発明において、先ず第３図Ａに示すように第
１導電形例えばＰ形の半導体基体１を用意し、そ
の一主面上に酸化処理等によつて絶縁膜（例えば
SiO2）６を被着形成する。次に、第３図Ｂに示す
ように絶膜６に対しその分離領域を形成すべき位
置に対応した部分に窓孔７を形成し、この窓孔７
を通して第１導電形即ちＰ形の不純物例えばボロ
ンを拡散し第１の埋込領域となる下側分離領域４
ａを形成する。
１導電形例えばＰ形の半導体基体１を用意し、そ
の一主面上に酸化処理等によつて絶縁膜（例えば
SiO2）６を被着形成する。次に、第３図Ｂに示す
ように絶膜６に対しその分離領域を形成すべき位
置に対応した部分に窓孔７を形成し、この窓孔７
を通して第１導電形即ちＰ形の不純物例えばボロ
ンを拡散し第１の埋込領域となる下側分離領域４
ａを形成する。
次に、第３図Ｃに示すように絶縁膜６に対し
て、その第２導電形即ちN+形の埋込領域を形成
すべき位置に対応する部分に窓孔８を形成し、こ
の窓孔８を通して第２導電形で拡散係数の大きい
不純物例えばリン（Ｐ）１０をイオン注入９によ
り打ち込む。しかる後、第３図Ｄに示すように窓
孔８を含んで上記イオン注入の不純物リン１０よ
り拡散係数の小さい第２導電形の不純物例えばア
ンチモン（Sb）１１をCVD法にて被着形成す
る。そして拡散処理して下側分離領域４ａに取囲
まれたN+形の第２の埋込領域２を形成する。こ
の場合、イオン注入によるリン１０の不純物濃度
はアンチモン１１にくらべて比較的低くなるよう
に選ぶ。
て、その第２導電形即ちN+形の埋込領域を形成
すべき位置に対応する部分に窓孔８を形成し、こ
の窓孔８を通して第２導電形で拡散係数の大きい
不純物例えばリン（Ｐ）１０をイオン注入９によ
り打ち込む。しかる後、第３図Ｄに示すように窓
孔８を含んで上記イオン注入の不純物リン１０よ
り拡散係数の小さい第２導電形の不純物例えばア
ンチモン（Sb）１１をCVD法にて被着形成す
る。そして拡散処理して下側分離領域４ａに取囲
まれたN+形の第２の埋込領域２を形成する。こ
の場合、イオン注入によるリン１０の不純物濃度
はアンチモン１１にくらべて比較的低くなるよう
に選ぶ。
次に、第３図Ｅに示すように基体１の主面上に
第２導電形のエピタキシヤル成長層３を形成す
る。エピタキシヤル成長層３の拡散係数後その上
面より選択的に下側分離領域４ａに連接するよう
に第１導電形の不純物例えばボロンを拡散して上
側分離領域４ｂを形成し、両分離領域４ａ，４ｂ
によつてN+形埋込領域２を取囲む分離領域４を
構成する。
第２導電形のエピタキシヤル成長層３を形成す
る。エピタキシヤル成長層３の拡散係数後その上
面より選択的に下側分離領域４ａに連接するよう
に第１導電形の不純物例えばボロンを拡散して上
側分離領域４ｂを形成し、両分離領域４ａ，４ｂ
によつてN+形埋込領域２を取囲む分離領域４を
構成する。
上述の製法によれば、N+形埋込領域２に対応
した窓孔８を形成して後、CVDによるアンチモ
ン１１の形成前にリン１０をイオン注入によりあ
る一定のドーズ量をもつて打ち込み、その上にア
ンチモン１１を被着形成して拡散し、N+形埋込
領域２を形成するようになしたことにより、その
後のエピタキシヤル成長において、N+形埋込領
域２の上面のＰ形化現象を防止することができ
る。即ち、エピタキシヤル成長時に於て、リン１
０のアウトデイフージヨンの率が下側分離領域４
ａのボロンのアウトデイフージヨンの率と同等な
ことがあり相殺され、又リン１０の拡散係数が
N+形埋込領域２の主たる不純物であるアンチモ
ン１１より大きい為にN+形埋込領域２上のエピ
タキシヤル成長層３は下側分離領域４ａのボロン
によつてＰ形化することがない。又本製法ではリ
ンのイオン注入技術を利用するので窓明け工程の
追加もなく埋込領域２上面のＰ形化現象を防止で
きる。
した窓孔８を形成して後、CVDによるアンチモ
ン１１の形成前にリン１０をイオン注入によりあ
る一定のドーズ量をもつて打ち込み、その上にア
ンチモン１１を被着形成して拡散し、N+形埋込
領域２を形成するようになしたことにより、その
後のエピタキシヤル成長において、N+形埋込領
域２の上面のＰ形化現象を防止することができ
る。即ち、エピタキシヤル成長時に於て、リン１
０のアウトデイフージヨンの率が下側分離領域４
ａのボロンのアウトデイフージヨンの率と同等な
ことがあり相殺され、又リン１０の拡散係数が
N+形埋込領域２の主たる不純物であるアンチモ
ン１１より大きい為にN+形埋込領域２上のエピ
タキシヤル成長層３は下側分離領域４ａのボロン
によつてＰ形化することがない。又本製法ではリ
ンのイオン注入技術を利用するので窓明け工程の
追加もなく埋込領域２上面のＰ形化現象を防止で
きる。
第４図Ａ，Ｂ及びＣは上記リンのイオン注入の
ドーズ量とトランジスタ素子の静特性を夫々対比
した測定図である。同図Ａ，Ｂ及びＣは夫々リン
のドーズ量が５×1012cm-2、１×1013cm-2及び４
×1013cm-2とした場合であり、この測定図からリ
ンのドーズ量と静特性がよく対応しており、一定
のドーズ量以上では静特性が良好となることが認
められる。また第５図は本発明によるトランジス
タ素子の埋込領域２を含めたコレクタの濃度分布
であり、(a)はアンチモン濃度、(b)はリン濃度、(c)
はエピタキシヤル成長層の濃度である。
ドーズ量とトランジスタ素子の静特性を夫々対比
した測定図である。同図Ａ，Ｂ及びＣは夫々リン
のドーズ量が５×1012cm-2、１×1013cm-2及び４
×1013cm-2とした場合であり、この測定図からリ
ンのドーズ量と静特性がよく対応しており、一定
のドーズ量以上では静特性が良好となることが認
められる。また第５図は本発明によるトランジス
タ素子の埋込領域２を含めたコレクタの濃度分布
であり、(a)はアンチモン濃度、(b)はリン濃度、(c)
はエピタキシヤル成長層の濃度である。
このように本発明においては、半導体集積回路
装置の製造に際して、そのエピタキシヤル成長工
程及びVDによる不純物（上例ではアンチモン）
の被着工程時における第１導電形（上例ではＰ
形）の汚染物等の影響を受けず、第２埋込領域の
上面のエピタキシヤル層の高抵抗化を阻止できる
ので、例えばトランジスタ素子の静特性の悪化を
防ぎ、特性の良い半導体集積回路装置が得られる
ものである。
装置の製造に際して、そのエピタキシヤル成長工
程及びVDによる不純物（上例ではアンチモン）
の被着工程時における第１導電形（上例ではＰ
形）の汚染物等の影響を受けず、第２埋込領域の
上面のエピタキシヤル層の高抵抗化を阻止できる
ので、例えばトランジスタ素子の静特性の悪化を
防ぎ、特性の良い半導体集積回路装置が得られる
ものである。
第１図及び第２図は夫々半導体集積回路装置の
例を示す断面図、第３図Ａ〜Ｅは本発明の製法を
示す工程図、第４図Ａ，Ｂ及びＣはリンのイオン
注入のドーズ量に対するトランジスタ素子の静特
性図、第５図は本発明のトランジスタ素子のコレ
クタ濃度分布図、第６図Ａ〜Ｄは半導体集積回路
装置の問題点の説明に供する説明図である。 １は半導体基体、２は第１埋込領域、３はエピ
タキシヤル成長層、４ａは第２埋込領域（下側分
離領域）、４ｂは上側分離領域、１０はリン、１
１はアンチモンである。
例を示す断面図、第３図Ａ〜Ｅは本発明の製法を
示す工程図、第４図Ａ，Ｂ及びＣはリンのイオン
注入のドーズ量に対するトランジスタ素子の静特
性図、第５図は本発明のトランジスタ素子のコレ
クタ濃度分布図、第６図Ａ〜Ｄは半導体集積回路
装置の問題点の説明に供する説明図である。 １は半導体基体、２は第１埋込領域、３はエピ
タキシヤル成長層、４ａは第２埋込領域（下側分
離領域）、４ｂは上側分離領域、１０はリン、１
１はアンチモンである。
Claims (1)
- 【特許請求の範囲】 １ 第１導電形の半導体基体上に第２導電形のエ
ピタキシヤル成長層を有し、上記半導体基体と上
記エピタキシヤル成長層との界面近傍に第２導電
形の埋込領域とこれを取囲みかつ上記エピタキシ
ヤル成長層の表面に到達する第１導電形の埋込領
域を有する半導体集積回路装置の製法において、 上記半導体基体の一主面に拡散係数の大きい不
純物と拡散係数の小さい不純物を含む第２導電形
の不純物領域と該第２導電形の不純物領域を取り
囲む第１導電形の不純物領域を形成した後、上記
エピタキシヤル成長層を形成することを特徴とす
る半導体集積回路装置の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55183165A JPS57106047A (en) | 1980-12-23 | 1980-12-23 | Manufacture of semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55183165A JPS57106047A (en) | 1980-12-23 | 1980-12-23 | Manufacture of semiconductor integrated circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57106047A JPS57106047A (en) | 1982-07-01 |
| JPS6252949B2 true JPS6252949B2 (ja) | 1987-11-07 |
Family
ID=16130919
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55183165A Granted JPS57106047A (en) | 1980-12-23 | 1980-12-23 | Manufacture of semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57106047A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0444163U (ja) * | 1990-08-20 | 1992-04-15 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1214808B (it) * | 1984-12-20 | 1990-01-18 | Ates Componenti Elettron | Tico e semiconduttore processo per la formazione di uno strato sepolto e di una regione di collettore in un dispositivo monoli |
| JPS63185061A (ja) * | 1987-01-28 | 1988-07-30 | Toshiba Corp | 半導体装置の製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5811743B2 (ja) * | 1974-10-30 | 1983-03-04 | 株式会社日立製作所 | ハンドウタイソウチノ セイゾウホウホウ |
-
1980
- 1980-12-23 JP JP55183165A patent/JPS57106047A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0444163U (ja) * | 1990-08-20 | 1992-04-15 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57106047A (en) | 1982-07-01 |
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