JPS6241422B2 - - Google Patents
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- JPS6241422B2 JPS6241422B2 JP7351479A JP7351479A JPS6241422B2 JP S6241422 B2 JPS6241422 B2 JP S6241422B2 JP 7351479 A JP7351479 A JP 7351479A JP 7351479 A JP7351479 A JP 7351479A JP S6241422 B2 JPS6241422 B2 JP S6241422B2
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- Japan
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- polycrystalline silicon
- layer
- silicon layer
- diffusion layer
- resistor
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Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/761—PN junctions
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
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- Manufacturing & Machinery (AREA)
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- Element Separation (AREA)
- Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
- Local Oxidation Of Silicon (AREA)
Description
【発明の詳細な説明】
本発明は、半導体基板の表面上に形成した分離
絶縁層に囲まれるように、基板内の回路部品の半
導体表面に接触する抵抗体を形成する半導体装置
の製造方法に関する。
絶縁層に囲まれるように、基板内の回路部品の半
導体表面に接触する抵抗体を形成する半導体装置
の製造方法に関する。
従来、第１図に示すように半導体基板１内に設
けた回路部品の表面をおおう分離絶縁層８から基
板内の回路部品の一部の半導体表面を露出させる
ためには、この分離絶縁層に開口部１１を設ける
ことは必然的なことである。この場合、この開口
部自身に抵抗体１２，１３を設けるように構成し
た半導体装置は、非常に集積度的にメリツトがあ
る。かつ、開口部の平担化という面から配線の断
切れ防止にも極めて有効な方法である。尚１０は
端子である。そこで本発明は、この種の半導体装
置を容易に精度よく製造する方法を提供すること
を目的としている。
けた回路部品の表面をおおう分離絶縁層８から基
板内の回路部品の一部の半導体表面を露出させる
ためには、この分離絶縁層に開口部１１を設ける
ことは必然的なことである。この場合、この開口
部自身に抵抗体１２，１３を設けるように構成し
た半導体装置は、非常に集積度的にメリツトがあ
る。かつ、開口部の平担化という面から配線の断
切れ防止にも極めて有効な方法である。尚１０は
端子である。そこで本発明は、この種の半導体装
置を容易に精度よく製造する方法を提供すること
を目的としている。
以下、図面を用いて、本発明による製造方法の
一実施例を説明する。第２図は、本発明により製
造される半導体装置としてnpnトランジスタＴに
抵抗R1，R2，R3を接続した回路例である。第３
図はａ〜ｄは本発明の一実施例の各工程における
装置の断面図である。本発明を説明するにあた
り、最も一般性のある半導体材料としてシリコン
を用いる。集積回路への応用を考慮してp-型シ
リコン基板１の上に選択的に高不純物濃度ｎ型埋
込み層２を設け、ｎ型エピタキシヤル層３を形成
した半導体基板を用いる（第３図ａ）。次に電気
的分離のためのp+分離用拡散層４１，４２を施
こす。ｐ型ベース拡散層５を形成し、次にn+拡
散層６１，６２を施こし、エミツタとコレクタを
形成する（第３図ｂ）。ここまでの半導体基板表
面の状況は、拡散源の違いや工程の違いにより、
変わつてくるが通常の方法と同じでよい。この状
態で表面の絶縁層を完全にはく離し、多結晶シリ
コンを一面に形成する。この厚さは、次の工程の
多結晶シリコンの酸化膜形成に基ずき、素子が安
定する厚さであればよい。3000〜10000Åが妥当
なところであろう。次にエミツタ、コレクタ、ベ
ースGND端子を取り出すべく端子部分をのこ
し、選択酸化する。例えばこれは表面にチツ化膜
を堆積し、上部４端子部７１，７２，７３，７４
をのこして酸化する。多結晶シリコンは、全体あ
るいは下部シリコン基板にわずかくいこむ程度
（数100Å）まで酸化膜化８１，８２，８３，８
４，８５する。次にチツ化膜を除去し、全体をよ
り平担化ししやすい場合は、もり上がつた酸化膜
をエツチングしてもよい（第３図ｃ）。残こされ
た多結晶シリコン部７１，７２，７３，７４，に
それぞれ必要な部分は抵抗体として、形成する。
それは、７１のエミツタ部ではR1の抵抗をつく
るため、レジストブロツクでリンやひ素のインプ
ランテーシヨンを抵抗設定値に合うようにドーズ
量を調節して打ち込む。同様に７２のコレクタ部
はR2の抵抗をリンやひ素のインプランテーシヨ
ンで適当なドーズ量により形成する。７３のベー
ス部の抵抗R3は抵抗設定値に基ずいたドーズ量
でボロンをインプランテーシヨンで設ける。熱工
程による不純物物質の拡散が必要ならば施こす。
その施行の方法は、一度にすべて拡散してもよい
し、各インプランテーシヨンを施こした後に個別
に加えてもよい。７４のGND端子は、抵抗体を
含まないのが理想であるので、この部分は、開口
をあけることがよいが、集積回路の構成上その部
分のGNDに多少の抵抗をもつてもよいなら、高
ドーズ量のボロンをインプランテーシヨンするこ
とで形成してもよい（第３図ｄ）。配線９１，９
２，９３，９４を設けて素子は完成する（第４図
ｄ）。
一実施例を説明する。第２図は、本発明により製
造される半導体装置としてnpnトランジスタＴに
抵抗R1，R2，R3を接続した回路例である。第３
図はａ〜ｄは本発明の一実施例の各工程における
装置の断面図である。本発明を説明するにあた
り、最も一般性のある半導体材料としてシリコン
を用いる。集積回路への応用を考慮してp-型シ
リコン基板１の上に選択的に高不純物濃度ｎ型埋
込み層２を設け、ｎ型エピタキシヤル層３を形成
した半導体基板を用いる（第３図ａ）。次に電気
的分離のためのp+分離用拡散層４１，４２を施
こす。ｐ型ベース拡散層５を形成し、次にn+拡
散層６１，６２を施こし、エミツタとコレクタを
形成する（第３図ｂ）。ここまでの半導体基板表
面の状況は、拡散源の違いや工程の違いにより、
変わつてくるが通常の方法と同じでよい。この状
態で表面の絶縁層を完全にはく離し、多結晶シリ
コンを一面に形成する。この厚さは、次の工程の
多結晶シリコンの酸化膜形成に基ずき、素子が安
定する厚さであればよい。3000〜10000Åが妥当
なところであろう。次にエミツタ、コレクタ、ベ
ースGND端子を取り出すべく端子部分をのこ
し、選択酸化する。例えばこれは表面にチツ化膜
を堆積し、上部４端子部７１，７２，７３，７４
をのこして酸化する。多結晶シリコンは、全体あ
るいは下部シリコン基板にわずかくいこむ程度
（数100Å）まで酸化膜化８１，８２，８３，８
４，８５する。次にチツ化膜を除去し、全体をよ
り平担化ししやすい場合は、もり上がつた酸化膜
をエツチングしてもよい（第３図ｃ）。残こされ
た多結晶シリコン部７１，７２，７３，７４，に
それぞれ必要な部分は抵抗体として、形成する。
それは、７１のエミツタ部ではR1の抵抗をつく
るため、レジストブロツクでリンやひ素のインプ
ランテーシヨンを抵抗設定値に合うようにドーズ
量を調節して打ち込む。同様に７２のコレクタ部
はR2の抵抗をリンやひ素のインプランテーシヨ
ンで適当なドーズ量により形成する。７３のベー
ス部の抵抗R3は抵抗設定値に基ずいたドーズ量
でボロンをインプランテーシヨンで設ける。熱工
程による不純物物質の拡散が必要ならば施こす。
その施行の方法は、一度にすべて拡散してもよい
し、各インプランテーシヨンを施こした後に個別
に加えてもよい。７４のGND端子は、抵抗体を
含まないのが理想であるので、この部分は、開口
をあけることがよいが、集積回路の構成上その部
分のGNDに多少の抵抗をもつてもよいなら、高
ドーズ量のボロンをインプランテーシヨンするこ
とで形成してもよい（第３図ｄ）。配線９１，９
２，９３，９４を設けて素子は完成する（第４図
ｄ）。
以上の実施例は、集積度の面ですぐれた抵抗体
を開口部に相当する部分に形成する半導体装置の
簡単な製造方法を提供するものであり、基板材料
は半導体であればシリコン以外にも種々のものが
用いられる。この方法の応用範囲はもち論、バイ
ポーラICのみでなくMOS LSI等にも使用可能で
ある。
を開口部に相当する部分に形成する半導体装置の
簡単な製造方法を提供するものであり、基板材料
は半導体であればシリコン以外にも種々のものが
用いられる。この方法の応用範囲はもち論、バイ
ポーラICのみでなくMOS LSI等にも使用可能で
ある。
第１図は半導体基板に回路素子及び抵抗を設け
た状態を示す断面図、第２図は本発明により製造
される半導体装置の一例を示す回路図、第３図ａ
〜ｄは本発明の一実施例の各工程における半導体
装置の状態を示す断面図である。 １……半導体基板、５……ベース拡散層、６１
……n+拡散層、７１，７２，７３……多結晶シ
リコン、８１，８２，８３，８４，８５……酸化
膜。
た状態を示す断面図、第２図は本発明により製造
される半導体装置の一例を示す回路図、第３図ａ
〜ｄは本発明の一実施例の各工程における半導体
装置の状態を示す断面図である。 １……半導体基板、５……ベース拡散層、６１
……n+拡散層、７１，７２，７３……多結晶シ
リコン、８１，８２，８３，８４，８５……酸化
膜。
Claims (1)
- １ 半導体基板の表面から回路素子用の拡散層を
形成する工程と、前記基板表面に多結晶シリコン
層を積層し、前記拡散層上の前記多結晶シリコン
層を除き選択的に酸化する工程と、前記拡散層上
の多結晶シリコン層に所定値の抵抗として必要な
量の不純物をドープし、酸化された多結晶シリコ
ン層に囲まれた抵抗体を形成する工程と、その抵
抗体上を覆い前記酸化された多結晶シリコン層上
に設けられ、且つ直下の前記拡散層との間の抵抗
体に接続する配線層を形成する工程とを具備する
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7351479A JPS55165649A (en) | 1979-06-13 | 1979-06-13 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7351479A JPS55165649A (en) | 1979-06-13 | 1979-06-13 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55165649A JPS55165649A (en) | 1980-12-24 |
| JPS6241422B2 true JPS6241422B2 (ja) | 1987-09-02 |
Family
ID=13520423
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7351479A Granted JPS55165649A (en) | 1979-06-13 | 1979-06-13 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55165649A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS585356U (ja) * | 1981-07-02 | 1983-01-13 | 三洋電機株式会社 | 抵抗素子 |
| JPS62279679A (ja) * | 1986-05-29 | 1987-12-04 | Fujitsu Ltd | 論理用半導体装置 |
| DE4309898B4 (de) * | 1992-03-30 | 2005-11-03 | Rohm Co. Ltd. | Verfahren zur Herstellung eines Bipolartransistors mit einer Polysiliziumschicht zwischen einem Halbleiterbereich und einem Oberflächenelektrodenmetall |
-
1979
- 1979-06-13 JP JP7351479A patent/JPS55165649A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55165649A (en) | 1980-12-24 |
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