JPS62279679A - 論理用半導体装置 - Google Patents
論理用半導体装置Info
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- JPS62279679A JPS62279679A JP12220186A JP12220186A JPS62279679A JP S62279679 A JPS62279679 A JP S62279679A JP 12220186 A JP12220186 A JP 12220186A JP 12220186 A JP12220186 A JP 12220186A JP S62279679 A JPS62279679 A JP S62279679A
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- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract description 9
- 239000012535 impurity Substances 0.000 abstract description 4
- 238000010030 laminating Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 11
- 238000004519 manufacturing process Methods 0.000 description 5
- 239000000758 substrate Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
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- 230000001747 exhibiting effect Effects 0.000 description 1
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Landscapes
- Junction Field-Effect Transistors (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
〔概要〕
本発明は、論理用半導体装置に於いて、駆動素子の一部
を構成する導電領域を一方の電極とし、その上に形成さ
れた半導体層を抵抗とし、その上に他方の電極を形成し
て負荷素子を構成し、抵抗である半導体層の厚ざ方向に
電流を流すようにしたことに依り、定電流特性を有し、
占有面禎が小さく、従って、容量が小さい負荷素子を存
し、高速で且つ安定な論理用半導体装置が得られるよう
にした。
を構成する導電領域を一方の電極とし、その上に形成さ
れた半導体層を抵抗とし、その上に他方の電極を形成し
て負荷素子を構成し、抵抗である半導体層の厚ざ方向に
電流を流すようにしたことに依り、定電流特性を有し、
占有面禎が小さく、従って、容量が小さい負荷素子を存
し、高速で且つ安定な論理用半導体装置が得られるよう
にした。
本発明は、ＭＩＳディジタル回路の基本をなしているイ
ンバータとして知られる論理用半導体装置の改良に関す
る。
ンバータとして知られる論理用半導体装置の改良に関す
る。
前記インバータは、例えば、直接結合型ＦＥＴ論理回路
（ｄｉｒｅｃｔ ｃｏｕｐｌｅｄ ＦＥＴ ｌｏ
ｇｉｃ：ＤＣＦＬ）を構成するのに用いられ、駆動用ト
ランジスタに負荷素子が縦続接続された構成を採ってい
る。
（ｄｉｒｅｃｔ ｃｏｕｐｌｅｄ ＦＥＴ ｌｏ
ｇｉｃ：ＤＣＦＬ）を構成するのに用いられ、駆動用ト
ランジスタに負荷素子が縦続接続された構成を採ってい
る。
第５図は従来のインバータ″を表す要部回路図である。
図に於いて、ＱＤは駆動用トランジスタ、ＲＬは負荷素
子である抵抗、ＩＮは入力端子、ＯＴは出力端子、■Ｄ
Ｄは正側電源電圧、ＧＮＤは接地をそれぞれ表している
。
子である抵抗、ＩＮは入力端子、ＯＴは出力端子、■Ｄ
Ｄは正側電源電圧、ＧＮＤは接地をそれぞれ表している
。
第６図は第５図に見られるインバータの動作特性を説明
する為の電圧対電流の関係を表す線図である。
する為の電圧対電流の関係を表す線図である。
図に於いて、横軸には正側電源電圧ＶＤＤを、縦軸には
負荷電流ＩＬをそれぞれ採ってあり、Ｌは負荷線を示し
ている。
負荷電流ＩＬをそれぞれ採ってあり、Ｌは負荷線を示し
ている。
第７図は従来のインバータに於ける他の例を表す要部回
路図であり、第５図に於いて用いた記号と同記号は同部
分を示すか或いは同じ意味を持つものとする。
路図であり、第５図に於いて用いた記号と同記号は同部
分を示すか或いは同じ意味を持つものとする。
この従来例が第５図に見られる従来例と相違する点は、
負荷素子としてゲート・ソース間を短絡したトランジス
タＱＬを用いた構成を採っていることである。
負荷素子としてゲート・ソース間を短絡したトランジス
タＱＬを用いた構成を採っていることである。
第８図は第７図に見られるインバータの動作特性を説明
する為の電圧対電流の関係を表す線図であり、第６図及
び第７図に於いて用いた記号と同記号は同部分を示すか
或いは同じ意味を持つものとする。
する為の電圧対電流の関係を表す線図であり、第６図及
び第７図に於いて用いた記号と同記号は同部分を示すか
或いは同じ意味を持つものとする。
第５図に見られる従来例に於けるように、負荷素子とし
て抵抗ＲＬを用いた場合、第６図に見られるように、電
圧対電流の関係は直線的に変化する。
て抵抗ＲＬを用いた場合、第６図に見られるように、電
圧対電流の関係は直線的に変化する。
このような抵抗ＲＬは、具体的には、半導体装置の活性
層に二つのオーミック電極を形成して、それ等オーミッ
ク電掻間の抵抗値を利用するようにしている。
層に二つのオーミック電極を形成して、それ等オーミッ
ク電掻間の抵抗値を利用するようにしている。
第７図に見られる従来例に於けるように、負荷素子とし
てトランジスタＱＬを用いると、第８図に見られるよう
に、電圧対電流の関係は定電流に近い特性となる。
てトランジスタＱＬを用いると、第８図に見られるよう
に、電圧対電流の関係は定電流に近い特性となる。
一般に、インバータに於ける電圧対電流の特性は、その
動作の安定性からすると、第８図に見られるような定電
流特性が好ましい。
動作の安定性からすると、第８図に見られるような定電
流特性が好ましい。
従って、例えば、ＧａＡｓを主材とするＭＥＳＦＥＴ
（ｍｅｔａｌ ｓｅｍｉｃｏｎｄｕｃｔ。
（ｍｅｔａｌ ｓｅｍｉｃｏｎｄｕｃｔ。
ｒ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓ
ｔ ｏ ｒ）や高電子移動度トランジスタ（ｈ ｉ ｇ
ｈｅｌｅｃｔｒｏｎ ｍｏｂｉｌｉｔｙ ｔｒａ
ｎｓｉｓｔｏｒ：ＨＥＭＴ）を用いたＤＣＦＬに於いて
は、負荷素子としてデプレッション型ＦＥＴを用いてい
る。
ｔ ｏ ｒ）や高電子移動度トランジスタ（ｈ ｉ ｇ
ｈｅｌｅｃｔｒｏｎ ｍｏｂｉｌｉｔｙ ｔｒａ
ｎｓｉｓｔｏｒ：ＨＥＭＴ）を用いたＤＣＦＬに於いて
は、負荷素子としてデプレッション型ＦＥＴを用いてい
る。
第５図及び第６図について説明したように、インバータ
に於いて、活性層の抵抗値を利用した抵抗ＲＬを負荷素
子とした場合、デプレッション型ＦＥＴに比較し、その
製造工程は簡単であり、また、不要な容量の値は小さい
が、駆動トランジスタとは別の部分に形成するものであ
るから、その占有面積は大きく、しかも、定電流特性は
得られ難い。
に於いて、活性層の抵抗値を利用した抵抗ＲＬを負荷素
子とした場合、デプレッション型ＦＥＴに比較し、その
製造工程は簡単であり、また、不要な容量の値は小さい
が、駆動トランジスタとは別の部分に形成するものであ
るから、その占有面積は大きく、しかも、定電流特性は
得られ難い。
ところで、前記説明したように、インバータに於ける負
荷素子としては、第８図に見られるような定電流特性を
得られるものが好ましい。
荷素子としては、第８図に見られるような定電流特性を
得られるものが好ましい。
従って、第７図に見られるように、デプレッション型Ｆ
ＥＴを負荷素子として用いると、それに近い特性が得ら
れるので有利である。
ＥＴを負荷素子として用いると、それに近い特性が得ら
れるので有利である。
然しなから、そのようにすると、不要な容量が太き（な
り、また、ゲート・ソース間を短絡させた場合、より良
い定電流特性を得る為には闇値電圧を０ （Ｖ）に近づ
ける必要があり、従って、Ｅ／Ｄ （エンハンスメント
／デプレッション）二種類のＦＥＴを制御することにな
るから、その分、困難性が大になる。
り、また、ゲート・ソース間を短絡させた場合、より良
い定電流特性を得る為には闇値電圧を０ （Ｖ）に近づ
ける必要があり、従って、Ｅ／Ｄ （エンハンスメント
／デプレッション）二種類のＦＥＴを制御することにな
るから、その分、困難性が大になる。
また、トランジスタＱＬに流れる電流の大きさを制御す
るには、ゲート長及びゲート幅を選択することに依って
行うようにしているので、容量に大きな影響を与える上
、その占有面積も抵抗ＲＬの場合と比較して更に大きく
なる。
るには、ゲート長及びゲート幅を選択することに依って
行うようにしているので、容量に大きな影響を与える上
、その占有面積も抵抗ＲＬの場合と比較して更に大きく
なる。
本発明は、定電流特性を実現できることは勿論のこと、
不要な容量が小さく、占有面積も小さい負荷素子をもつ
論理用半導体装置を提供する。
不要な容量が小さく、占有面積も小さい負荷素子をもつ
論理用半導体装置を提供する。
〔問題点を解決するための手段］
本発明に依る論理用半導体装置に於いては、上下を電極
（例えばｎ＋型トドレイン領域４び負荷素子用電極７）
で挟まれた半導体層（例えばｎ型ＧａＡｓ抵抗層５）で
構成された負荷素子く例えば負荷素子Ａ）と、該負荷素
子に於ける前記下側電極（ｎ＋型トドレイン領域４を構
成の一部として共用する駆動素子（例えば駆動トランジ
スタＱＤ）とを有してなる構成になっている。
（例えばｎ＋型トドレイン領域４び負荷素子用電極７）
で挟まれた半導体層（例えばｎ型ＧａＡｓ抵抗層５）で
構成された負荷素子く例えば負荷素子Ａ）と、該負荷素
子に於ける前記下側電極（ｎ＋型トドレイン領域４を構
成の一部として共用する駆動素子（例えば駆動トランジ
スタＱＤ）とを有してなる構成になっている。
〔作用］
前記手段を採ることに依り、形成された負荷素子は、定
電流特性を有し、且つ、その占有面積は小さく、従って
、容量が小さくなることから、該負荷素子を有する論理
用半導体装置は高速且つ安定に動作することができ、し
かも、前記負荷素子は、現用の技術をもって精密且つ容
易に形成することができるので、その製造工程は簡単で
あり、均−性及び製造歩留りも良好である。
電流特性を有し、且つ、その占有面積は小さく、従って
、容量が小さくなることから、該負荷素子を有する論理
用半導体装置は高速且つ安定に動作することができ、し
かも、前記負荷素子は、現用の技術をもって精密且つ容
易に形成することができるので、その製造工程は簡単で
あり、均−性及び製造歩留りも良好である。
第１図は本発明一実施例の要部切断側面図を表し、第５
図乃至第８図に於いて用いた記号と同記号は同部分を示
すか或いは同じ意味を持つものとする。
図乃至第８図に於いて用いた記号と同記号は同部分を示
すか或いは同じ意味を持つものとする。
図に於いて、１は半絶縁性Ｑａ、Ａｓ基板、２はｎ型Ｇ
ａＡＳ活性領域、３はｎ＋型ＧａＡＳソース領域、４は
ｎ＋型ＧａＡｓドレイン領域、５はｎ型ＱａＡｓ抵抗層
、６はｎ１型Ｑ ａ Ａ Ｓ、電極コンタクト層、７は
負荷素子用電極、８はソース電極、９はドレイン電極、
１０はゲート電極、Ａは負荷素子をそれぞれ表している
。
ａＡＳ活性領域、３はｎ＋型ＧａＡＳソース領域、４は
ｎ＋型ＧａＡｓドレイン領域、５はｎ型ＱａＡｓ抵抗層
、６はｎ１型Ｑ ａ Ａ Ｓ、電極コンタクト層、７は
負荷素子用電極、８はソース電極、９はドレイン電極、
１０はゲート電極、Ａは負荷素子をそれぞれ表している
。
図から明らかなように、本実施例に於ける駆動トランジ
スタＱＤはＭＥＳＦＥＴであり、そのドレイン領域４の
表面には負荷素子Ａが形成されている。
スタＱＤはＭＥＳＦＥＴであり、そのドレイン領域４の
表面には負荷素子Ａが形成されている。
負荷素子Ａは抵抗層５及び電極コンタクト層６を一方の
電極であるドレイン領域４と他方の電極である負荷素子
用電極７で挟んだ構成の抵抗素子であると考えて良い。
電極であるドレイン領域４と他方の電極である負荷素子
用電極７で挟んだ構成の抵抗素子であると考えて良い。
従って、その等価的回路は、第２図に見られる通りであ
り、回路上からすると、第５図に示した従来例と同様で
ある。
り、回路上からすると、第５図に示した従来例と同様で
ある。
然しなから、本実施例では、負荷素子Ａに於ける抵抗層
５の縦方向、即ち、厚さ方向に電流を流すようになって
いて、しかも、それが定電流化されるところが大きな特
徴になっている。
５の縦方向、即ち、厚さ方向に電流を流すようになって
いて、しかも、それが定電流化されるところが大きな特
徴になっている。
本実施例に於いても、負荷素子Ａに流れる電流■が抵抗
層５の面積に依存する点では従来の抵抗素子と変わりな
いが、その抵抗値の調整には、面積の外、抵抗層５の不
純物濃度及び厚さにも依存することから、その不純物濃
度或いは厚さを適切に選択することで面積を小さくして
容量を低減させることが可能である。
層５の面積に依存する点では従来の抵抗素子と変わりな
いが、その抵抗値の調整には、面積の外、抵抗層５の不
純物濃度及び厚さにも依存することから、その不純物濃
度或いは厚さを適切に選択することで面積を小さくして
容量を低減させることが可能である。
このように、本実施例では、負荷素子Ａとして抵抗値を
示す主体の部分を抵抗層５の厚さに依存することが可能
であり、その厚さは、分子線エピタキシャル成長（ｍｏ
ｌｅｃｕｌａｒ ｂｅａｍｅｐｉｔａｘｙ：ＭＢＥ）
法或いは有機金属化学気相堆積（ｍｅｔａ Ｉｏｒｇａ
ｎｉｃｓ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅ
ｐｏｓｉｔｉ。
示す主体の部分を抵抗層５の厚さに依存することが可能
であり、その厚さは、分子線エピタキシャル成長（ｍｏ
ｌｅｃｕｌａｒ ｂｅａｍｅｐｉｔａｘｙ：ＭＢＥ）
法或いは有機金属化学気相堆積（ｍｅｔａ Ｉｏｒｇａ
ｎｉｃｓ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅ
ｐｏｓｉｔｉ。
ｎ：ＭＯｃＶＤ）法などを適用することに依り、ナノメ
ータ単位で制御可能であることから、その抵抗値は設計
値通りのものを実現することができる。
ータ単位で制御可能であることから、その抵抗値は設計
値通りのものを実現することができる。
第３図は負荷素子Ａに関する電圧Ｅ対電流Ｉの特性をを
説明する為の線図である。
説明する為の線図である。
図では、横軸に電圧Ｅを、縦軸に電流Ｉをそれぞれ採っ
てあり、特性線Ｓ１は抵抗層５の厚さが１０００ Ｃ人
〕である場合、また、特性＆ｉＳ２は抵抗層５の厚さが
３０００ Ｃ人〕である場合をそれぞれ示している。尚
、電源電圧を１ 〔■〕とした場合、抵抗層５の厚さが
１０００ Ｃ人〕であれば１０’ （Ｖ／ａｍ）程
度の平均電界が加わることになる。
てあり、特性線Ｓ１は抵抗層５の厚さが１０００ Ｃ人
〕である場合、また、特性＆ｉＳ２は抵抗層５の厚さが
３０００ Ｃ人〕である場合をそれぞれ示している。尚
、電源電圧を１ 〔■〕とした場合、抵抗層５の厚さが
１０００ Ｃ人〕であれば１０’ （Ｖ／ａｍ）程
度の平均電界が加わることになる。
図から判るように、特性線Ｓ１及びＳ２は明らかに定電
流特性を示している。
流特性を示している。
第４図は本発明に於ける具体的な実施例を説明する為の
要部平面図であり、第１図に於いて用いた記号と同記号
は同部分を示すか或いは同じ意味を持つものとする。
要部平面図であり、第１図に於いて用いた記号と同記号
は同部分を示すか或いは同じ意味を持つものとする。
図から明らかなように、本実施例では、負荷素子ＡがＭ
ＥＳＦＥＴに於ける通常のドレイン領域上の一部に形成
されている。
ＥＳＦＥＴに於ける通常のドレイン領域上の一部に形成
されている。
本実施例によれば、１個分の駆動トランジスタが占める
面積にインバータを形成することができる。尚、このよ
うにすると、ドレイン電極９の面積は小さくなるが、実
用上からは全く問題がない。
面積にインバータを形成することができる。尚、このよ
うにすると、ドレイン電極９の面積は小さくなるが、実
用上からは全く問題がない。
本発明に依る論理用半導体装置に於いては、駆動素子の
一部を構成する導電領域を一方の電極とし、その上に形
成された半導体層を抵抗とし、その上に他方の電極を形
成して負荷素子を構成し、抵抗である半導体層の厚さ方
向に電流を流すようにした構成になっている。
一部を構成する導電領域を一方の電極とし、その上に形
成された半導体層を抵抗とし、その上に他方の電極を形
成して負荷素子を構成し、抵抗である半導体層の厚さ方
向に電流を流すようにした構成になっている。
前記構成を採ることに依り、得られた負荷素子は、定電
流特性を有し、且つ、その占有面積は小さく、従って、
容量が小さくなることから、該負荷素子を有する論理用
半導体装置は高速且つ安定に動作することができ、しか
も、前記負荷素子は、現用の技術をもって精密且つ容易
に形成することができるので、その製造工程は簡単であ
り、均−性及び製造歩留りも良好である。
流特性を有し、且つ、その占有面積は小さく、従って、
容量が小さくなることから、該負荷素子を有する論理用
半導体装置は高速且つ安定に動作することができ、しか
も、前記負荷素子は、現用の技術をもって精密且つ容易
に形成することができるので、その製造工程は簡単であ
り、均−性及び製造歩留りも良好である。
第１図は本発明一実施例の要部切断側面図、第２図は第
１図に見られる実施例の等価的な回路図、第３図は第１
図及び第２図に見られる実施例の電圧対電流の関係を説
明する線図、第４図は本発明に於ける他の実施例を説明
する為の要部平面図、第５図は従来例の要部回路図、第
６図は第５図に見られる従来例の動作特性を説明する為
の電圧対電流の関係を示す線図、第７図は他の従来例の
要部回路図、第８図は第７図に見られる従来例の動作特
性を説明する為の電圧対電流の関係を示す線図をそれぞ
れ表している。 図に於いて、■は半絶縁性ＧａＡｓ基板、２はｎ型Ｇａ
Ａｓ活性領域、３はｎ＋型ＧａＡｓソース領域、４はｎ
＋型ＧａＡｓドレイン領域、５はｎ型Ｃ＋ａＡｓ抵抗層
、６はｎ＋型ＧａＡｓ電極コンタクト層、７は負荷素子
用電極、８はソース電極、９はドレイン電極、１０はゲ
ート電極、Ａは負荷素子をそれぞれ表している。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 一 実施例の要部切断側面図 第１図 第２図 ×１０５ 負荷素子の電圧対電流の関係を説明する為の線図第３図 実施例の要部平面図 第４図 従来例の要部回路図 第５図 ＤＤ 第６図
１図に見られる実施例の等価的な回路図、第３図は第１
図及び第２図に見られる実施例の電圧対電流の関係を説
明する線図、第４図は本発明に於ける他の実施例を説明
する為の要部平面図、第５図は従来例の要部回路図、第
６図は第５図に見られる従来例の動作特性を説明する為
の電圧対電流の関係を示す線図、第７図は他の従来例の
要部回路図、第８図は第７図に見られる従来例の動作特
性を説明する為の電圧対電流の関係を示す線図をそれぞ
れ表している。 図に於いて、■は半絶縁性ＧａＡｓ基板、２はｎ型Ｇａ
Ａｓ活性領域、３はｎ＋型ＧａＡｓソース領域、４はｎ
＋型ＧａＡｓドレイン領域、５はｎ型Ｃ＋ａＡｓ抵抗層
、６はｎ＋型ＧａＡｓ電極コンタクト層、７は負荷素子
用電極、８はソース電極、９はドレイン電極、１０はゲ
ート電極、Ａは負荷素子をそれぞれ表している。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 一 実施例の要部切断側面図 第１図 第２図 ×１０５ 負荷素子の電圧対電流の関係を説明する為の線図第３図 実施例の要部平面図 第４図 従来例の要部回路図 第５図 ＤＤ 第６図
Claims (1)
- 【特許請求の範囲】 上下を電極で挟まれた半導体層で構成された負荷素子と
、 該負荷素子に於ける前記下側電極を構成の一部として共
用する駆動素子と を有してなることを特徴とする論理用半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12220186A JPS62279679A (ja) | 1986-05-29 | 1986-05-29 | 論理用半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12220186A JPS62279679A (ja) | 1986-05-29 | 1986-05-29 | 論理用半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62279679A true JPS62279679A (ja) | 1987-12-04 |
Family
ID=14830058
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12220186A Pending JPS62279679A (ja) | 1986-05-29 | 1986-05-29 | 論理用半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62279679A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH023960A (ja) * | 1988-06-20 | 1990-01-09 | Fujitsu Ltd | 化合物半導体装置 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5382182A (en) * | 1976-12-27 | 1978-07-20 | Handotai Kenkyu Shinkokai | Fet transistor circuit and semiconductor ic |
| JPS55165649A (en) * | 1979-06-13 | 1980-12-24 | Toshiba Corp | Manufacture of semiconductor device |
| JPS5627951A (en) * | 1979-08-14 | 1981-03-18 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor device |
| JPS59117168A (ja) * | 1982-12-24 | 1984-07-06 | Hitachi Ltd | 半導体装置 |
| JPS60257162A (ja) * | 1984-06-01 | 1985-12-18 | Nec Corp | ＧａＡｓ半導体集積回路 |
| JPS61222267A (ja) * | 1985-03-28 | 1986-10-02 | Toshiba Corp | 半導体装置の製造方法 |
-
1986
- 1986-05-29 JP JP12220186A patent/JPS62279679A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH023960A (ja) * | 1988-06-20 | 1990-01-09 | Fujitsu Ltd | 化合物半導体装置 |
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