JP3196208B2 - デジタル／アナログ変換電界効果デバイス - Google Patents
デジタル／アナログ変換電界効果デバイスInfo
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- 230000005669 field effect Effects 0.000 title claims description 13
- 238000006243 chemical reaction Methods 0.000 title description 8
- 239000004065 semiconductor Substances 0.000 description 23
- 239000000463 material Substances 0.000 description 15
- 239000004020 conductor Substances 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- 239000000758 substrate Substances 0.000 description 4
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 3
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 3
- 238000001465 metallisation Methods 0.000 description 3
- 238000002513 implantation Methods 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000009877 rendering Methods 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、一般にデジタル／アナログ（D/A）変換器
に関し、さらに詳しくは１つの電界効果デバイスしか用
いないD/A変換器に関する。
に関し、さらに詳しくは１つの電界効果デバイスしか用
いないD/A変換器に関する。
（従来技術および解決すべき課題） 今日のエレクトロニクス分野では、デジタル符号（コ
ード）に応答してアナログ信号を出力することを必要と
する事例が多い。そのようなアナログ信号は、例えば、
デジタル符号が表す大きさを有する。具体的には、デジ
タル符号、例えば数値001、に応答して、特定の大きさ
のアナログ信号が必要とされる。さらに、アナログ信号
の大きさは、デジタル数値が例えば010、011、111と増
加するにつれて連続的に増加する必要がある。ガリウム
ヒ素半導体材料を用いるモノリシック・マイクロ波集積
回路（Monolithic Microwave Integrated Circuit:MMI
C）用途では、そのようなD/A変換回路が必要とされる。
D/A変換器回路は、通信システム、衛星、コンピュー
タ、制御システム等の多数の分野で利用されている。
ード）に応答してアナログ信号を出力することを必要と
する事例が多い。そのようなアナログ信号は、例えば、
デジタル符号が表す大きさを有する。具体的には、デジ
タル符号、例えば数値001、に応答して、特定の大きさ
のアナログ信号が必要とされる。さらに、アナログ信号
の大きさは、デジタル数値が例えば010、011、111と増
加するにつれて連続的に増加する必要がある。ガリウム
ヒ素半導体材料を用いるモノリシック・マイクロ波集積
回路（Monolithic Microwave Integrated Circuit:MMI
C）用途では、そのようなD/A変換回路が必要とされる。
D/A変換器回路は、通信システム、衛星、コンピュー
タ、制御システム等の多数の分野で利用されている。
従来のD/A変換器回路は、個別回路構成あるいは集積
回路構成の複数の能動デバイスおよびまたは受動デバイ
スから構成される場合が多い。従って、そのような変換
器は、用途によって高価すぎて製造できなかったり、ス
ペースをとりすぎたり、不良率がきわめて高くなる傾向
があった。また、複雑な従来のD/A変換器回路は動作速
度が遅すぎて要件を満たさない傾向があった。
回路構成の複数の能動デバイスおよびまたは受動デバイ
スから構成される場合が多い。従って、そのような変換
器は、用途によって高価すぎて製造できなかったり、ス
ペースをとりすぎたり、不良率がきわめて高くなる傾向
があった。また、複雑な従来のD/A変換器回路は動作速
度が遅すぎて要件を満たさない傾向があった。
従って、本発明の目的は、高速動作が可能なD/A変換
器を提供することである。
器を提供することである。
本発明の他の目的は、単一デバイスであるD/A変換器
回路を提供することである。
回路を提供することである。
（課題を解決するための手段） 本発明の実施例は、一連のビットから成るデジタル入
力符号を表す大きさを有するアナログ出力信号を与える
のに適した電界効果デバイスに関する。このデバイス
は、入力電極と出力電極との間に配置された複数のゲー
ト電極を有する。ゲート電極は異なるゲート幅を有す
る。各電極の幅は、特定の論理状態、例えば論理「１」
のデジタル信号がゲート電極に印加されるとそれに応答
して出力電極に与えるアナログ信号の一部の大きさに対
応する。特定の時間において、ソース電極とドレイン電
極との間に導通される全電流の大きさは、デバイスの関
連部分を導電状態にする特定の論理状態のデジタル信号
を受取るゲートの幅の和に対応する。
力符号を表す大きさを有するアナログ出力信号を与える
のに適した電界効果デバイスに関する。このデバイス
は、入力電極と出力電極との間に配置された複数のゲー
ト電極を有する。ゲート電極は異なるゲート幅を有す
る。各電極の幅は、特定の論理状態、例えば論理「１」
のデジタル信号がゲート電極に印加されるとそれに応答
して出力電極に与えるアナログ信号の一部の大きさに対
応する。特定の時間において、ソース電極とドレイン電
極との間に導通される全電流の大きさは、デバイスの関
連部分を導電状態にする特定の論理状態のデジタル信号
を受取るゲートの幅の和に対応する。
電界効果デバイスは、数値を表す最下位ビットから最
上位ビットまでの複数のビットから成るデジタル符号を
受取る回路に用いることができる。最下位ビットを受取
るゲートの幅が最小で、その他のゲートの幅は最小ゲー
ト幅の倍数であるため、すべてのゲートを調整すること
により特定論理状態のデジタル信号に応答して所定レベ
ルの電流をソース電極とドレイン電極との間に流すこと
ができるようになる。
上位ビットまでの複数のビットから成るデジタル符号を
受取る回路に用いることができる。最下位ビットを受取
るゲートの幅が最小で、その他のゲートの幅は最小ゲー
ト幅の倍数であるため、すべてのゲートを調整すること
により特定論理状態のデジタル信号に応答して所定レベ
ルの電流をソース電極とドレイン電極との間に流すこと
ができるようになる。
（実施例） 第１図は、ガリウムヒ素等の半導体材料で製造可能な
デジタル／アナログ変換電界効果トランジスタ（DACFE
T）の上面構造を示す。DACFET10は、デジタル符号化数
値で良いデジタル入力信号をそれに対応するアナログ出
力信号に変換する。例えば、このアナログ信号は、デジ
タル符号化数値のビットによって表されるレベルに比例
する大きさを有する電圧でも良いしあるいは電流でも良
い。デバイス10は、金属半導体FET（MESFET）、金属酸
化物半導体FET（MOSFET）、接合FET（JFET）およびまた
は金属絶縁体FET（MISFET）など既知の電界効果技術を
用いて製造できる。
デジタル／アナログ変換電界効果トランジスタ（DACFE
T）の上面構造を示す。DACFET10は、デジタル符号化数
値で良いデジタル入力信号をそれに対応するアナログ出
力信号に変換する。例えば、このアナログ信号は、デジ
タル符号化数値のビットによって表されるレベルに比例
する大きさを有する電圧でも良いしあるいは電流でも良
い。デバイス10は、金属半導体FET（MESFET）、金属酸
化物半導体FET（MOSFET）、接合FET（JFET）およびまた
は金属絶縁体FET（MISFET）など既知の電界効果技術を
用いて製造できる。
具体的には、第１図は３ビットD/A変換MESFETデバイ
ス10の上部接触および半導体表面の配置を示す。デバイ
ス10は、アナログ電流が流れる半導体材料15への非整流
オーム接触を有する。ゲート電極16,18,20のショットキ
整流接触が実質的に共通軸13に沿って半導体材料15に設
けられる。接触12の下にある半導体材料はソース領域と
なり、また接触14の下にある半導体材料はドレイン領域
となる。
ス10の上部接触および半導体表面の配置を示す。デバイ
ス10は、アナログ電流が流れる半導体材料15への非整流
オーム接触を有する。ゲート電極16,18,20のショットキ
整流接触が実質的に共通軸13に沿って半導体材料15に設
けられる。接触12の下にある半導体材料はソース領域と
なり、また接触14の下にある半導体材料はドレイン領域
となる。
参照番号16,18,20によって示されるゲート金属化層の
下にある半導体材料は、ゲート領域となる。特定の瞬間
において、これらのゲート構造体のそれぞれは、印加情
報がデジタル「１」あるいはデジタル「０」のいずれか
に応答する。幅W1のゲート16は情報の最下位ビットに応
答し、また幅W2のゲート18は次最下位ビットに応答す
る。幅W3のゲート20は最上位ビットに応答する。ソース
12およびドレイン14とともにデバイス10を軸13に沿って
いずれかの方向に伸ばすことにより、高ビット変換が所
望される場合、ソース12とドレイン14との間により幅の
広いゲートの追加を図ることができる。
下にある半導体材料は、ゲート領域となる。特定の瞬間
において、これらのゲート構造体のそれぞれは、印加情
報がデジタル「１」あるいはデジタル「０」のいずれか
に応答する。幅W1のゲート16は情報の最下位ビットに応
答し、また幅W2のゲート18は次最下位ビットに応答す
る。幅W3のゲート20は最上位ビットに応答する。ソース
12およびドレイン14とともにデバイス10を軸13に沿って
いずれかの方向に伸ばすことにより、高ビット変換が所
望される場合、ソース12とドレイン14との間により幅の
広いゲートの追加を図ることができる。
一般に、ゲート電極16,18,20は、スイッチング期間を
除き、２レベルのうち１つでバイアスされる。例えば、
一つのデジタル状態に対応する入力レベルまたは特定の
論理状態では、入力が印加されるゲートの下に最大電流
を流すことができる。この状態を「オン状態」という。
他方のデジタル状態に対応するもう一方のバイアスレベ
ルでは、ゲートの下に電流を流すことができない。この
状態を「オフ状態」という。ある瞬間における全デバイ
ス電流は、すべての「オン」ゲートによりソース12とド
レイン14との間に流れる電流の和である。
除き、２レベルのうち１つでバイアスされる。例えば、
一つのデジタル状態に対応する入力レベルまたは特定の
論理状態では、入力が印加されるゲートの下に最大電流
を流すことができる。この状態を「オン状態」という。
他方のデジタル状態に対応するもう一方のバイアスレベ
ルでは、ゲートの下に電流を流すことができない。この
状態を「オフ状態」という。ある瞬間における全デバイ
ス電流は、すべての「オン」ゲートによりソース12とド
レイン14との間に流れる電流の和である。
第１図のバイアス回路17が、正電源導体11とソース接
触12との間に接続される。負荷19が、ドレイン接触14か
ら負電源導体21へのバイアス帰還路を与える。デジタル
供給源22が、変換すべき入力並列ビット符号を出力端子
23,24,25に供給し、出力端子23,24,25はそれぞれゲート
20,16,18に接続される。
触12との間に接続される。負荷19が、ドレイン接触14か
ら負電源導体21へのバイアス帰還路を与える。デジタル
供給源22が、変換すべき入力並列ビット符号を出力端子
23,24,25に供給し、出力端子23,24,25はそれぞれゲート
20,16,18に接続される。
第２図は、第１図のデバイス10の線26に沿った断面図
を示す。第２図に示されるように、ｎチャネル領域27が
半絶縁基板28に設けられる。通常の動作では、小バイア
ス電圧が第１図のバイアス回路17および負荷19によりソ
ース12とドレイン14との間に印加される。このバイアス
電圧により、電流がデバイス10の電極12と電極14との間
に流れ、ゼロ電圧ゲート信号となり、この信号が論理
「１」に対応する。例えば、ゲート20がゼロ・バイアス
状態の場合、ゲート電極20の下に浅い空乏領域29が形成
され、ゲート電極20の下のｎチャネル領域30が導電状態
となる。ソース電極12とドレイン電極14との間に電圧が
印加されると、電流がドレイン電極とソース電極との間
の半導体15に流れる。故に、デバイス10は通常「オン」
状態すなわち導電状態となる。特定のビット・ゲート電
極の下を流れる電流の大きさは、ｎチャネル27の電流密
度、非空乏チャネルの大きさ30およびゲートの幅に比例
する。
を示す。第２図に示されるように、ｎチャネル領域27が
半絶縁基板28に設けられる。通常の動作では、小バイア
ス電圧が第１図のバイアス回路17および負荷19によりソ
ース12とドレイン14との間に印加される。このバイアス
電圧により、電流がデバイス10の電極12と電極14との間
に流れ、ゼロ電圧ゲート信号となり、この信号が論理
「１」に対応する。例えば、ゲート20がゼロ・バイアス
状態の場合、ゲート電極20の下に浅い空乏領域29が形成
され、ゲート電極20の下のｎチャネル領域30が導電状態
となる。ソース電極12とドレイン電極14との間に電圧が
印加されると、電流がドレイン電極とソース電極との間
の半導体15に流れる。故に、デバイス10は通常「オン」
状態すなわち導電状態となる。特定のビット・ゲート電
極の下を流れる電流の大きさは、ｎチャネル27の電流密
度、非空乏チャネルの大きさ30およびゲートの幅に比例
する。
論理「０」に対応する逆ゲート・バイアス電圧あるい
は負ゲート・バイアス電圧の適当な大きさVpに応答し
て、ショットキ・バリアの下にある空乏領域29は,nチャ
ネルに向かって深層に伸び、ドレイン電極12とソース電
極14との間の電流路を除去、すなわちピンチオフする。
これらの条件下で、論理「０」を受取る任意のゲート電
極の下にはほとんど電流は流れない。電極12と電極14と
の間を流れる全電流は次のように表すことができる： Itotal＝I1×（S1W1＋S2W2＋S3W3） ここで、Snは、ｎ番目のビットが論理「１」であるか
論理「０」であるかに応じて「１」または「０」に等し
い。I1は、単位幅当たりの電流として与えられる定数で
あり、半導体処理パラメータに依存する。
は負ゲート・バイアス電圧の適当な大きさVpに応答し
て、ショットキ・バリアの下にある空乏領域29は,nチャ
ネルに向かって深層に伸び、ドレイン電極12とソース電
極14との間の電流路を除去、すなわちピンチオフする。
これらの条件下で、論理「０」を受取る任意のゲート電
極の下にはほとんど電流は流れない。電極12と電極14と
の間を流れる全電流は次のように表すことができる： Itotal＝I1×（S1W1＋S2W2＋S3W3） ここで、Snは、ｎ番目のビットが論理「１」であるか
論理「０」であるかに応じて「１」または「０」に等し
い。I1は、単位幅当たりの電流として与えられる定数で
あり、半導体処理パラメータに依存する。
第２図のデバイス10における半導体活性領域が、空乏
領域29の底部31までしか伸びない場合、デバイス10は通
常オフ状態すなわち非導電状態となる。そこで、所望の
電極に正の２値信号電圧を印加することによりデバイス
10を選択的にオン状態にすることができる。
領域29の底部31までしか伸びない場合、デバイス10は通
常オフ状態すなわち非導電状態となる。そこで、所望の
電極に正の２値信号電圧を印加することによりデバイス
10を選択的にオン状態にすることができる。
D/A変換を行うためには、第１図に示すゲート電極幅
Ｗを次のようにスケールすることができる： ａ）最下位デジタル・ビットに対応するゲート電極16の
幅W1をゲート電極16の下を流れる電流が容易に測定でき
る程度に小さく選ぶ； ｂ）次最下位デジタル・ビットに対応するゲート電極18
の幅W2を最下位ビットに対応するゲート幅W1の２倍にす
る； ｃ）上位デジタル・ビットに対応する各ゲート幅を、１
つ下の下位デジタル・ビットに対応するビット・ゲート
幅の２倍にする。
Ｗを次のようにスケールすることができる： ａ）最下位デジタル・ビットに対応するゲート電極16の
幅W1をゲート電極16の下を流れる電流が容易に測定でき
る程度に小さく選ぶ； ｂ）次最下位デジタル・ビットに対応するゲート電極18
の幅W2を最下位ビットに対応するゲート幅W1の２倍にす
る； ｃ）上位デジタル・ビットに対応する各ゲート幅を、１
つ下の下位デジタル・ビットに対応するビット・ゲート
幅の２倍にする。
一例として、第１図に示す３ビット変換器デバイスは
２ミクロンのW1、４ミクロンのW2および８ミクロンのW3
を有する。
２ミクロンのW1、４ミクロンのW2および８ミクロンのW3
を有する。
次表はDACFET10の動作を示し、ここでゲート電圧VPは
デバイス「ピンチオフ」電圧すなわち論理「０」であ
り、IOは論理「１」であるゼロ・ゲート・バイアス電圧
に応答して全てのゲートがオン状態の時の最大電流であ
る。
デバイス「ピンチオフ」電圧すなわち論理「０」であ
り、IOは論理「１」であるゼロ・ゲート・バイアス電圧
に応答して全てのゲートがオン状態の時の最大電流であ
る。
上記表の最後の２つの欄で示されているように、ソー
ス・ドレイン間電流の大きさは第１欄のデジタル符号入
力によって示される大きさを表している。この電流は負
荷抵抗19により導通され、その結果、電圧出力が与えら
れる。さらに、第１図に示すように、インバータ32を負
荷抵抗19に接続することにより、ゲート電圧VPが「１」
となりゼロ・ゲート電圧が「０」となるように論理状態
を反転させることができる。
ス・ドレイン間電流の大きさは第１欄のデジタル符号入
力によって示される大きさを表している。この電流は負
荷抵抗19により導通され、その結果、電圧出力が与えら
れる。さらに、第１図に示すように、インバータ32を負
荷抵抗19に接続することにより、ゲート電圧VPが「１」
となりゼロ・ゲート電圧が「０」となるように論理状態
を反転させることができる。
第３図は、４ビットDACFETデバイス33を実現する別
の、そしておそらくより実際的な構造の上面図を示す。
長方形のオーム・ドレイン34が長方形のオーム・ソース
35および長方形のオーム・ソース36から離間して示され
ている。ソース35がドレイン34の側部37に並置され、ソ
ース36がドレイン34の側部39に並置される。最下位ビッ
トに対応する第１ゲート38および最上位ビットに対応す
る第４ゲート39が、ドレイン34の側部37とソース35との
間に並置される。ゲート電極38,39は軸41に沿って配置
される。ゲート電極38,39を離間する絶縁領域45は、例
えばホウ素注入（boron implant）によって電流が流れ
ないように中和された半導体の領域である。さらに、次
最下位ビット・ゲート電極37は、絶縁領域46によって次
最上位ビット・ゲート電極48から離間されている。ゲー
ト電極37,48は軸43に沿って配置され、一般にソース36
とドレイン34の側部39との間に並置される。領域38,39,
37,48は対応するゲート電極の金属化パターンを示す。
ドレイン端子とソース端子をそれぞれ並置し、その間に
絶縁あるいは離間されたゲート電極を配置して第３図に
示す構成に追加することにより、容易に高ビット化に対
応することができる。第１図および第３図のソース電極
およびドレイン電極は、ソースがドレインにそしてドレ
インがソースになるように入れ換えることができる。電
極34,35,36,38,39,37および48は、半導体材料45によっ
て互いに離間されている。
の、そしておそらくより実際的な構造の上面図を示す。
長方形のオーム・ドレイン34が長方形のオーム・ソース
35および長方形のオーム・ソース36から離間して示され
ている。ソース35がドレイン34の側部37に並置され、ソ
ース36がドレイン34の側部39に並置される。最下位ビッ
トに対応する第１ゲート38および最上位ビットに対応す
る第４ゲート39が、ドレイン34の側部37とソース35との
間に並置される。ゲート電極38,39は軸41に沿って配置
される。ゲート電極38,39を離間する絶縁領域45は、例
えばホウ素注入（boron implant）によって電流が流れ
ないように中和された半導体の領域である。さらに、次
最下位ビット・ゲート電極37は、絶縁領域46によって次
最上位ビット・ゲート電極48から離間されている。ゲー
ト電極37,48は軸43に沿って配置され、一般にソース36
とドレイン34の側部39との間に並置される。領域38,39,
37,48は対応するゲート電極の金属化パターンを示す。
ドレイン端子とソース端子をそれぞれ並置し、その間に
絶縁あるいは離間されたゲート電極を配置して第３図に
示す構成に追加することにより、容易に高ビット化に対
応することができる。第１図および第３図のソース電極
およびドレイン電極は、ソースがドレインにそしてドレ
インがソースになるように入れ換えることができる。電
極34,35,36,38,39,37および48は、半導体材料45によっ
て互いに離間されている。
第４図は、デバイス40の断面図を示し、このデバイス
40は第１図に示すデバイス10または第３図のデバイス33
と同じ形状でもよく、ただしMOSFET技術を用いて製造さ
れるものとする。デバイス40はオーム・ソース電極42お
よびオーム・ドレイン電極44を有し、ソース電極42はｎ
＋領域46上にあり、ドレイン電極44はｎ＋領域48上にあ
る。ゲート電極金属50は、絶縁層52によってｐ型半導体
材料54から離間されている。通常、デバイス40は導体50
に印加されるゼロ・ゲート・バイアスに応答して非導電
状態になる。正バイアス電圧すなわち「ターン・オン」
電圧がゲート電極50に印加されると、蓄積層が作られ、
ｎ＋領域46、48との間のｐ型材料に導電路を形成し、そ
のためデバイス40を導電状態にする。ソース42とドレイ
ン44との間に導通される全電流の大きさは、同時に「タ
ーン・オン」電圧を受取るゲートの幅に比例する。
40は第１図に示すデバイス10または第３図のデバイス33
と同じ形状でもよく、ただしMOSFET技術を用いて製造さ
れるものとする。デバイス40はオーム・ソース電極42お
よびオーム・ドレイン電極44を有し、ソース電極42はｎ
＋領域46上にあり、ドレイン電極44はｎ＋領域48上にあ
る。ゲート電極金属50は、絶縁層52によってｐ型半導体
材料54から離間されている。通常、デバイス40は導体50
に印加されるゼロ・ゲート・バイアスに応答して非導電
状態になる。正バイアス電圧すなわち「ターン・オン」
電圧がゲート電極50に印加されると、蓄積層が作られ、
ｎ＋領域46、48との間のｐ型材料に導電路を形成し、そ
のためデバイス40を導電状態にする。ソース42とドレイ
ン44との間に導通される全電流の大きさは、同時に「タ
ーン・オン」電圧を受取るゲートの幅に比例する。
第５図は、JFETデバイス60の断面図を示し、このデバ
イス60は第１図のデバイス10または第３図のデバイス33
の形状でも良い。デバイス60は、ｎ＋領域64上にあるオ
ーム・ソース金属化層62およびｎ＋領域68上にあるオー
ム・ドレイン導体66を有する。ゲート金属69は、ｎ型材
料72に設けたｐ型領域70の一部の上にある。半絶縁基板
74は、半導体材料72の下にある。
イス60は第１図のデバイス10または第３図のデバイス33
の形状でも良い。デバイス60は、ｎ＋領域64上にあるオ
ーム・ソース金属化層62およびｎ＋領域68上にあるオー
ム・ドレイン導体66を有する。ゲート金属69は、ｎ型材
料72に設けたｐ型領域70の一部の上にある。半絶縁基板
74は、半導体材料72の下にある。
MMIC分野で有用なガリウムヒ素半導体材料に設けるの
に適したDACFETを述べてきた。これらのデバイスは、拡
散、成長、注入等の既知の半導体処理によって製造可能
である。また、D/A変換に有用な単一デバイス構成につ
いて説明してきた。上記のDACFETはわずかのスペースし
か占めず、またスイッチング時間はほんの数10ピコセカ
ンドしか必要としないので、極めて高い周波数で動作可
能である。
に適したDACFETを述べてきた。これらのデバイスは、拡
散、成長、注入等の既知の半導体処理によって製造可能
である。また、D/A変換に有用な単一デバイス構成につ
いて説明してきた。上記のDACFETはわずかのスペースし
か占めず、またスイッチング時間はほんの数10ピコセカ
ンドしか必要としないので、極めて高い周波数で動作可
能である。
本発明は、特に好適な実施例を参照して述べてきた
が、形式および詳細の変更は本発明の範囲から逸脱せず
に可能であることが当業者により理解される。
が、形式および詳細の変更は本発明の範囲から逸脱せず
に可能であることが当業者により理解される。
第１図は、本発明に従った金属半導体電界効果トランジ
スタ（MESFET）上部構造への接続を示すD/A変換器の回
路図である。 第２図は、第１図のMESFETの断面図である。 第３図は、本発明に従った別の構成を有する電界効果ト
ランジスタの上面図である。 第４図は、金属酸化物半導体電界効果トランジスタ（MO
SFET）の断面図である。 第５図は、接合電界効果トランジスタ（JFET）の断面図
である。 （主要符号の説明） 10……デジタル・アナログ変換電界効果トランジスタ
（DACFET）、 12……ソース電極、 14……ドレイン電極、 15……半導体材料、 16,18,20……ゲート電極、 13……軸、 17……バイアス回路、 11……導体、 19……負荷、 21……電源導体、 22……デジタル供給源、 23,24,25……出力端子、 27……ｎチャネル領域、 28……基板、 29……空乏領域、 30……非空乏チャネル領域、 33……４ビットDACFET、 34……ドレイン、 35,36……ソース、 38,39,37,48……ゲート、 41,43……軸、 45,46……絶縁領域、 40……デバイス、 42……ソース電極、 44……ドレイン電極、 50……ゲート電極、 52……絶縁層、 54……ｐ型半導体材料、 60……JFETデバイス、 62,66……オーム・ソース、 64,68……ｎ＋領域、 69……ゲート金属、 70……ｐ型領域、 72……ｎ型領域、 74……半絶縁基板。
スタ（MESFET）上部構造への接続を示すD/A変換器の回
路図である。 第２図は、第１図のMESFETの断面図である。 第３図は、本発明に従った別の構成を有する電界効果ト
ランジスタの上面図である。 第４図は、金属酸化物半導体電界効果トランジスタ（MO
SFET）の断面図である。 第５図は、接合電界効果トランジスタ（JFET）の断面図
である。 （主要符号の説明） 10……デジタル・アナログ変換電界効果トランジスタ
（DACFET）、 12……ソース電極、 14……ドレイン電極、 15……半導体材料、 16,18,20……ゲート電極、 13……軸、 17……バイアス回路、 11……導体、 19……負荷、 21……電源導体、 22……デジタル供給源、 23,24,25……出力端子、 27……ｎチャネル領域、 28……基板、 29……空乏領域、 30……非空乏チャネル領域、 33……４ビットDACFET、 34……ドレイン、 35,36……ソース、 38,39,37,48……ゲート、 41,43……軸、 45,46……絶縁領域、 40……デバイス、 42……ソース電極、 44……ドレイン電極、 50……ゲート電極、 52……絶縁層、 54……ｐ型半導体材料、 60……JFETデバイス、 62,66……オーム・ソース、 64,68……ｎ＋領域、 69……ゲート金属、 70……ｐ型領域、 72……ｎ型領域、 74……半絶縁基板。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭58−225722（ＪＰ，Ａ) 特開 昭63−33859（ＪＰ，Ａ) 特開 昭52−144279（ＪＰ，Ａ) 実開 昭48−72865（ＪＰ，Ｕ) 実開 昭48−72864（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 1/00 - 1/88 H01L 27/08 H01L 29/78
Claims (1)
- 【請求項１】一連のビットから成るデジタル入力信号の
大きさを示すアナログ出力信号をもたらす電界効果デバ
イスであって： 第１面および第２面を有する第１電流電極； それぞれ、前記第１電流電極の第１面および第２面に沿
って近接して配置された、第２電流電極および第３電流
電極； 前記第１電流電極の第１面と前記第２電流電極との間に
同軸的に配置され互いに絶縁された異なるゲート幅を有
する第１および第４のゲート電極であり、第１ゲート電
極が前記デジタル入力信号の最下位ビットの重みに対応
したゲート幅を有し、第４ゲート電極が前記デジタル入
力信号の最上位ビットの重みに対応したゲート幅を有す
るところの、第1,第４ゲート電極； 前記第１電流電極の第２面と前記第３電流電極との間に
同軸的に配置され互いに絶縁された異なるゲート幅を有
する第２および第３のゲート電極であり、第２ゲート電
極が前記デジタル入力信号の次最下位ビットの重みに対
応したゲート幅を有し、第３ゲート電極が前記デジタル
入力信号の次最上位ビットの重みに対応したゲート幅を
有するところの、第2,第３ゲート電極；および 前記デジタル入力信号の各ビットを前記第１、第２、第
３、第４ゲート電極の各々にそれぞれ印加する手段； から構成され、 前記第１電極と前記第２、第３電極との間に導通する電
流の大きさの和が、特定論理状態のデジタル信号を受け
取るゲートの幅の総和に応じて調整されることを特徴と
する電界効果デバイス。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/345,746 US5005059A (en) | 1989-05-01 | 1989-05-01 | Digital-to-analog converting field effect device and circuitry |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04181815A JPH04181815A (ja) | 1992-06-29 |
| JP3196208B2 true JP3196208B2 (ja) | 2001-08-06 |
Family
ID=23356328
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30897890A Expired - Lifetime JP3196208B2 (ja) | 1989-05-01 | 1990-11-16 | デジタル／アナログ変換電界効果デバイス |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5005059A (ja) |
| EP (1) | EP0491098B1 (ja) |
| JP (1) | JP3196208B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0629520A (ja) * | 1992-06-12 | 1994-02-04 | Takayama:Kk | 電界効果トランジスタ |
| FR2691838B1 (fr) * | 1993-05-28 | 1994-11-10 | Gold Star Electronics | Transistor MOS de synapse. |
| EP0645822A1 (en) * | 1993-08-30 | 1995-03-29 | Motorola, Inc. | High efficiency electrically adjustable width field effect transistor and method therefor |
| JP5742159B2 (ja) * | 2010-10-05 | 2015-07-01 | サンケン電気株式会社 | 半導体装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1145092A (en) * | 1965-06-09 | 1969-03-12 | Mullard Ltd | Improvements in insulated gate field effect semiconductor devices |
| US3969745A (en) * | 1974-09-18 | 1976-07-13 | Texas Instruments Incorporated | Interconnection in multi element planar structures |
| US4684965A (en) * | 1983-05-09 | 1987-08-04 | Raytheon Company | Monolithic programmable attenuator |
| US4734751A (en) * | 1985-05-20 | 1988-03-29 | General Electric Company | Signal scaling MESFET of a segmented dual gate design |
| JPH0770733B2 (ja) * | 1988-02-22 | 1995-07-31 | 株式会社東芝 | 半導体装置とその使用方法 |
| US4864162A (en) * | 1988-05-10 | 1989-09-05 | Grumman Aerospace Corporation | Voltage variable FET resistor with chosen resistance-voltage relationship |
-
1989
- 1989-05-01 US US07/345,746 patent/US5005059A/en not_active Expired - Fee Related
-
1990
- 1990-11-16 JP JP30897890A patent/JP3196208B2/ja not_active Expired - Lifetime
- 1990-12-18 EP EP90313834A patent/EP0491098B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5005059A (en) | 1991-04-02 |
| EP0491098A1 (en) | 1992-06-24 |
| JPH04181815A (ja) | 1992-06-29 |
| EP0491098B1 (en) | 1995-03-01 |
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