JPH0770733B2 - 半導体装置とその使用方法 - Google Patents
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- JPH0770733B2 JPH0770733B2 JP63039153A JP3915388A JPH0770733B2 JP H0770733 B2 JPH0770733 B2 JP H0770733B2 JP 63039153 A JP63039153 A JP 63039153A JP 3915388 A JP3915388 A JP 3915388A JP H0770733 B2 JPH0770733 B2 JP H0770733B2
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、MES型又はMOS型の電界効果トランジスタと抵
抗素子とを１つの半導体基板に集積した半導体装置とそ
の使用方法に関するもので、更に詳しくはゲート電極を
分割して複数の周波数帯域に対応可能とした半導体装置
とその使用方法に係るものである。
抗素子とを１つの半導体基板に集積した半導体装置とそ
の使用方法に関するもので、更に詳しくはゲート電極を
分割して複数の周波数帯域に対応可能とした半導体装置
とその使用方法に係るものである。
（従来の技術） VHF帯ないしUHF帯で使用される高周波回路の性能は不断
の進歩を続けている。UHFの高周波回路で使用される半
導体デバイスの従来例として、TVチューナ用のGaAsデュ
アルゲートMES FETを取りあげ、図面を参照して以下説
明する。第５図はこのMES FETの電極配置を模式的に示
す平面図、第６図は第５図に示すＸ−Ｘ′断面図であ
る。第６図において、半絶縁性GaAs基板１上に動作層２
が形成され、動作層２に連接してN+ドレイン領域３及び
N+ソース領域４が設けられる。ドレイン電極５はN+ドレ
イン領域３とオーミック接触をすると共にその一部は基
板上に延びドレイン電極パッド5a（第５図）を形成す
る。同様に符号６はソースー電極、符号６はソース電極
パッドである。ドレイン電極に近い側の動作層上に、動
作層とショットキー接合をする第２ゲート電極７が形成
される。第２ゲート電極は、例えばゲート長１μｍ、ゲ
ート幅は600μｍである。ソース電極に近い側の動作層
上に、第２ゲート電極７と等しいゲート幅とゲート長を
有するショットキー接合の第１ゲート電極８を設ける。
第１、第２ゲート電極の一部は基板上に延び第１ゲート
電極パッド8a、第２ゲート電極パッド7aを設ける。
の進歩を続けている。UHFの高周波回路で使用される半
導体デバイスの従来例として、TVチューナ用のGaAsデュ
アルゲートMES FETを取りあげ、図面を参照して以下説
明する。第５図はこのMES FETの電極配置を模式的に示
す平面図、第６図は第５図に示すＸ−Ｘ′断面図であ
る。第６図において、半絶縁性GaAs基板１上に動作層２
が形成され、動作層２に連接してN+ドレイン領域３及び
N+ソース領域４が設けられる。ドレイン電極５はN+ドレ
イン領域３とオーミック接触をすると共にその一部は基
板上に延びドレイン電極パッド5a（第５図）を形成す
る。同様に符号６はソースー電極、符号６はソース電極
パッドである。ドレイン電極に近い側の動作層上に、動
作層とショットキー接合をする第２ゲート電極７が形成
される。第２ゲート電極は、例えばゲート長１μｍ、ゲ
ート幅は600μｍである。ソース電極に近い側の動作層
上に、第２ゲート電極７と等しいゲート幅とゲート長を
有するショットキー接合の第１ゲート電極８を設ける。
第１、第２ゲート電極の一部は基板上に延び第１ゲート
電極パッド8a、第２ゲート電極パッド7aを設ける。
デュアルゲートMES FETは第２ゲート電極の電位Vg2に
より増幅度を制御できるので、チューナの高周波増幅用
として用いられる場合には、第２ゲート電極は自動利得
制御（AGC）に利用される。又第２ゲート電極はドレイ
ン電極と第１ゲート電極との間にあるので、シングルゲ
ートFETに比しドレイン電極と第１ゲート電極間の静電
容量Cdgは小さくなり、ドレインから入力端子の第１ゲ
ート電極への帰還作用は微弱で中和回路は不用となる。
デュアルゲートFETは、低い雑音指数を有すると共に前
記利点があるので、TVチューナ回路の基幹素子として用
いられている。
より増幅度を制御できるので、チューナの高周波増幅用
として用いられる場合には、第２ゲート電極は自動利得
制御（AGC）に利用される。又第２ゲート電極はドレイ
ン電極と第１ゲート電極との間にあるので、シングルゲ
ートFETに比しドレイン電極と第１ゲート電極間の静電
容量Cdgは小さくなり、ドレインから入力端子の第１ゲ
ート電極への帰還作用は微弱で中和回路は不用となる。
デュアルゲートFETは、低い雑音指数を有すると共に前
記利点があるので、TVチューナ回路の基幹素子として用
いられている。
従来はUHF帯にはGaAsデュアルゲートMES、FET、VHF帯に
はシリコンデュアルゲートMOS FETが使用させることが
多く、これだと回路が大きく且つ複雑になる。
はシリコンデュアルゲートMOS FETが使用させることが
多く、これだと回路が大きく且つ複雑になる。
（発明が解決しようとする課題） 最近のCATV、衛生放送等の情報伝達手段の多様化に伴
い、テレビ受像機、VTR等を代表とする民生用得像機器
に対するチャンネル増加と多機能化についてのニーズは
非常に大きい。これら機器のVHFないしUHF帯の高周波回
路は、多数の周波帯の高周波信号を受信しこれを処理す
ることが必要となり、これにより回路の小型化、性能向
上への要求は切実なものとなっている。
い、テレビ受像機、VTR等を代表とする民生用得像機器
に対するチャンネル増加と多機能化についてのニーズは
非常に大きい。これら機器のVHFないしUHF帯の高周波回
路は、多数の周波帯の高周波信号を受信しこれを処理す
ることが必要となり、これにより回路の小型化、性能向
上への要求は切実なものとなっている。
本発明の目的は、複数の周波数帯に使用でき、回路設計
の自由度も多く、又従来の個別素子の一部を同一基板に
集積し、もって高周波回路の多チャンネル化、小型化、
多機能化に対応できる半導体装置とその使用方法を提供
するものである。
の自由度も多く、又従来の個別素子の一部を同一基板に
集積し、もって高周波回路の多チャンネル化、小型化、
多機能化に対応できる半導体装置とその使用方法を提供
するものである。
［発明の構成］ （課題を解決するための手段とその作用） 本発明の第１請求項に係る半導体装置は、デュアルゲー
トのMES型又はMOS型電界効果トランジスタの第１ゲート
電極をゲート幅について２分割し、ドレイン電極、第２
ゲート電極及びソース電極は共通で、分割された第１ゲ
ート電極G1a及び第１ゲート電極G1bをそれぞれの第１ゲ
ート電極とする２つのデュアルゲートFETを並設すると
共にバイアス抵抗膜を介してソース電極に接続して接地
する分岐ソース電極を具備することを特徴とするもので
ある。
トのMES型又はMOS型電界効果トランジスタの第１ゲート
電極をゲート幅について２分割し、ドレイン電極、第２
ゲート電極及びソース電極は共通で、分割された第１ゲ
ート電極G1a及び第１ゲート電極G1bをそれぞれの第１ゲ
ート電極とする２つのデュアルゲートFETを並設すると
共にバイアス抵抗膜を介してソース電極に接続して接地
する分岐ソース電極を具備することを特徴とするもので
ある。
なおバイアス抵抗膜の抵抗値は、デバイス作動時に該膜
を流れる電流により、ソース電極と分岐ソース電極との
間に発生する電圧が、（イ）第１ゲート電極GT1a又はG
1bの直下の動作層を十分ピンチオフできる大きさの電圧
になるようその抵抗値が決められる場合と、（ロ）安定
な動作特性が得られる適当な負帰還率の抵抗値とする場
合とある。
を流れる電流により、ソース電極と分岐ソース電極との
間に発生する電圧が、（イ）第１ゲート電極GT1a又はG
1bの直下の動作層を十分ピンチオフできる大きさの電圧
になるようその抵抗値が決められる場合と、（ロ）安定
な動作特性が得られる適当な負帰還率の抵抗値とする場
合とある。
第２請求項の発明は、上記構成の半導体装置で、バイア
ス抵抗膜は前記（イ）項の場合の使用方法に関するもの
である。即ち分岐ソース電極を接地点（又は共通電位
点）に結んだ状態で、外部切換回路により、第１ゲート
電極G1aはG1bのいずれかの電極を分岐ソース電極に直接
又は接地部材を介して結ぶ。この結ばれた電極直下の動
作層はピンチオフされるので、本半導体装置は第１ゲー
ト電極G1a又はG1bのうち結ばれない電極を第１ゲート電
極とするデュアルゲートFETとして使用できる。又外部
切換回路により第１ゲート電極G1a及びG1bを互いに結べ
ば、両ゲート電極を１つの第１ゲート電極とするデュア
ルゲートFETとして使用できる。又、第１ゲート電極G1a
及びG1bを分離した状態で使用し、それぞれを第１ゲー
ト電極とする２つのデュアルゲートFETとして動作させ
ることもできる。
ス抵抗膜は前記（イ）項の場合の使用方法に関するもの
である。即ち分岐ソース電極を接地点（又は共通電位
点）に結んだ状態で、外部切換回路により、第１ゲート
電極G1aはG1bのいずれかの電極を分岐ソース電極に直接
又は接地部材を介して結ぶ。この結ばれた電極直下の動
作層はピンチオフされるので、本半導体装置は第１ゲー
ト電極G1a又はG1bのうち結ばれない電極を第１ゲート電
極とするデュアルゲートFETとして使用できる。又外部
切換回路により第１ゲート電極G1a及びG1bを互いに結べ
ば、両ゲート電極を１つの第１ゲート電極とするデュア
ルゲートFETとして使用できる。又、第１ゲート電極G1a
及びG1bを分離した状態で使用し、それぞれを第１ゲー
ト電極とする２つのデュアルゲートFETとして動作させ
ることもできる。
一般にデュアルゲートFETにおいて第１ゲート電極のゲ
ート幅は、該FETのゲート・ソース間の容量（ソース接
地増幅回路では入力容量となる）及びgm（又は順方向ア
ドミタンス）に影響する。前述の本発明の半導体装置と
その使用方法によれば、第１ゲート電極G1a、G1b及びこ
れらを結んだ第１ゲート電極の３種類のゲート幅を持つ
FETが得られる。即ち３種類の入力容量とgm値を持つFET
を所望により選択することができる。第１ゲート電極G
1a及びG1bのゲート幅の和と、その分割比は、高周波回
路に要求される周波数帯域、gm値等を考慮してあらかじ
め決定される。これにより本発明のFETは幅広い周波数
帯に適応できると共に、種々の使用方法があり、回路設
計の自由度は増加する。又第１ゲート電極G1a及びG1bの
動作させる直流バイアス回路は、同一基板に集積形成し
ても、あるいは外部に設けても良く、又１つの共用直流
バイアス回路としても良いし、所望により２つのバイア
ス回路を設け、異なる動作点で使用しても差支えない。
ート幅は、該FETのゲート・ソース間の容量（ソース接
地増幅回路では入力容量となる）及びgm（又は順方向ア
ドミタンス）に影響する。前述の本発明の半導体装置と
その使用方法によれば、第１ゲート電極G1a、G1b及びこ
れらを結んだ第１ゲート電極の３種類のゲート幅を持つ
FETが得られる。即ち３種類の入力容量とgm値を持つFET
を所望により選択することができる。第１ゲート電極G
1a及びG1bのゲート幅の和と、その分割比は、高周波回
路に要求される周波数帯域、gm値等を考慮してあらかじ
め決定される。これにより本発明のFETは幅広い周波数
帯に適応できると共に、種々の使用方法があり、回路設
計の自由度は増加する。又第１ゲート電極G1a及びG1bの
動作させる直流バイアス回路は、同一基板に集積形成し
ても、あるいは外部に設けても良く、又１つの共用直流
バイアス回路としても良いし、所望により２つのバイア
ス回路を設け、異なる動作点で使用しても差支えない。
第３請求項の半導体装置は従来のシングルゲートFETに
本発明を適用したものである。即ちゲート電極を２分割
し、ドレイン電極、ソース電極は共通で、分割されたゲ
ート電極をそれぞれのゲート電極とする２つのFETを形
成したものである。前記第２請求項に準ずる使用方法に
より従来のFETに比し、大幅に機能が拡大され、主とし
て低周波用回路に使用することができる。
本発明を適用したものである。即ちゲート電極を２分割
し、ドレイン電極、ソース電極は共通で、分割されたゲ
ート電極をそれぞれのゲート電極とする２つのFETを形
成したものである。前記第２請求項に準ずる使用方法に
より従来のFETに比し、大幅に機能が拡大され、主とし
て低周波用回路に使用することができる。
（実施例） 本発明の半導体装置の実施例の１つを第１図に示す。本
実施例は、主要構成要素のGaGsデュアルゲートMESFET
と、このFETの直流バイアス回路とを半絶縁性GaAs基板
に集積したリニアICである。第１図（ａ）はこのICの模
式的な平面図で、主として電極及び抵抗膜の配置を示
す。同図（ｂ）はFETとこれに接続する抵抗膜との断面
を模式的に示す部分拡大断面図であり、同図（ｃ）はこ
のリニアICの電気回路図である。なお第５図及び第６図
と同一符号は同一部分若しくは対応部分を表わす。GaAs
半絶縁性基板１の一方の主面（図の上方）に露出するＮ
型動作層２と、動作層２を挟みれに連接するN+ドレイン
領域３及びN+ソース領域４とが、Siイオン注入により選
択的に形成される。N+ドレイン領域３及びN+ソース領域
４とそれぞれオーミック接触をするドレイン電極５及び
ソース電極６を設ける。ドレイン電極５とソース電極６
との間のドレイン電極に近い側にあって前記動作層上
に、これとショットキー接合を形成する第２ゲート電極
７を設け、又ドレイン電極５とソース電極６との間のソ
ース電極に近い側にあって電気動作層上に、これとショ
ットキー接合を形成する１つのゲート電極（従来の第１
ゲート電極に対応する電極）を２つに分割して得られる
第１ゲート電極G1a18及びG1b19を設ける。以上の構成に
よりドレイン電極５、第２ゲート電極７及びソース電極
６を共通とし、分割したゲート電極G1a18及びG19をそれ
ぞれ第ゲート電極とする２つのデュアルゲートMES FET
が形成される。本実施例では、第１ゲート電極G1a及びG
1bと第２ゲート電極とのゲート長はいずれも１μｍで、
ゲート幅は第１ゲート電極G1a及びG1bのいずれも300μ
ｍとし、第２ゲート電極の幅は600μｍとした。
実施例は、主要構成要素のGaGsデュアルゲートMESFET
と、このFETの直流バイアス回路とを半絶縁性GaAs基板
に集積したリニアICである。第１図（ａ）はこのICの模
式的な平面図で、主として電極及び抵抗膜の配置を示
す。同図（ｂ）はFETとこれに接続する抵抗膜との断面
を模式的に示す部分拡大断面図であり、同図（ｃ）はこ
のリニアICの電気回路図である。なお第５図及び第６図
と同一符号は同一部分若しくは対応部分を表わす。GaAs
半絶縁性基板１の一方の主面（図の上方）に露出するＮ
型動作層２と、動作層２を挟みれに連接するN+ドレイン
領域３及びN+ソース領域４とが、Siイオン注入により選
択的に形成される。N+ドレイン領域３及びN+ソース領域
４とそれぞれオーミック接触をするドレイン電極５及び
ソース電極６を設ける。ドレイン電極５とソース電極６
との間のドレイン電極に近い側にあって前記動作層上
に、これとショットキー接合を形成する第２ゲート電極
７を設け、又ドレイン電極５とソース電極６との間のソ
ース電極に近い側にあって電気動作層上に、これとショ
ットキー接合を形成する１つのゲート電極（従来の第１
ゲート電極に対応する電極）を２つに分割して得られる
第１ゲート電極G1a18及びG1b19を設ける。以上の構成に
よりドレイン電極５、第２ゲート電極７及びソース電極
６を共通とし、分割したゲート電極G1a18及びG19をそれ
ぞれ第ゲート電極とする２つのデュアルゲートMES FET
が形成される。本実施例では、第１ゲート電極G1a及びG
1bと第２ゲート電極とのゲート長はいずれも１μｍで、
ゲート幅は第１ゲート電極G1a及びG1bのいずれも300μ
ｍとし、第２ゲート電極の幅は600μｍとした。
又バイアス抵抗膜16と、この膜を介してソース電極６に
接続する分岐ソース電極20が基板１に形成される。なお
抵抗膜はGaAs基板にSiイオンをドープしてつくられる。
本実施例ではバイアス抵抗膜16の抵抗値は、デバイス作
動時にソース電極と分岐ソース電極との間に発生する電
圧が、第１ゲート電極G1aの直下の動作層を十分ピンチ
オフできる大きさの電圧になるよう決められる。又本実
施例では、このバイアス抵抗膜16と共にデバイスの動作
点を決めるためのバイアス抵抗膜13、14、15を設け、そ
の一端を第１ゲート電極GP1b19に接続する。
接続する分岐ソース電極20が基板１に形成される。なお
抵抗膜はGaAs基板にSiイオンをドープしてつくられる。
本実施例ではバイアス抵抗膜16の抵抗値は、デバイス作
動時にソース電極と分岐ソース電極との間に発生する電
圧が、第１ゲート電極G1aの直下の動作層を十分ピンチ
オフできる大きさの電圧になるよう決められる。又本実
施例では、このバイアス抵抗膜16と共にデバイスの動作
点を決めるためのバイアス抵抗膜13、14、15を設け、そ
の一端を第１ゲート電極GP1b19に接続する。
なお符号5a、6a、7a、18a、19a、及び20aは、それぞれ
ドレイン電極、ソースー電極、第２ゲート電極、第１ゲ
ート電極G1a、第１ゲート電極G1b及び分岐電極Saに外部
接続線をボンディングするための電極パッドである。又
5b、６及び19bはそれぞれドレイン電極、ソース電極及
び第１ゲート電極G1bの電極配線である。又符号11及び1
2は、それぞれ極性反対に直列接続された１組のPN接合
ダイオードで、第１ゲート電極G1b及び第２ゲート電極G
2のショットキー接合を保護するために設けられる。
ドレイン電極、ソースー電極、第２ゲート電極、第１ゲ
ート電極G1a、第１ゲート電極G1b及び分岐電極Saに外部
接続線をボンディングするための電極パッドである。又
5b、６及び19bはそれぞれドレイン電極、ソース電極及
び第１ゲート電極G1bの電極配線である。又符号11及び1
2は、それぞれ極性反対に直列接続された１組のPN接合
ダイオードで、第１ゲート電極G1b及び第２ゲート電極G
2のショットキー接合を保護するために設けられる。
以上の構造のリニアIC50では、第１ゲート電極のゲート
幅が300μｍの２つのFETと、互いに結んだ時のゲート幅
が600μｍのFETとが得られる。これらのFETは互いにゲ
ート幅が異なるが、それ以外のゲート長、動作層の不純
物濃度、厚さ等すべて等しい。従って第１ゲート電極と
ソース電極間の入力容量Cis、ドレイン電流ID及びg
mは、ゲート幅にほぼ比例した値となり、又NFについて
は高周波になるに従い良好となる。これらの電気的特性
は試行によっても確認された。
幅が300μｍの２つのFETと、互いに結んだ時のゲート幅
が600μｍのFETとが得られる。これらのFETは互いにゲ
ート幅が異なるが、それ以外のゲート長、動作層の不純
物濃度、厚さ等すべて等しい。従って第１ゲート電極と
ソース電極間の入力容量Cis、ドレイン電流ID及びg
mは、ゲート幅にほぼ比例した値となり、又NFについて
は高周波になるに従い良好となる。これらの電気的特性
は試行によっても確認された。
第２図は、第１図の実施例のリニアIC50の使用方法の一
例を示す電気回路図である。同図において、分岐ソース
電極Saは接地され、第２ゲート電極G2は自動利得制御
（AGC）回路に接続される。符号SW1及びSW2は運動する
外部切換装置であって、通常スイッチングダイオード等
の電子デバイスを使用する。
例を示す電気回路図である。同図において、分岐ソース
電極Saは接地され、第２ゲート電極G2は自動利得制御
（AGC）回路に接続される。符号SW1及びSW2は運動する
外部切換装置であって、通常スイッチングダイオード等
の電子デバイスを使用する。
外部切換SW2がUHF帯チューナ側に接続された状態では、
第１ゲート電極G1aは接地され、又ソース電極Ｓの電位
は、バイアス抵抗膜16により接地電位より高電位側にレ
ベルシフトされ、第１ゲート電極G1a直下の動作層はピ
ンチオフされ、この部分にはドレイン電流が流れずFET
としての動作をしない。従ってUHF帯チューナに接続す
る第１ゲート電極G1bのFETのみ動作状態となる。このFE
Tはゲート幅が300μｍで短く、入力容量が小さく、NFも
良く、より高周波のUHF帯の増幅に適している。次に、
外部切換器SW2がVHF帯入力同調選局回路側に接続された
状態では、第１ゲート電極G1a及びG1bは結ばれ、ゲート
幅600μｍのFETとして動作をする。この場合はゲート幅
が長く、入力容量は増加するが、gmも大きくなりVHF帯
の高周波増幅に適している。従来はVHF帯をシリコント
ランジスタでUHF帯をGaAsデュアルゲートトランジスタ
でチューナ回路を別々につくっていたが、本発明により
簡単な外部切換回路によりVHF帯及びUHF帯のチューナ回
路の一部を一体化でき、小型で高性能な回路をつくるこ
とができる。
第１ゲート電極G1aは接地され、又ソース電極Ｓの電位
は、バイアス抵抗膜16により接地電位より高電位側にレ
ベルシフトされ、第１ゲート電極G1a直下の動作層はピ
ンチオフされ、この部分にはドレイン電流が流れずFET
としての動作をしない。従ってUHF帯チューナに接続す
る第１ゲート電極G1bのFETのみ動作状態となる。このFE
Tはゲート幅が300μｍで短く、入力容量が小さく、NFも
良く、より高周波のUHF帯の増幅に適している。次に、
外部切換器SW2がVHF帯入力同調選局回路側に接続された
状態では、第１ゲート電極G1a及びG1bは結ばれ、ゲート
幅600μｍのFETとして動作をする。この場合はゲート幅
が長く、入力容量は増加するが、gmも大きくなりVHF帯
の高周波増幅に適している。従来はVHF帯をシリコント
ランジスタでUHF帯をGaAsデュアルゲートトランジスタ
でチューナ回路を別々につくっていたが、本発明により
簡単な外部切換回路によりVHF帯及びUHF帯のチューナ回
路の一部を一体化でき、小型で高性能な回路をつくるこ
とができる。
第３図は、前記回路図で表わした第２の実施例である。
このリニアIC51が第１の実施例と異なる点は、直流バイ
アス抵抗膜14と15との接続点21を第１ゲート電極G1bか
ら分離して、別に外部接続端子T1となるボンディングパ
ッドを設けたことである。これにより第１ゲート電極G
1a、G1b及びこれらを結んだ第１ゲート電極の３種類の
ゲート幅を持つデュアルゲートMEST FETのうち、使用
する高周波回路に適したFETを、簡単な外部切換回路に
より選択できる。
このリニアIC51が第１の実施例と異なる点は、直流バイ
アス抵抗膜14と15との接続点21を第１ゲート電極G1bか
ら分離して、別に外部接続端子T1となるボンディングパ
ッドを設けたことである。これにより第１ゲート電極G
1a、G1b及びこれらを結んだ第１ゲート電極の３種類の
ゲート幅を持つデュアルゲートMEST FETのうち、使用
する高周波回路に適したFETを、簡単な外部切換回路に
より選択できる。
第１ゲート電極G1a及びG1bのうちピンチオフする電極を
分岐ソース電極Saに、動作する電極を外部接続端子T1に
それぞれ結んで使用する。又第１ゲート電極G1aとG1bと
を結んで使用するときには、分岐ソース電極Saは使用し
ない。
分岐ソース電極Saに、動作する電極を外部接続端子T1に
それぞれ結んで使用する。又第１ゲート電極G1aとG1bと
を結んで使用するときには、分岐ソース電極Saは使用し
ない。
第４図は、電気回路図で表わした本発明の半導体装置の
第３の実施例である。FETの動作点を決める直流バイア
ス回路は外付けとし、バイアス抵抗膜22は主として安定
な動作特性を得るための負帰還抵抗として作用する。外
部切換回路により、第１ゲート電極のゲート幅の異なる
３種類のFETを所望により選択使用することができる。
第３の実施例である。FETの動作点を決める直流バイア
ス回路は外付けとし、バイアス抵抗膜22は主として安定
な動作特性を得るための負帰還抵抗として作用する。外
部切換回路により、第１ゲート電極のゲート幅の異なる
３種類のFETを所望により選択使用することができる。
以上の実施例はGaAsデュアルゲートMES FETについて述
べたが、シリコンデュアルゲートMOS FETについてもほ
ぼ同様の構成で、類似の作用と効果が得られる。
べたが、シリコンデュアルゲートMOS FETについてもほ
ぼ同様の構成で、類似の作用と効果が得られる。
又シングルゲートのMES型又はMOS型FETのゲート電極を
２分割した半導体装置においては、前記第１ないし第３
実施例とほぼ同様の構成とし、大幅にその機能を拡大す
ることができる。
２分割した半導体装置においては、前記第１ないし第３
実施例とほぼ同様の構成とし、大幅にその機能を拡大す
ることができる。
これらの機能の応用については今後の技術開発を必要と
する。
する。
［発明の効果］ これまで述べたように、本発明においては、MES型又はM
OS型FETのゲート電極を２分割し、その他の電極を共通
とする２つのFETとバイアス抵抗膜とを１つの基板に集
積し、外部切換回路によりゲート幅の異なるFETを選択
できるようにした。これにより本発明の半導体装置と使
用方法複数の周波数帯に使用でき、回路設計の自由度も
多く、高周波回路の多チャンネル化、多機能化に対応で
きる。又従来例えばUHF帯とVHF帯とで別々の半導体装置
を使用していたものを、簡単な外部切換回路を付加した
１つの半導体装置とすることが可能となり、又付設の直
流バイアス回路等も１つでよく、高周波回路の小型化が
可能となる。
OS型FETのゲート電極を２分割し、その他の電極を共通
とする２つのFETとバイアス抵抗膜とを１つの基板に集
積し、外部切換回路によりゲート幅の異なるFETを選択
できるようにした。これにより本発明の半導体装置と使
用方法複数の周波数帯に使用でき、回路設計の自由度も
多く、高周波回路の多チャンネル化、多機能化に対応で
きる。又従来例えばUHF帯とVHF帯とで別々の半導体装置
を使用していたものを、簡単な外部切換回路を付加した
１つの半導体装置とすることが可能となり、又付設の直
流バイアス回路等も１つでよく、高周波回路の小型化が
可能となる。
第１図は本発明の半導体装置の実施例を示すもので同図
（ａ）はその平面図、同図（ｂ）は部分拡大断面図、同
図（ｃ）は本総装置の電気回路図、第２図は本発明の半
導体装置の使用方法を説明するための電気回路図、第３
図及び第４図は本発明の半導体装置の第２及び第３の実
施例を示す電気回路図、第５図は従来のGaAsデュアルゲ
ートMES FETの平面図、第６図は第５図のMES FETの部
分拡大断面図である。 １……半導体基板（GaAs半絶縁性基板）、２……動作
層、３……ドレイン領域、４……ソース領域、５……ド
レイン電極（Ｄ）、６……ソース電極（Ｓ）、７……第
２ゲート電極（G2）、16……バイアス抵抗膜、18……第
１ゲート電極G1a、19……第１ゲート電極G1b、20……分
岐ソース電極（Sa）。
（ａ）はその平面図、同図（ｂ）は部分拡大断面図、同
図（ｃ）は本総装置の電気回路図、第２図は本発明の半
導体装置の使用方法を説明するための電気回路図、第３
図及び第４図は本発明の半導体装置の第２及び第３の実
施例を示す電気回路図、第５図は従来のGaAsデュアルゲ
ートMES FETの平面図、第６図は第５図のMES FETの部
分拡大断面図である。 １……半導体基板（GaAs半絶縁性基板）、２……動作
層、３……ドレイン領域、４……ソース領域、５……ド
レイン電極（Ｄ）、６……ソース電極（Ｓ）、７……第
２ゲート電極（G2）、16……バイアス抵抗膜、18……第
１ゲート電極G1a、19……第１ゲート電極G1b、20……分
岐ソース電極（Sa）。
Claims (3)
- 【請求項１】（ａ）半導体基板の一方の主面に露出する
動作層と、該動作層に挟接するとともに不純物濃度が該
動作層よりも高濃度であって、ソース領域がドレイン領
域をコの字型に取り込むように形成されたドレイン領域
及びソース領域と、該ドレイン領域及びソース領域とそ
れぞれオーミック接触するドレイン電極及びソース電極
と、ドレイン電極とソース電極との間のドレイン電極に
近い側にあって前記動作層上に直接又は絶縁膜を介して
設けられる第２ゲート電極と、ドレイン電極とソース電
極との間のソース電極に近い側にあって前記動作層上に
直接又は絶縁膜を介して設けられる１つのゲート電極の
ゲート幅を２つに分割して得られる第１ゲート電極G1a
及び第１ゲート電極G1bとを、具備する電界効果トラン
ジスタと、（ｂ）バイアス抵抗膜を介して前記ソース電
極に接続して接地する分岐ソース電極とを、前記半導体
基板に集積して成ることを特徴とする半導体装置。 - 【請求項２】外部切換回路により、第１ゲート電極G1a
を第１ゲート電極1bに電気的に接続し、第１ゲート電極
G1a及びG1bを１つの第１ゲート電極として使用し、又は
第１ゲート電極G1aを分岐ソース電極に電気的に接続
し、第１ゲート電極G1a直下の動作層をピンチオフし、
第１ゲート電極G1bのみを第１ゲート電極として使用
し、又は第１ゲート電極G1bを分岐ソース電極に電気的
に接続し、第１ゲート電極G1b直下の動作層をピンチオ
フし、第１ゲート電極G1aのみを第１ゲート電極として
使用する特許請求の範囲第１項記載の半導体装置の使用
方法。 - 【請求項３】特許請求の範囲第１項記載の半導体装置に
おいて、第２ゲート電極を設けない半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63039153A JPH0770733B2 (ja) | 1988-02-22 | 1988-02-22 | 半導体装置とその使用方法 |
| EP89102993A EP0330142A3 (en) | 1988-02-22 | 1989-02-21 | Multi-gate field-effect transistor |
| KR1019890002088A KR910010060B1 (ko) | 1988-02-22 | 1989-02-22 | 반도체장치와 그 사용방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63039153A JPH0770733B2 (ja) | 1988-02-22 | 1988-02-22 | 半導体装置とその使用方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01214056A JPH01214056A (ja) | 1989-08-28 |
| JPH0770733B2 true JPH0770733B2 (ja) | 1995-07-31 |
Family
ID=12545163
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63039153A Expired - Fee Related JPH0770733B2 (ja) | 1988-02-22 | 1988-02-22 | 半導体装置とその使用方法 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0330142A3 (ja) |
| JP (1) | JPH0770733B2 (ja) |
| KR (1) | KR910010060B1 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3732611A1 (de) * | 1987-09-28 | 1989-04-06 | Siemens Ag | Verfahren zur herstellung eines implantierten source-/drain-anschlusses fuer einen kurzkanal-mos-transistor |
| US5313083A (en) * | 1988-12-16 | 1994-05-17 | Raytheon Company | R.F. switching circuits |
| EP0373803A3 (en) * | 1988-12-16 | 1991-07-10 | Raytheon Company | R. f. switching circuits |
| US5005059A (en) * | 1989-05-01 | 1991-04-02 | Motorola, Inc. | Digital-to-analog converting field effect device and circuitry |
| DE4134176C2 (de) * | 1991-10-16 | 1994-04-21 | Telefunken Microelectron | Halbleiteranordnung mit einer im Halbleiterkörper integrierten und aus zwei Feldeffekttransistoren aufgebauten Tetrode |
| GB9201004D0 (en) * | 1992-01-17 | 1992-03-11 | Philips Electronic Associated | A semiconductor device comprising an insulated gate field effect device |
| JPH06224448A (ja) * | 1993-01-26 | 1994-08-12 | Sumitomo Electric Ind Ltd | 半導体装置 |
| EP0645822A1 (en) * | 1993-08-30 | 1995-03-29 | Motorola, Inc. | High efficiency electrically adjustable width field effect transistor and method therefor |
| US5525819A (en) * | 1994-07-06 | 1996-06-11 | The Aerospace Corporation | Microwave concentric mesfet with inherent electromagnetic shielding |
| US5616945A (en) * | 1995-10-13 | 1997-04-01 | Siliconix Incorporated | Multiple gated MOSFET for use in DC-DC converter |
| DE10047168A1 (de) * | 2000-09-22 | 2002-04-18 | Eupec Gmbh & Co Kg | Steuerbares Halbleiterbauelement |
| US8222874B2 (en) | 2007-06-26 | 2012-07-17 | Vishay-Siliconix | Current mode boost converter using slope compensation |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5470778A (en) * | 1977-08-19 | 1979-06-06 | Plessey Handel Investment Ag | Fet transistor |
| JPS61110464A (ja) * | 1984-11-02 | 1986-05-28 | Nec Corp | 半導体装置の製造方法 |
| JPS61182268A (ja) * | 1985-02-08 | 1986-08-14 | Hitachi Ltd | 電界効果トランジスタ |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4160259A (en) * | 1976-12-27 | 1979-07-03 | Zaidan Hojin Handotai Kenkyu Shinkokai | Semiconductor device |
| JPS55108775A (en) * | 1979-02-09 | 1980-08-21 | Fujitsu Ltd | Semiconductor device |
| NL8104414A (nl) * | 1981-09-25 | 1983-04-18 | Philips Nv | Halfgeleiderinrichting met veldeffekttransistor. |
| JPS6155971A (ja) * | 1984-08-27 | 1986-03-20 | Sumitomo Electric Ind Ltd | シヨツトキ−ゲ−ト電界効果トランジスタ |
-
1988
- 1988-02-22 JP JP63039153A patent/JPH0770733B2/ja not_active Expired - Fee Related
-
1989
- 1989-02-21 EP EP89102993A patent/EP0330142A3/en not_active Withdrawn
- 1989-02-22 KR KR1019890002088A patent/KR910010060B1/ko not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5470778A (en) * | 1977-08-19 | 1979-06-06 | Plessey Handel Investment Ag | Fet transistor |
| JPS61110464A (ja) * | 1984-11-02 | 1986-05-28 | Nec Corp | 半導体装置の製造方法 |
| JPS61182268A (ja) * | 1985-02-08 | 1986-08-14 | Hitachi Ltd | 電界効果トランジスタ |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0330142A3 (en) | 1990-05-02 |
| EP0330142A2 (en) | 1989-08-30 |
| KR910010060B1 (ko) | 1991-12-12 |
| JPH01214056A (ja) | 1989-08-28 |
| KR890013797A (ko) | 1989-09-26 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |