JP3071985B2 - スイッチ装置 - Google Patents
スイッチ装置Info
- Publication number
- JP3071985B2 JP3071985B2 JP5210315A JP21031593A JP3071985B2 JP 3071985 B2 JP3071985 B2 JP 3071985B2 JP 5210315 A JP5210315 A JP 5210315A JP 21031593 A JP21031593 A JP 21031593A JP 3071985 B2 JP3071985 B2 JP 3071985B2
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- field effect
- effect transistors
- external voltage
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Input Circuits Of Receivers And Coupling Of Receivers And Audio Equipment (AREA)
- Waveguide Switches, Polarizers, And Phase Shifters (AREA)
- Electronic Switches (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、高周波で使用する半
導体装置の中のスイッチ装置、詳しくは、電界効果トラ
ンジスタで構成されたスイッチ装置に関するものであ
る。電界効果トランジスタを用いた半導体装置は、テレ
ビジョン，通信分野の高周波回路用に開発が進められて
いる。この半導体装置の一つにアナログ信号を切り換え
るスイッチ装置があり、例えば受信と送信の電波の切り
替え用の高周波スイッチや受信，送信の２波以上の電波
の切り替え用の高周波スイッチとして通信分野で多用さ
れている。
導体装置の中のスイッチ装置、詳しくは、電界効果トラ
ンジスタで構成されたスイッチ装置に関するものであ
る。電界効果トランジスタを用いた半導体装置は、テレ
ビジョン，通信分野の高周波回路用に開発が進められて
いる。この半導体装置の一つにアナログ信号を切り換え
るスイッチ装置があり、例えば受信と送信の電波の切り
替え用の高周波スイッチや受信，送信の２波以上の電波
の切り替え用の高周波スイッチとして通信分野で多用さ
れている。
【０００２】
【従来の技術】図１１は電界効果トランジスタとしてシ
ョットキーゲートＦＥＴ（以下、ＭＥＳＦＥＴと記す）
を用いた従来のスイッチ装置を示す回路図であり、スイ
ッチ用の４個のＭＥＳＦＥＴＱ1 〜Ｑ4 をダブルバラン
ス差動対結合構造に接続している。この４個のＭＥＳＦ
ＥＴＱ1 〜Ｑ4 の回路構成は、例えば特願昭６０−２１
７０４９号に詳しく記載されている。
ョットキーゲートＦＥＴ（以下、ＭＥＳＦＥＴと記す）
を用いた従来のスイッチ装置を示す回路図であり、スイ
ッチ用の４個のＭＥＳＦＥＴＱ1 〜Ｑ4 をダブルバラン
ス差動対結合構造に接続している。この４個のＭＥＳＦ
ＥＴＱ1 〜Ｑ4 の回路構成は、例えば特願昭６０−２１
７０４９号に詳しく記載されている。
【０００３】このスイッチ装置は、図１１に示すよう
に、第１および第２のＭＥＳＦＥＴＱ 1 ，Ｑ2 のソース
端子どうしを共通接続し、第３および第４のＭＥＳＦＥ
ＴＱ3，Ｑ4 のソース端子どうしを共通接続し、第１お
よび第３のＭＥＳＦＥＴＱ1 ，Ｑ3 のドレイン端子どう
しを共通接続し、第２および第４のＭＥＳＦＥＴＱ2 ，
Ｑ4 のドレイン端子どうしを共通接続し、第１および第
４のＭＥＳＦＥＴＱ1 ，Ｑ4 のゲート端子どうしを共通
接続し、第２および第３のＭＥＳＦＥＴＱ2 ，Ｑ 3 のゲ
ート端子どうしを共通接続している。
に、第１および第２のＭＥＳＦＥＴＱ 1 ，Ｑ2 のソース
端子どうしを共通接続し、第３および第４のＭＥＳＦＥ
ＴＱ3，Ｑ4 のソース端子どうしを共通接続し、第１お
よび第３のＭＥＳＦＥＴＱ1 ，Ｑ3 のドレイン端子どう
しを共通接続し、第２および第４のＭＥＳＦＥＴＱ2 ，
Ｑ4 のドレイン端子どうしを共通接続し、第１および第
４のＭＥＳＦＥＴＱ1 ，Ｑ4 のゲート端子どうしを共通
接続し、第２および第３のＭＥＳＦＥＴＱ2 ，Ｑ 3 のゲ
ート端子どうしを共通接続している。
【０００４】動作原理としては、高周波入力端子ＲＦＩ
Ｎに加えられた入力信号を第１の高周波出力端子ＯＵＴ
1 より取り出す時は、第１および第４のＭＥＳＦＥＴＱ
1 ，Ｑ4 をオフさせ、第２および第３のＭＥＳＦＥＴＱ
2 ，Ｑ3 をオンさせる。また、高周波入力端子ＲＦＩＮ
に加えられた入力信号を第２の高周波出力端子ＯＵＴ 2
より取り出す時は、第１および第４のＭＥＳＦＥＴ
Ｑ1 ，Ｑ4 をオンさせ、第２および第３のＭＥＳＦＥＴ
Ｑ2 ，Ｑ3 をオフさせる。
Ｎに加えられた入力信号を第１の高周波出力端子ＯＵＴ
1 より取り出す時は、第１および第４のＭＥＳＦＥＴＱ
1 ，Ｑ4 をオフさせ、第２および第３のＭＥＳＦＥＴＱ
2 ，Ｑ3 をオンさせる。また、高周波入力端子ＲＦＩＮ
に加えられた入力信号を第２の高周波出力端子ＯＵＴ 2
より取り出す時は、第１および第４のＭＥＳＦＥＴ
Ｑ1 ，Ｑ4 をオンさせ、第２および第３のＭＥＳＦＥＴ
Ｑ2 ，Ｑ3 をオフさせる。
【０００５】一般に、高周波回路のスイッチの性能とし
て要求されるのは、入力から出力へ伝わる電波の変換損
失（以下、変換損失と記す）が小さいこと、入力と出力
が高周波的に分離していること、そして単一電源で低消
費電力で広帯域に動作することなどである。
て要求されるのは、入力から出力へ伝わる電波の変換損
失（以下、変換損失と記す）が小さいこと、入力と出力
が高周波的に分離していること、そして単一電源で低消
費電力で広帯域に動作することなどである。
【０００６】
【発明が解決しようとする課題】しかしながら、現状の
スイッチ装置（半導体集積回路）では、これらすべての
点にわたってユーザの要求を完全には満たしておらず、
さらに優れた性能のスイッチ装置が要望されていた。具
体的に従来のスイッチ装置に対して改善すべき点は、つ
ぎの三点である。
スイッチ装置（半導体集積回路）では、これらすべての
点にわたってユーザの要求を完全には満たしておらず、
さらに優れた性能のスイッチ装置が要望されていた。具
体的に従来のスイッチ装置に対して改善すべき点は、つ
ぎの三点である。
【０００７】（１）例えば特願昭６０−２１７０４９号
に示されるように、歪特性，変換損失の点から通常、第
１ないし第４のＭＥＳＦＥＴＱ1 〜Ｑ4 としてデプレッ
ションタイプの電界効果トランジスタが用いられ、この
電界効果トランジスタのオフ時のゲート電圧は負電圧制
御であるのに対し、一般の高周波回路は正電圧動作であ
るため、スイッチ制御用の別電圧が必要となり、セット
として単一電源動作ができない。
に示されるように、歪特性，変換損失の点から通常、第
１ないし第４のＭＥＳＦＥＴＱ1 〜Ｑ4 としてデプレッ
ションタイプの電界効果トランジスタが用いられ、この
電界効果トランジスタのオフ時のゲート電圧は負電圧制
御であるのに対し、一般の高周波回路は正電圧動作であ
るため、スイッチ制御用の別電圧が必要となり、セット
として単一電源動作ができない。
【０００８】（２）電界効果トランジスタのオン時のゲ
ート電圧は０Ｖで、このときゲート電極材料で決まる空
乏層が延びており、その分チャネル抵抗が大きく、入力
と出力の伝達損失が生じる。 （３）スイッチ制御用の制御電圧は、オン用およびオフ
用の２端子（第１および第２の外部電圧制御端子Ｓ
Ｗ1 ，ＳＷ2 ）が必要である。
ート電圧は０Ｖで、このときゲート電極材料で決まる空
乏層が延びており、その分チャネル抵抗が大きく、入力
と出力の伝達損失が生じる。 （３）スイッチ制御用の制御電圧は、オン用およびオフ
用の２端子（第１および第２の外部電圧制御端子Ｓ
Ｗ1 ，ＳＷ2 ）が必要である。
【０００９】この発明の目的は、入力と出力の伝達特性
を悪化させることなく正電圧制御を行うことができ、単
一電源動作が可能なスイッチ装置を提供することであ
る。この発明の他の目的は、入力と出力の伝達損失を低
減できるスイッチ装置を提供することである。この発明
のさらに他の目的は、スイッチ制御用の端子数を削減で
きるスイッチ装置を提供することである。
を悪化させることなく正電圧制御を行うことができ、単
一電源動作が可能なスイッチ装置を提供することであ
る。この発明の他の目的は、入力と出力の伝達損失を低
減できるスイッチ装置を提供することである。この発明
のさらに他の目的は、スイッチ制御用の端子数を削減で
きるスイッチ装置を提供することである。
【００１０】
【課題を解決するための手段】請求項１記載のスイッチ
装置は、第１および第２の電界効果トランジスタ
（Ｑ 1 ，Ｑ2 ）のソース端子どうしを共通接続し、第３
および第４の電界効果トランジスタ（Ｑ3 ，Ｑ4 ）のソ
ース端子どうしを共通接続し、第１および第３の電界効
果トランジスタ（Ｑ1 ，Ｑ3 ）のドレイン端子どうしを
共通接続し、第２および第４の電界効果トランジスタ
（Ｑ2 ，Ｑ4 ）のドレイン端子どうしを共通接続し、第
１および第４の電界効果トランジスタ（Ｑ1 ，Ｑ4 ）の
ゲート端子どうしを共通接続し、第２および第３の電界
効果トランジスタ（Ｑ2 ，Ｑ3 ）のゲート端子どうしを
共通接続している。
装置は、第１および第２の電界効果トランジスタ
（Ｑ 1 ，Ｑ2 ）のソース端子どうしを共通接続し、第３
および第４の電界効果トランジスタ（Ｑ3 ，Ｑ4 ）のソ
ース端子どうしを共通接続し、第１および第３の電界効
果トランジスタ（Ｑ1 ，Ｑ3 ）のドレイン端子どうしを
共通接続し、第２および第４の電界効果トランジスタ
（Ｑ2 ，Ｑ4 ）のドレイン端子どうしを共通接続し、第
１および第４の電界効果トランジスタ（Ｑ1 ，Ｑ4 ）の
ゲート端子どうしを共通接続し、第２および第３の電界
効果トランジスタ（Ｑ2 ，Ｑ3 ）のゲート端子どうしを
共通接続している。
【００１１】そして、第１および第２の電界効果トラン
ジスタ（Ｑ1 ，Ｑ2 ）の共通接続したソース端子に外部
電圧印加端子（ＶD ）を設け、第３および第４の電界効
果トランジスタ（Ｑ3 ，Ｑ4 ）の共通接続したソース端
子に第１の容量素子（Ｃ1 ）を介して高周波入力（出
力）端子（ＲＦＩＮ）を設け、外部電圧印加端子
（ＶD）とグラウンドとの間に第２の容量素子（Ｃ2 ）
を接続し、第１および第３の電界効果トランジスタ（Ｑ
1 ，Ｑ3 ）の共通接続したドレイン端子に第３の容量素
子（Ｃ3 ）を介して第１の高周波出力（入力）端子（Ｏ
ＵＴ1 ）を設け、第２および第４の電界効果トランジス
タ（Ｑ2 ，Ｑ4 ）の共通接続したドレイン端子に第４の
容量素子（Ｃ4 ）を介して第２の高周波出力（入力）端
子（ＯＵＴ2 ）を設けている。
ジスタ（Ｑ1 ，Ｑ2 ）の共通接続したソース端子に外部
電圧印加端子（ＶD ）を設け、第３および第４の電界効
果トランジスタ（Ｑ3 ，Ｑ4 ）の共通接続したソース端
子に第１の容量素子（Ｃ1 ）を介して高周波入力（出
力）端子（ＲＦＩＮ）を設け、外部電圧印加端子
（ＶD）とグラウンドとの間に第２の容量素子（Ｃ2 ）
を接続し、第１および第３の電界効果トランジスタ（Ｑ
1 ，Ｑ3 ）の共通接続したドレイン端子に第３の容量素
子（Ｃ3 ）を介して第１の高周波出力（入力）端子（Ｏ
ＵＴ1 ）を設け、第２および第４の電界効果トランジス
タ（Ｑ2 ，Ｑ4 ）の共通接続したドレイン端子に第４の
容量素子（Ｃ4 ）を介して第２の高周波出力（入力）端
子（ＯＵＴ2 ）を設けている。
【００１２】また、第１および第２の電界効果トランジ
スタ（Ｑ1 ，Ｑ2 ）の共通接続したソース端子と第１お
よび第３の電界効果トランジスタ（Ｑ1 ，Ｑ3 ）の共通
接続したドレイン端子との間に第１の抵抗素子（Ｒ1 ）
を接続し、第３および第４の電界効果トランジスタ（Ｑ
3 ，Ｑ4 ）の共通接続したソース端子と第２および第４
の電界効果トランジスタ（Ｑ2 ，Ｑ4 ）の共通接続した
ドレイン端子との間に第２の抵抗素子（Ｒ2 ）を接続
し、第１および第２の電界効果トランジスタ（Ｑ 1 ，Ｑ
2 ）の共通接続したソース端子と第３および第４の電界
効果トランジスタ（Ｑ3 ，Ｑ4 ）の共通接続したソース
端子との間に第３の抵抗素子（Ｒ3 ）を接続している。
スタ（Ｑ1 ，Ｑ2 ）の共通接続したソース端子と第１お
よび第３の電界効果トランジスタ（Ｑ1 ，Ｑ3 ）の共通
接続したドレイン端子との間に第１の抵抗素子（Ｒ1 ）
を接続し、第３および第４の電界効果トランジスタ（Ｑ
3 ，Ｑ4 ）の共通接続したソース端子と第２および第４
の電界効果トランジスタ（Ｑ2 ，Ｑ4 ）の共通接続した
ドレイン端子との間に第２の抵抗素子（Ｒ2 ）を接続
し、第１および第２の電界効果トランジスタ（Ｑ 1 ，Ｑ
2 ）の共通接続したソース端子と第３および第４の電界
効果トランジスタ（Ｑ3 ，Ｑ4 ）の共通接続したソース
端子との間に第３の抵抗素子（Ｒ3 ）を接続している。
【００１３】また、第１および第４の電界効果トランジ
スタ（Ｑ1 ，Ｑ4 ）の共通接続したゲート端子に第１の
外部電圧制御端子（ＳＷ1 ）を設け、第２および第３の
電界効果トランジスタ（Ｑ2 ，Ｑ3 ）の共通接続したゲ
ート端子に第２の外部電圧制御端子（ＳＷ2 ）を設けて
いる。つまり、請求項１のスイッチ装置では、ダブルバ
ランス差動対結合構造の第１ないし第４の電界効果トラ
ンジスタ（Ｑ1 〜Ｑ4 ）のオフ時のゲート電圧を正電圧
制御するため、第１および第２の電界効果トランジスタ
（Ｑ1 ，Ｑ2 ）のソース端子を外部電圧印加端子
（ＶD ）に接続し、第３および第４の電界効果トランジ
スタ（Ｑ3 ，Ｑ4 ）のソース端子を第３の抵抗素子（Ｒ
3 ）を介して第１および第２の電界効果トランジスタ
（Ｑ1 ，Ｑ2 ）のソース端子に接続することで、第１な
いし第４の電界効果トランジスタ（Ｑ1 〜Ｑ4 ）のソー
ス端子の電位を外部電圧印加端子（ＶD ）に加えられる
正電圧に応じた正電位とし、さらに第１および第３の電
界効果トランジスタ（Ｑ1 ，Ｑ3 ）のドレイン端子を第
１の抵抗素子（Ｒ1 ）を介して第１および第２の電界効
果トランジスタ（Ｑ1 ，Ｑ2 ）のソース端子に接続する
ことで、第１および第３の電界効果トランジスタ
（Ｑ1 ，Ｑ 3 ）のドレイン端子も外部電圧印加端子（Ｖ
D ）に加えられる正電圧に応じた正電位とし、同様に第
２および第４の電界効果トランジスタ（Ｑ2 ，Ｑ4 ）の
ドレイン端子を第２の抵抗素子（Ｒ2 ）を介して第３お
よび第４の電界効果トランジスタ（Ｑ3 ，Ｑ4 ）のソー
ス端子に接続することで、第２および第４の電界効果ト
ランジスタ（Ｑ2 ，Ｑ4 ）のドレイン端子も外部電圧印
加端子（ＶD ）に加えられる正電圧に応じた正電位と
し、高周波入力（出力）端子（ＲＦＩＮ）と第１および
第２の高周波出力（入力）端子（ＯＵＴ1 ，ＯＵＴ2 ）
は、第１ないし第４の電界効果トランジスタ（Ｑ1 〜Ｑ
4 ）との間に直流カットのために第１，第３および第４
の容量素子（Ｃ1 ，Ｃ3 ，Ｃ4 ）を介挿し、さらに高周
波パスのための第２の容量素子（Ｃ2 ）を設けている。
スタ（Ｑ1 ，Ｑ4 ）の共通接続したゲート端子に第１の
外部電圧制御端子（ＳＷ1 ）を設け、第２および第３の
電界効果トランジスタ（Ｑ2 ，Ｑ3 ）の共通接続したゲ
ート端子に第２の外部電圧制御端子（ＳＷ2 ）を設けて
いる。つまり、請求項１のスイッチ装置では、ダブルバ
ランス差動対結合構造の第１ないし第４の電界効果トラ
ンジスタ（Ｑ1 〜Ｑ4 ）のオフ時のゲート電圧を正電圧
制御するため、第１および第２の電界効果トランジスタ
（Ｑ1 ，Ｑ2 ）のソース端子を外部電圧印加端子
（ＶD ）に接続し、第３および第４の電界効果トランジ
スタ（Ｑ3 ，Ｑ4 ）のソース端子を第３の抵抗素子（Ｒ
3 ）を介して第１および第２の電界効果トランジスタ
（Ｑ1 ，Ｑ2 ）のソース端子に接続することで、第１な
いし第４の電界効果トランジスタ（Ｑ1 〜Ｑ4 ）のソー
ス端子の電位を外部電圧印加端子（ＶD ）に加えられる
正電圧に応じた正電位とし、さらに第１および第３の電
界効果トランジスタ（Ｑ1 ，Ｑ3 ）のドレイン端子を第
１の抵抗素子（Ｒ1 ）を介して第１および第２の電界効
果トランジスタ（Ｑ1 ，Ｑ2 ）のソース端子に接続する
ことで、第１および第３の電界効果トランジスタ
（Ｑ1 ，Ｑ 3 ）のドレイン端子も外部電圧印加端子（Ｖ
D ）に加えられる正電圧に応じた正電位とし、同様に第
２および第４の電界効果トランジスタ（Ｑ2 ，Ｑ4 ）の
ドレイン端子を第２の抵抗素子（Ｒ2 ）を介して第３お
よび第４の電界効果トランジスタ（Ｑ3 ，Ｑ4 ）のソー
ス端子に接続することで、第２および第４の電界効果ト
ランジスタ（Ｑ2 ，Ｑ4 ）のドレイン端子も外部電圧印
加端子（ＶD ）に加えられる正電圧に応じた正電位と
し、高周波入力（出力）端子（ＲＦＩＮ）と第１および
第２の高周波出力（入力）端子（ＯＵＴ1 ，ＯＵＴ2 ）
は、第１ないし第４の電界効果トランジスタ（Ｑ1 〜Ｑ
4 ）との間に直流カットのために第１，第３および第４
の容量素子（Ｃ1 ，Ｃ3 ，Ｃ4 ）を介挿し、さらに高周
波パスのための第２の容量素子（Ｃ2 ）を設けている。
【００１４】請求項２記載のスイッチ装置は、請求項１
記載のスイッチ装置において、高周波成分の損失および
低消費電力化のため、第１および第２の抵抗素子
（Ｒ1 ，Ｒ 2 ）の抵抗値を各々１ＫΩ以上としている。
請求項３記載のスイッチ装置は、請求項１記載のスイッ
チ装置において、外部電圧印加端子（ＶD ）への印加電
圧を、第１および第２の外部電圧制御端子（ＳＷ1 ，Ｓ
Ｗ2 ）への印加電圧より小さくしている。
記載のスイッチ装置において、高周波成分の損失および
低消費電力化のため、第１および第２の抵抗素子
（Ｒ1 ，Ｒ 2 ）の抵抗値を各々１ＫΩ以上としている。
請求項３記載のスイッチ装置は、請求項１記載のスイッ
チ装置において、外部電圧印加端子（ＶD ）への印加電
圧を、第１および第２の外部電圧制御端子（ＳＷ1 ，Ｓ
Ｗ2 ）への印加電圧より小さくしている。
【００１５】請求項４記載のスイッチ装置は、請求項１
記載のスイッチ装置において、第１および第２の電界効
果トランジスタ（Ｑ1 ，Ｑ2 ）の各ソース端子と外部電
圧印加端子（ＶD ）との間に、外部電圧印加端子
（ＶD ）およびグラウンド間の電圧を分割して第１およ
び第２の電界効果トランジスタ（Ｑ1 ，Ｑ2 ）の各ソー
ス端子に加える電圧分割用抵抗素子（ＲA ，ＲB ）を介
在させ、外部電圧印加端子（ＶD ）の電圧を第１および
第２の外部電圧制御端子（ＳＷ1 ，ＳＷ2 ）への印加電
圧として用いている。
記載のスイッチ装置において、第１および第２の電界効
果トランジスタ（Ｑ1 ，Ｑ2 ）の各ソース端子と外部電
圧印加端子（ＶD ）との間に、外部電圧印加端子
（ＶD ）およびグラウンド間の電圧を分割して第１およ
び第２の電界効果トランジスタ（Ｑ1 ，Ｑ2 ）の各ソー
ス端子に加える電圧分割用抵抗素子（ＲA ，ＲB ）を介
在させ、外部電圧印加端子（ＶD ）の電圧を第１および
第２の外部電圧制御端子（ＳＷ1 ，ＳＷ2 ）への印加電
圧として用いている。
【００１６】つまり、第１ないし第４の電界効果トラン
ジスタ（Ｑ1 〜Ｑ4 ）のゲートのゲートバイアスをソー
ス電位に対して正電位の順方向の値に設定し、伝達特性
の電界効果トランジスタ部での損失を低減させるため、
外部電圧印加端子（ＶD ）の電圧値を第１および第２の
外部電圧制御端子（ＳＷ1 ，ＳＷ2 ）の電圧値より小さ
くしている。
ジスタ（Ｑ1 〜Ｑ4 ）のゲートのゲートバイアスをソー
ス電位に対して正電位の順方向の値に設定し、伝達特性
の電界効果トランジスタ部での損失を低減させるため、
外部電圧印加端子（ＶD ）の電圧値を第１および第２の
外部電圧制御端子（ＳＷ1 ，ＳＷ2 ）の電圧値より小さ
くしている。
【００１７】請求項５記載のスイッチ装置は、請求項１
記載のスイッチ装置において、第１および第４の電界効
果トランジスタ（Ｑ1 ，Ｑ4 ）の共通接続したゲート端
子にインバータを構成するソース接地の第５の電界効果
トランジスタ（Ｑ5 ）のゲート端子を接続し、第２およ
び第３の電界効果トランジスタ（Ｑ2 ，Ｑ3 ）の共通接
続したゲート端子に第５の電界効果トランジスタ
（Ｑ5 ）のドレイン端子を接続し、第５の電界効果トラ
ンジスタ（Ｑ5 ）のゲート端子に第３の外部電圧制御端
子（ＳＷ3 ）を設け、第１および第２の外部電圧制御端
子（ＳＷ1 ，ＳＷ2 ）を廃止している。
記載のスイッチ装置において、第１および第４の電界効
果トランジスタ（Ｑ1 ，Ｑ4 ）の共通接続したゲート端
子にインバータを構成するソース接地の第５の電界効果
トランジスタ（Ｑ5 ）のゲート端子を接続し、第２およ
び第３の電界効果トランジスタ（Ｑ2 ，Ｑ3 ）の共通接
続したゲート端子に第５の電界効果トランジスタ
（Ｑ5 ）のドレイン端子を接続し、第５の電界効果トラ
ンジスタ（Ｑ5 ）のゲート端子に第３の外部電圧制御端
子（ＳＷ3 ）を設け、第１および第２の外部電圧制御端
子（ＳＷ1 ，ＳＷ2 ）を廃止している。
【００１８】請求項６記載のスイッチ装置は、請求項１
記載のスイッチ装置において、第１，第２，第３および
第４の電界効果トランジスタ（Ｑ1 〜Ｑ4 ）がデュアル
ゲート型の電界効果トランジスタであって、第１および
第２の外部電圧制御端子（ＳＷ1 ，ＳＷ2 ）を設けたゲ
ート端子が第１ゲート端子であり、第２ゲート端子をそ
れぞれ第１，第２，第３および第４の電界効果トランジ
スタ（Ｑ1 〜Ｑ4 ）のソース端子と共通接続している。
記載のスイッチ装置において、第１，第２，第３および
第４の電界効果トランジスタ（Ｑ1 〜Ｑ4 ）がデュアル
ゲート型の電界効果トランジスタであって、第１および
第２の外部電圧制御端子（ＳＷ1 ，ＳＷ2 ）を設けたゲ
ート端子が第１ゲート端子であり、第２ゲート端子をそ
れぞれ第１，第２，第３および第４の電界効果トランジ
スタ（Ｑ1 〜Ｑ4 ）のソース端子と共通接続している。
【００１９】
【作用】請求項１記載の構成によれば、ダブルバランス
差動対結合構造において、第１ないし第４の電界効果ト
ランジスタ（Ｑ1 〜Ｑ4 ）のソース端子をドレイン端子
と同電位にし、ドレイン端子を第３および第４の容量素
子（Ｃ3 ，Ｃ4 ）を介して第１および第２の高周波出力
（入力）端子（ＯＵＴ1 ，ＯＵＴ2 ）にすることで第１
ないし第４の電界効果トランジスタ（Ｑ1 〜Ｑ4 ）は、
ドレイン電圧を中心に動作することになる。
差動対結合構造において、第１ないし第４の電界効果ト
ランジスタ（Ｑ1 〜Ｑ4 ）のソース端子をドレイン端子
と同電位にし、ドレイン端子を第３および第４の容量素
子（Ｃ3 ，Ｃ4 ）を介して第１および第２の高周波出力
（入力）端子（ＯＵＴ1 ，ＯＵＴ2 ）にすることで第１
ないし第４の電界効果トランジスタ（Ｑ1 〜Ｑ4 ）は、
ドレイン電圧を中心に動作することになる。
【００２０】そして、第１および第２の電界効果トラン
ジスタ（Ｑ1 ，Ｑ2 ）は、第１の外部電圧制御端子（Ｓ
Ｗ1 ）の電圧が０のときにオフとなり、第１の外部電圧
制御端子（ＳＷ1 ）の電圧がドレイン電圧に近い正電圧
のときにオンとなる。また、第３および第４の電界効果
トランジスタ（Ｑ3 ，Ｑ4 ）は、第２の外部電圧制御端
子（ＳＷ2 ）の電圧が０のときにオフとなり、第２の外
部電圧制御端子（ＳＷ 2 ）の電圧がドレイン電圧に近い
正電圧のときにオンとなる。つまり、第１ないし第４の
電界効果トランジスタ（Ｑ1 〜Ｑ4 ）からなるダブルバ
ランス差動対結合構造の回路は、第１および第２の外部
電圧制御端子（ＳＷ1 ，ＳＷ2 ）の電圧が負電圧制御で
はなく、０か正電圧かにより制御でき、単一電源化を図
ることができる。
ジスタ（Ｑ1 ，Ｑ2 ）は、第１の外部電圧制御端子（Ｓ
Ｗ1 ）の電圧が０のときにオフとなり、第１の外部電圧
制御端子（ＳＷ1 ）の電圧がドレイン電圧に近い正電圧
のときにオンとなる。また、第３および第４の電界効果
トランジスタ（Ｑ3 ，Ｑ4 ）は、第２の外部電圧制御端
子（ＳＷ2 ）の電圧が０のときにオフとなり、第２の外
部電圧制御端子（ＳＷ 2 ）の電圧がドレイン電圧に近い
正電圧のときにオンとなる。つまり、第１ないし第４の
電界効果トランジスタ（Ｑ1 〜Ｑ4 ）からなるダブルバ
ランス差動対結合構造の回路は、第１および第２の外部
電圧制御端子（ＳＷ1 ，ＳＷ2 ）の電圧が負電圧制御で
はなく、０か正電圧かにより制御でき、単一電源化を図
ることができる。
【００２１】請求項２記載の構成によれば、電位固定用
の第１および第２の抵抗素子（Ｒ1，Ｒ2 ）での高周波
ロスが低減され、同時に第１および第２の抵抗素子（Ｒ
1 ，Ｒ2 ）での消費電流が抑えられ、低消費電力化が図
れる。請求項３および請求項４記載の構成によれば、第
１ないし第４の電界効果トランジスタ（Ｑ1 〜Ｑ4 ）の
ドレイン電圧が第１および第２の外部電圧制御端子（Ｓ
Ｗ1 ，ＳＷ2 ）の電圧より小さくなり、第１ないし第４
の電界効果トランジスタ（Ｑ1 〜Ｑ4 ）のゲート電位が
順方向電圧状態となるため、第１ないし第４の電界効果
トランジスタ（Ｑ1 〜Ｑ4 ）のオン抵抗の値を小さくで
き、高周波ロスが低減される。
の第１および第２の抵抗素子（Ｒ1，Ｒ2 ）での高周波
ロスが低減され、同時に第１および第２の抵抗素子（Ｒ
1 ，Ｒ2 ）での消費電流が抑えられ、低消費電力化が図
れる。請求項３および請求項４記載の構成によれば、第
１ないし第４の電界効果トランジスタ（Ｑ1 〜Ｑ4 ）の
ドレイン電圧が第１および第２の外部電圧制御端子（Ｓ
Ｗ1 ，ＳＷ2 ）の電圧より小さくなり、第１ないし第４
の電界効果トランジスタ（Ｑ1 〜Ｑ4 ）のゲート電位が
順方向電圧状態となるため、第１ないし第４の電界効果
トランジスタ（Ｑ1 〜Ｑ4 ）のオン抵抗の値を小さくで
き、高周波ロスが低減される。
【００２２】請求項５記載の構成によれば、第１ないし
第４の電界効果トランジスタ（Ｑ1〜Ｑ4 ）からなるダ
ブルバランス差動対結合構造の他に、インバータを構成
するソース接地の第５の電界効果トランジスタ（Ｑ5 ）
を設けることで、第１および第２の外部電圧制御端子
（ＳＷ1 ，ＳＷ2 ）を廃止し、第３の外部電圧制御端子
（ＳＷ3 ）の１個のみとでき、端子数を削減できる。
第４の電界効果トランジスタ（Ｑ1〜Ｑ4 ）からなるダ
ブルバランス差動対結合構造の他に、インバータを構成
するソース接地の第５の電界効果トランジスタ（Ｑ5 ）
を設けることで、第１および第２の外部電圧制御端子
（ＳＷ1 ，ＳＷ2 ）を廃止し、第３の外部電圧制御端子
（ＳＷ3 ）の１個のみとでき、端子数を削減できる。
【００２３】ダブルバランス差動対結合構造の分離特性
は構成される電界効果トランジスタの分離特性が反映さ
れることから、請求項６記載の構成によれば、デュアル
ゲート型の電界効果トランジスタの分離特性の良さをダ
ブルバランス差動対結合構造の分離特性に反映させるこ
とができ、入出力の分離特性は良好な特性となる。
は構成される電界効果トランジスタの分離特性が反映さ
れることから、請求項６記載の構成によれば、デュアル
ゲート型の電界効果トランジスタの分離特性の良さをダ
ブルバランス差動対結合構造の分離特性に反映させるこ
とができ、入出力の分離特性は良好な特性となる。
【００２４】
【実施例】以下、この発明の実施例を図面を参照しなが
ら説明する。図１にこの発明の第１の実施例のスイッチ
装置の回路図を示す（請求項１，２に対応する）。この
スイッチ装置は、図１に示すように、ＧａＡｓ基板上に
４個のＭＥＳＦＥＴＱ1 〜Ｑ4 をダブルバランス差動対
結合構造（例えば特願昭６０−２１７０４９号参照）に
抵抗素子Ｒ1 〜Ｒ5 と容量素子Ｃ1 〜Ｃ6 を配線したも
ので、図２の平面配置図のように、１チップ上にモノリ
シック集積化したものである。
ら説明する。図１にこの発明の第１の実施例のスイッチ
装置の回路図を示す（請求項１，２に対応する）。この
スイッチ装置は、図１に示すように、ＧａＡｓ基板上に
４個のＭＥＳＦＥＴＱ1 〜Ｑ4 をダブルバランス差動対
結合構造（例えば特願昭６０−２１７０４９号参照）に
抵抗素子Ｒ1 〜Ｒ5 と容量素子Ｃ1 〜Ｃ6 を配線したも
ので、図２の平面配置図のように、１チップ上にモノリ
シック集積化したものである。
【００２５】つまり、このスイッチ装置は、第１および
第２のＭＥＳＦＥＴＱ1 ，Ｑ2 のソース端子どうしを共
通接続し、第３および第４のＭＥＳＦＥＴＱ3 ，Ｑ4 の
ソース端子どうしを共通接続し、第１および第３のＭＥ
ＳＦＥＴＱ1 ，Ｑ3 のドレイン端子どうしを共通接続
し、第２および第４のＭＥＳＦＥＴＱ2 ，Ｑ4 のドレイ
ン端子どうしを共通接続し、第１および第４のＭＥＳＦ
ＥＴＱ1 ，Ｑ4 のゲート端子どうしを共通接続し、第２
および第３のＭＥＳＦＥＴＱ2 ，Ｑ3 のゲート端子どう
しを共通接続している。
第２のＭＥＳＦＥＴＱ1 ，Ｑ2 のソース端子どうしを共
通接続し、第３および第４のＭＥＳＦＥＴＱ3 ，Ｑ4 の
ソース端子どうしを共通接続し、第１および第３のＭＥ
ＳＦＥＴＱ1 ，Ｑ3 のドレイン端子どうしを共通接続
し、第２および第４のＭＥＳＦＥＴＱ2 ，Ｑ4 のドレイ
ン端子どうしを共通接続し、第１および第４のＭＥＳＦ
ＥＴＱ1 ，Ｑ4 のゲート端子どうしを共通接続し、第２
および第３のＭＥＳＦＥＴＱ2 ，Ｑ3 のゲート端子どう
しを共通接続している。
【００２６】そして、第１および第２のＭＥＳＦＥＴＱ
1 ，Ｑ2 の共通接続したソース端子に外部電圧印加端子
ＶD を設け、第３および第４のＭＥＳＦＥＴＱ3 ，Ｑ4
の共通接続したソース端子に第１の容量素子Ｃ1 を介し
て高周波入力端子ＲＦＩＮを設け、外部電圧印加端子Ｖ
D とグラウンドとの間に第２の容量素子Ｃ2 を接続し、
第１および第３のＭＥＳＦＥＴＱ1 ，Ｑ3 の共通接続し
たドレイン端子に第３の容量素子Ｃ3 を介して第１の高
周波出力端子ＯＵＴ1 を設け、第２および第４のＭＥＳ
ＦＥＴＱ2 ，Ｑ4 の共通接続したドレイン端子に第４の
容量素子Ｃ4 を介して第２の高周波出力端子ＯＵＴ2 を
設けている。
1 ，Ｑ2 の共通接続したソース端子に外部電圧印加端子
ＶD を設け、第３および第４のＭＥＳＦＥＴＱ3 ，Ｑ4
の共通接続したソース端子に第１の容量素子Ｃ1 を介し
て高周波入力端子ＲＦＩＮを設け、外部電圧印加端子Ｖ
D とグラウンドとの間に第２の容量素子Ｃ2 を接続し、
第１および第３のＭＥＳＦＥＴＱ1 ，Ｑ3 の共通接続し
たドレイン端子に第３の容量素子Ｃ3 を介して第１の高
周波出力端子ＯＵＴ1 を設け、第２および第４のＭＥＳ
ＦＥＴＱ2 ，Ｑ4 の共通接続したドレイン端子に第４の
容量素子Ｃ4 を介して第２の高周波出力端子ＯＵＴ2 を
設けている。
【００２７】また、第１および第２のＭＥＳＦＥＴ
Ｑ1 ，Ｑ2 の共通接続したソース端子と第１および第３
のＭＥＳＦＥＴＱ1 ，Ｑ3 の共通接続したドレイン端子
との間に第１の抵抗素子Ｒ1 を接続し、第３および第４
のＭＥＳＦＥＴＱ3 ，Ｑ4 の共通接続したソース端子と
第２および第４のＭＥＳＦＥＴＱ2 ，Ｑ4 の共通接続し
たドレイン端子との間に第２の抵抗素子Ｒ2 を接続し、
第１および第２のＭＥＳＦＥＴＱ1 ，Ｑ2 の共通接続し
たソース端子と第３および第４のＭＥＳＦＥＴＱ3，Ｑ
4 の共通接続したソース端子との間に第３の抵抗素子Ｒ
3 を接続している。
Ｑ1 ，Ｑ2 の共通接続したソース端子と第１および第３
のＭＥＳＦＥＴＱ1 ，Ｑ3 の共通接続したドレイン端子
との間に第１の抵抗素子Ｒ1 を接続し、第３および第４
のＭＥＳＦＥＴＱ3 ，Ｑ4 の共通接続したソース端子と
第２および第４のＭＥＳＦＥＴＱ2 ，Ｑ4 の共通接続し
たドレイン端子との間に第２の抵抗素子Ｒ2 を接続し、
第１および第２のＭＥＳＦＥＴＱ1 ，Ｑ2 の共通接続し
たソース端子と第３および第４のＭＥＳＦＥＴＱ3，Ｑ
4 の共通接続したソース端子との間に第３の抵抗素子Ｒ
3 を接続している。
【００２８】また、第１および第４のＭＥＳＦＥＴ
Ｑ1 ，Ｑ4 の共通接続したゲート端子に第４の抵抗素子
Ｒ4 を介して第１の外部電圧制御端子ＳＷ1 を設け、第
２および第３のＭＥＳＦＥＴＱ2 ，Ｑ3 の共通接続した
ゲート端子に第５の抵抗素子Ｒ5を介して第２の外部電
圧制御端子ＳＷ2 を設け、第１の外部電圧制御端子ＳＷ
1とグラウンドとの間に第５の容量素子Ｃ5 を接続し、
第２の外部電圧制御端子ＳＷ2 とグラウンドとの間に第
６の容量素子Ｃ6 を接続している。
Ｑ1 ，Ｑ4 の共通接続したゲート端子に第４の抵抗素子
Ｒ4 を介して第１の外部電圧制御端子ＳＷ1 を設け、第
２および第３のＭＥＳＦＥＴＱ2 ，Ｑ3 の共通接続した
ゲート端子に第５の抵抗素子Ｒ5を介して第２の外部電
圧制御端子ＳＷ2 を設け、第１の外部電圧制御端子ＳＷ
1とグラウンドとの間に第５の容量素子Ｃ5 を接続し、
第２の外部電圧制御端子ＳＷ2 とグラウンドとの間に第
６の容量素子Ｃ6 を接続している。
【００２９】つまり、この実施例のスイッチ装置では、
ダブルバランス差動対結合構造の第１ないし第４のＭＥ
ＳＦＥＴＱ1 〜Ｑ4 のオフ時のゲート電圧を正電圧制御
するため、第１および第２のＭＥＳＦＥＴＱ1 ，Ｑ2 の
ソース端子を外部電圧印加端子ＶD に接続し、第３およ
び第４のＭＥＳＦＥＴＱ3 ，Ｑ4 のソース端子を第３の
抵抗素子Ｒ3 を介して第１および第２のＭＥＳＦＥＴＱ
1 ，Ｑ2 のソース端子に接続することで、第１ないし第
４のＭＥＳＦＥＴＱ1 〜Ｑ4 のソース端子の電位を外部
電圧印加端子ＶD に加えられる正電圧に応じた正電位と
し、さらに第１および第３のＭＥＳＦＥＴＱ1 ，Ｑ3 の
ドレイン端子を第１の抵抗素子Ｒ1 を介して第１および
第２のＭＥＳＦＥＴＱ1 ，Ｑ2 のソース端子に接続する
ことで、第１および第３のＭＥＳＦＥＴＱ1 ，Ｑ3 のド
レイン端子も外部電圧印加端子Ｖ D に加えられる正電圧
に応じた正電位とし、同様に第２および第４のＭＥＳＦ
ＥＴＱ2 ，Ｑ4 のドレイン端子を第２の抵抗素子Ｒ2 を
介して第３および第４のＭＥＳＦＥＴＱ3 ，Ｑ4 のソー
ス端子に接続することで、第２および第４のＭＥＳＦＥ
ＴＱ2 ，Ｑ4 のドレイン端子も外部電圧印加端子ＶD に
加えられる正電圧に応じた正電位とし、高周波入力端子
ＲＦＩＮと第１および第２の高周波出力端子ＯＵＴ1 ，
ＯＵＴ2 は、第１ないし第４のＭＥＳＦＥＴとの間に直
流カットのために第１，第３および第４の容量素子
Ｃ1 ，Ｃ3 ，Ｃ4 を介挿し、さらに高周波パスのための
第２の容量素子Ｃ2 を設けている。
ダブルバランス差動対結合構造の第１ないし第４のＭＥ
ＳＦＥＴＱ1 〜Ｑ4 のオフ時のゲート電圧を正電圧制御
するため、第１および第２のＭＥＳＦＥＴＱ1 ，Ｑ2 の
ソース端子を外部電圧印加端子ＶD に接続し、第３およ
び第４のＭＥＳＦＥＴＱ3 ，Ｑ4 のソース端子を第３の
抵抗素子Ｒ3 を介して第１および第２のＭＥＳＦＥＴＱ
1 ，Ｑ2 のソース端子に接続することで、第１ないし第
４のＭＥＳＦＥＴＱ1 〜Ｑ4 のソース端子の電位を外部
電圧印加端子ＶD に加えられる正電圧に応じた正電位と
し、さらに第１および第３のＭＥＳＦＥＴＱ1 ，Ｑ3 の
ドレイン端子を第１の抵抗素子Ｒ1 を介して第１および
第２のＭＥＳＦＥＴＱ1 ，Ｑ2 のソース端子に接続する
ことで、第１および第３のＭＥＳＦＥＴＱ1 ，Ｑ3 のド
レイン端子も外部電圧印加端子Ｖ D に加えられる正電圧
に応じた正電位とし、同様に第２および第４のＭＥＳＦ
ＥＴＱ2 ，Ｑ4 のドレイン端子を第２の抵抗素子Ｒ2 を
介して第３および第４のＭＥＳＦＥＴＱ3 ，Ｑ4 のソー
ス端子に接続することで、第２および第４のＭＥＳＦＥ
ＴＱ2 ，Ｑ4 のドレイン端子も外部電圧印加端子ＶD に
加えられる正電圧に応じた正電位とし、高周波入力端子
ＲＦＩＮと第１および第２の高周波出力端子ＯＵＴ1 ，
ＯＵＴ2 は、第１ないし第４のＭＥＳＦＥＴとの間に直
流カットのために第１，第３および第４の容量素子
Ｃ1 ，Ｃ3 ，Ｃ4 を介挿し、さらに高周波パスのための
第２の容量素子Ｃ2 を設けている。
【００３０】図２にこの第１の実施例のスイッチ装置の
平面配置図を示す。図２に示すスイッチ装置の平面配置
図において、第１ないし第４のＭＥＳＦＥＴＱ1 〜Ｑ4
のゲート長およびゲート幅は、第２および第４のＭＥＳ
ＦＥＴＱ2 ，Ｑ4 のそれぞれが１μｍ，１０００μｍで
ある。また、第１および第３のＭＥＳＦＥＴＱ1 ，Ｑ 3
のそれぞれが１μｍ，３００μｍである。
平面配置図を示す。図２に示すスイッチ装置の平面配置
図において、第１ないし第４のＭＥＳＦＥＴＱ1 〜Ｑ4
のゲート長およびゲート幅は、第２および第４のＭＥＳ
ＦＥＴＱ2 ，Ｑ4 のそれぞれが１μｍ，１０００μｍで
ある。また、第１および第３のＭＥＳＦＥＴＱ1 ，Ｑ 3
のそれぞれが１μｍ，３００μｍである。
【００３１】また、図２において、活性層１は、半絶縁
性基板にＳｉイオンを注入して形成した。ゲート電極２
の材料はＴｉ／Ａｌである。ソースおよびドレインのオ
ーミック電極３の材料はＡｕＧｅ／Ｎｉ／Ａｕであり、
金メッキを主材料とする配線材４で回路結線を行った。
この実施例では、図１および図２に示したスイッチ装置
を図３（ａ），（ｂ）の平面図および正面図に示すよう
な対称性のよい６ピンのプラスチックパッケージ９に封
入した。プラスチックパッケージ１１に設けられた各ピ
ン５〜１０はそれぞれ外部電圧印加端子ＶD （高周波入
力端子ＲＦＩＮに共用している）、外部電圧制御端子Ｓ
Ｗ1 、外部電圧制御端子ＳＷ2 、高周波出力端子ＯＵＴ
1 ，高周波出力端子ＯＵＴ2 、接地端子に適宜割り当て
られている。半導体の部分は、プラスチックパッケージ
９内に組み込まれている。なお、低雑音増幅器と一体化
し、よりピン数の多いパッケージに組み入れてもよい。
性基板にＳｉイオンを注入して形成した。ゲート電極２
の材料はＴｉ／Ａｌである。ソースおよびドレインのオ
ーミック電極３の材料はＡｕＧｅ／Ｎｉ／Ａｕであり、
金メッキを主材料とする配線材４で回路結線を行った。
この実施例では、図１および図２に示したスイッチ装置
を図３（ａ），（ｂ）の平面図および正面図に示すよう
な対称性のよい６ピンのプラスチックパッケージ９に封
入した。プラスチックパッケージ１１に設けられた各ピ
ン５〜１０はそれぞれ外部電圧印加端子ＶD （高周波入
力端子ＲＦＩＮに共用している）、外部電圧制御端子Ｓ
Ｗ1 、外部電圧制御端子ＳＷ2 、高周波出力端子ＯＵＴ
1 ，高周波出力端子ＯＵＴ2 、接地端子に適宜割り当て
られている。半導体の部分は、プラスチックパッケージ
９内に組み込まれている。なお、低雑音増幅器と一体化
し、よりピン数の多いパッケージに組み入れてもよい。
【００３２】従来例の図１１のスイッチ装置と合わせて
外部電圧印加端子ＶD に加える電圧を３Ｖにし、外部電
圧制御端子ＳＷ2 の電圧を０Ｖに固定し、外部電圧制御
端子ＳＷ1 の電圧を変化させてスイッチ装置に切換動作
をさせる際の特性図を図４に示す。図４中のＳ21は、Ｓ
パラメータで入力から出力への順方向伝達特性を示すも
ので、実線は従来例の特性を示し、破線は実施例の特性
を示している。図４から、この実施例によれば、正電圧
の単一電源動作となることが明らかである。
外部電圧印加端子ＶD に加える電圧を３Ｖにし、外部電
圧制御端子ＳＷ2 の電圧を０Ｖに固定し、外部電圧制御
端子ＳＷ1 の電圧を変化させてスイッチ装置に切換動作
をさせる際の特性図を図４に示す。図４中のＳ21は、Ｓ
パラメータで入力から出力への順方向伝達特性を示すも
ので、実線は従来例の特性を示し、破線は実施例の特性
を示している。図４から、この実施例によれば、正電圧
の単一電源動作となることが明らかである。
【００３３】つぎに、第１の抵抗素子Ｒ1 の抵抗値と消
費電力およびＳ21の関係を調べた結果を図５に示す。こ
のときの条件は、外部電圧印加端子ＶD の電圧を３Ｖと
し、外部電圧制御端子ＳＷ1 の電圧を３Ｖとし、外部電
圧制御端子ＳＷ2 の電圧を０Ｖとしている。図５からわ
かるように、高周波出力端子ＯＵＴ1 と高周波入力端子
ＲＦＩＮとの間に流れる電流Ｉddが、第１の抵抗素子Ｒ
1 が１ＫΩ以下だと１ｍＡ以上の電流値となり、入出力
間のロスが発生し、Ｓ21特性も悪化し、１ＫΩ以上にす
ることにより消費電力およびＳ21特性ともに良好な特性
が得られる。第２の抵抗素子Ｒ2 についても同様であ
る。
費電力およびＳ21の関係を調べた結果を図５に示す。こ
のときの条件は、外部電圧印加端子ＶD の電圧を３Ｖと
し、外部電圧制御端子ＳＷ1 の電圧を３Ｖとし、外部電
圧制御端子ＳＷ2 の電圧を０Ｖとしている。図５からわ
かるように、高周波出力端子ＯＵＴ1 と高周波入力端子
ＲＦＩＮとの間に流れる電流Ｉddが、第１の抵抗素子Ｒ
1 が１ＫΩ以下だと１ｍＡ以上の電流値となり、入出力
間のロスが発生し、Ｓ21特性も悪化し、１ＫΩ以上にす
ることにより消費電力およびＳ21特性ともに良好な特性
が得られる。第２の抵抗素子Ｒ2 についても同様であ
る。
【００３４】このように、第１および第２の抵抗素子Ｒ
1 ，Ｒ2 の抵抗値を１ＫΩ以上にすると、第１および第
２の抵抗素子Ｒ1 ，Ｒ2 での高周波ロスが低減され、同
時に第１および第２の抵抗素子Ｒ1 ，Ｒ2 での消費電流
が抑えられ、低消費電力化が図れる。外部電圧印加端子
ＶD の電圧値を固定し、Ｓ21の外部電圧制御端子ＳＷ
1 ，ＳＷ2 に加える電圧に対する電圧依存性値を調べた
結果を図６に示す。このときの条件は、外部電圧印加端
子ＶD の電圧を３Ｖとし、外部電圧制御端子ＳＷ2 の電
圧を０Ｖとしている。図６からわかるように、外部電圧
印加端子ＶD の電圧値を外部電圧制御端子ＳＷ1 （ＳＷ
2 ）の電圧より小さくすることで良好なＳ21が得られ
た。なお、外部電圧制御端子ＳＷ1 の電圧を０Ｖとして
いる場合には、外部電圧印加端子ＶD の電圧値を外部電
圧制御端子ＳＷ2 の電圧より小さくすることで良好なＳ
21が得られるのは、上記と同様である。
1 ，Ｒ2 の抵抗値を１ＫΩ以上にすると、第１および第
２の抵抗素子Ｒ1 ，Ｒ2 での高周波ロスが低減され、同
時に第１および第２の抵抗素子Ｒ1 ，Ｒ2 での消費電流
が抑えられ、低消費電力化が図れる。外部電圧印加端子
ＶD の電圧値を固定し、Ｓ21の外部電圧制御端子ＳＷ
1 ，ＳＷ2 に加える電圧に対する電圧依存性値を調べた
結果を図６に示す。このときの条件は、外部電圧印加端
子ＶD の電圧を３Ｖとし、外部電圧制御端子ＳＷ2 の電
圧を０Ｖとしている。図６からわかるように、外部電圧
印加端子ＶD の電圧値を外部電圧制御端子ＳＷ1 （ＳＷ
2 ）の電圧より小さくすることで良好なＳ21が得られ
た。なお、外部電圧制御端子ＳＷ1 の電圧を０Ｖとして
いる場合には、外部電圧印加端子ＶD の電圧値を外部電
圧制御端子ＳＷ2 の電圧より小さくすることで良好なＳ
21が得られるのは、上記と同様である。
【００３５】これは、外部電圧印加端子ＶD の電圧を外
部電圧制御端子ＳＷ1 ，ＳＷ2 の電圧より小さくするこ
とで、ＭＥＳＦＥＴＱ1 〜Ｑ4 のゲートバイアスが、順
方向状態になってオン抵抗が小さくなるためである。こ
のように構成すると、第１ないし第４のＭＥＳＦＥＴＱ
1 〜Ｑ4 のゲート電位が順方向電圧状態となるため、第
１ないし第４のＭＥＳＦＥＴＱ1 〜Ｑ4 のオン抵抗の値
を小さくでき、高周波ロスが低減される。
部電圧制御端子ＳＷ1 ，ＳＷ2 の電圧より小さくするこ
とで、ＭＥＳＦＥＴＱ1 〜Ｑ4 のゲートバイアスが、順
方向状態になってオン抵抗が小さくなるためである。こ
のように構成すると、第１ないし第４のＭＥＳＦＥＴＱ
1 〜Ｑ4 のゲート電位が順方向電圧状態となるため、第
１ないし第４のＭＥＳＦＥＴＱ1 〜Ｑ4 のオン抵抗の値
を小さくでき、高周波ロスが低減される。
【００３６】図７にこの発明の第２の実施例のスイッチ
装置の要部回路図を示す（請求項３，４に対応する）。
このスイッチ装置は、図７に示すように、第１および第
２のＭＥＳＦＥＴＱ1，Ｑ2 の各ソース端子と外部電圧
印加端子ＶD との間に、外部電圧印加端子ＶDおよびグ
ラウンド間の電圧を分割して第１および第２のＭＥＳＦ
ＥＴＱ1 ，Ｑ2の各ソース端子に加える電圧分割用抵抗
素子ＲA ，ＲB を介在させ、外部電圧印加端子ＶD の電
圧と同じ電圧を第１および第２の外部電圧制御端子ＳＷ
1 ，ＳＷ 2 への印加電圧として用いたもので、その他の
構成は図１のスイッチ装置と同様である。
装置の要部回路図を示す（請求項３，４に対応する）。
このスイッチ装置は、図７に示すように、第１および第
２のＭＥＳＦＥＴＱ1，Ｑ2 の各ソース端子と外部電圧
印加端子ＶD との間に、外部電圧印加端子ＶDおよびグ
ラウンド間の電圧を分割して第１および第２のＭＥＳＦ
ＥＴＱ1 ，Ｑ2の各ソース端子に加える電圧分割用抵抗
素子ＲA ，ＲB を介在させ、外部電圧印加端子ＶD の電
圧と同じ電圧を第１および第２の外部電圧制御端子ＳＷ
1 ，ＳＷ 2 への印加電圧として用いたもので、その他の
構成は図１のスイッチ装置と同様である。
【００３７】この結果、外部電圧印加端子ＶD の電圧を
電圧分割用抵抗素子ＲA ，ＲB で分割された電圧が第１
ないし第４のＭＥＳＦＥＴＱ1 〜Ｑ4 のドレイン端子に
加えられることになる。これにより、第１ないし第４の
ＭＥＳＦＥＴＱ1 〜Ｑ4 のドレイン端子を外部電圧制御
端子ＳＷ1 ，ＳＷ2 に加える電圧より小さくし、従来例
のＳ21特性より良好な特性を得ることができた。
電圧分割用抵抗素子ＲA ，ＲB で分割された電圧が第１
ないし第４のＭＥＳＦＥＴＱ1 〜Ｑ4 のドレイン端子に
加えられることになる。これにより、第１ないし第４の
ＭＥＳＦＥＴＱ1 〜Ｑ4 のドレイン端子を外部電圧制御
端子ＳＷ1 ，ＳＷ2 に加える電圧より小さくし、従来例
のＳ21特性より良好な特性を得ることができた。
【００３８】この実施例によれば、第１ないし第４のＭ
ＥＳＦＥＴＱ1 〜Ｑ4 のドレイン電圧が第１および第２
の外部電圧制御端子ＳＷ1 ，ＳＷ2 の電圧より小さくな
り、第１ないし第４のＭＥＳＦＥＴＱ1 〜Ｑ4 のゲート
電位が順方向電圧状態となるため、第１ないし第４のＭ
ＥＳＦＥＴＱ1 〜Ｑ4 のオン抵抗の値を小さくでき、高
周波ロスが低減される。
ＥＳＦＥＴＱ1 〜Ｑ4 のドレイン電圧が第１および第２
の外部電圧制御端子ＳＷ1 ，ＳＷ2 の電圧より小さくな
り、第１ないし第４のＭＥＳＦＥＴＱ1 〜Ｑ4 のゲート
電位が順方向電圧状態となるため、第１ないし第４のＭ
ＥＳＦＥＴＱ1 〜Ｑ4 のオン抵抗の値を小さくでき、高
周波ロスが低減される。
【００３９】図８にこの発明の第３の実施例のスイッチ
装置の要部回路図を示す（請求項５に対応する。さて、
いままで述べたスイッチ装置の電圧制御は、２電源の方
式であるが、図８に示すように、第１および第４のＭＥ
ＳＦＥＴＱ1 ，Ｑ4 の共通接続したゲート端子にインバ
ータを構成するソース接地の第５のＭＥＳＦＥＴＱ5 の
ゲート端子を接続し、第２および第３のＭＥＳＦＥＴＱ
2 ，Ｑ3 の共通接続したゲート端子に第５のＭＥＳＦＥ
ＴＱ5 のドレイン端子を接続し、第５のＭＥＳＦＥＴＱ
5のゲート端子に第３の外部電圧制御端子ＳＷ3 を設
け、第１および第２の外部電圧制御端子ＳＷ1 ，ＳＷ2
を廃止したもので、その他の構成は図１のスイッチ装置
と同様である。
装置の要部回路図を示す（請求項５に対応する。さて、
いままで述べたスイッチ装置の電圧制御は、２電源の方
式であるが、図８に示すように、第１および第４のＭＥ
ＳＦＥＴＱ1 ，Ｑ4 の共通接続したゲート端子にインバ
ータを構成するソース接地の第５のＭＥＳＦＥＴＱ5 の
ゲート端子を接続し、第２および第３のＭＥＳＦＥＴＱ
2 ，Ｑ3 の共通接続したゲート端子に第５のＭＥＳＦＥ
ＴＱ5 のドレイン端子を接続し、第５のＭＥＳＦＥＴＱ
5のゲート端子に第３の外部電圧制御端子ＳＷ3 を設
け、第１および第２の外部電圧制御端子ＳＷ1 ，ＳＷ2
を廃止したもので、その他の構成は図１のスイッチ装置
と同様である。
【００４０】このように構成すると、端子数を削減で
き、スイッチ制御の回路部が単一電源で動作が可能とな
る。図９にこの発明の第４の実施例のスイッチ装置の回
路図を示す（請求項６に対応する）。このスイッチ装置
は、図９に示すように、シングルゲート型のＭＥＳＦＥ
ＴＱ 1 〜Ｑ4 に代えて、デュアルゲート型のＭＥＳＦＥ
ＴＱ11〜Ｑ14を用い、第１および第２の外部電圧制御端
子ＳＷ1 ，ＳＷ2 を設けたゲート端子が第１ゲート端子
であり、第２ゲート端子をそれぞれ第１ないし第４のＭ
ＥＳＦＥＴＱ11〜Ｑ14のソース端子と共通接続したもの
で、その他の構成は図１のスイッチ装置と同様である。
き、スイッチ制御の回路部が単一電源で動作が可能とな
る。図９にこの発明の第４の実施例のスイッチ装置の回
路図を示す（請求項６に対応する）。このスイッチ装置
は、図９に示すように、シングルゲート型のＭＥＳＦＥ
ＴＱ 1 〜Ｑ4 に代えて、デュアルゲート型のＭＥＳＦＥ
ＴＱ11〜Ｑ14を用い、第１および第２の外部電圧制御端
子ＳＷ1 ，ＳＷ2 を設けたゲート端子が第１ゲート端子
であり、第２ゲート端子をそれぞれ第１ないし第４のＭ
ＥＳＦＥＴＱ11〜Ｑ14のソース端子と共通接続したもの
で、その他の構成は図１のスイッチ装置と同様である。
【００４１】この実施例では、第１ないし第４のＭＥＳ
ＦＥＴＱ11〜Ｑ14の第２ゲートをソース端子と共通にし
たことで、第２ゲートを高周波的に接地することによ
り、帰還容量が低減し、出力から入力への逆方向アイソ
レーションを持たせることができる。図１０に図９のス
イッチ装置と従来のスイッチ装置での比較を行う。ここ
で、逆方向アイソレーションとしてＳ12（Ｓパラメー
タ）を用いた。Ｓ12は、出力から入力の伝達特性を示す
もので、小さいほど良好な特性となる。
ＦＥＴＱ11〜Ｑ14の第２ゲートをソース端子と共通にし
たことで、第２ゲートを高周波的に接地することによ
り、帰還容量が低減し、出力から入力への逆方向アイソ
レーションを持たせることができる。図１０に図９のス
イッチ装置と従来のスイッチ装置での比較を行う。ここ
で、逆方向アイソレーションとしてＳ12（Ｓパラメー
タ）を用いた。Ｓ12は、出力から入力の伝達特性を示す
もので、小さいほど良好な特性となる。
【００４２】このように構成した結果、デュアルゲート
型の電界効果トランジスタの分離特性の良さをダブルバ
ランス差動対結合構造の分離特性に反映させることがで
き、入出力の分離特性は良好な特性となる。なお、上記
各実施例では、４個のＭＥＳＦＥＴからなるダブルバラ
ンス差動対構造のスイッチ装置において、ＭＥＳＦＥＴ
のドレイン端子に２個の高周波出力端子を設け、ソース
端子に１個の高周波入力端子を設けたが、これとは逆に
ドレイン端子に２個の高周波入力端子を設け、ソース端
子に１個の高周波出力端子を設ける構成でもよい。つま
り、図１のスイッチ装置における高周波信号の入力端子
と出力端子とを逆にしてもよい。
型の電界効果トランジスタの分離特性の良さをダブルバ
ランス差動対結合構造の分離特性に反映させることがで
き、入出力の分離特性は良好な特性となる。なお、上記
各実施例では、４個のＭＥＳＦＥＴからなるダブルバラ
ンス差動対構造のスイッチ装置において、ＭＥＳＦＥＴ
のドレイン端子に２個の高周波出力端子を設け、ソース
端子に１個の高周波入力端子を設けたが、これとは逆に
ドレイン端子に２個の高周波入力端子を設け、ソース端
子に１個の高周波出力端子を設ける構成でもよい。つま
り、図１のスイッチ装置における高周波信号の入力端子
と出力端子とを逆にしてもよい。
【００４３】
【発明の効果】以上説明してきたように、この発明のス
イッチ装置では従来の回路に比べ、セットの小型化、雑
音特性の向上の効果が得られる。請求項１記載のスイッ
チ装置によれば、ダブルバランス差動対結合構造におい
て第１ないし第４の電界効果トランジスタのソース端子
をドレイン端子と同電位にし、第１ないし第４の電界効
果トランジスタのドレイン端子を第３および第４の容量
素子を介して高周波出力（入力）端子にすることで、第
１ないし第４の電界効果トランジスタは、ドレイン電圧
を中心に動作することになり、ゲート端子に入力される
第１および第２の外部電圧制御端子の電圧が０のときに
オフとなり、ドレイン電圧に近い正電圧のときにオンと
なる。この結果、このスイッチ装置は、正電圧の単一電
源動作となり、セット周辺回路の簡素化を図れる。
イッチ装置では従来の回路に比べ、セットの小型化、雑
音特性の向上の効果が得られる。請求項１記載のスイッ
チ装置によれば、ダブルバランス差動対結合構造におい
て第１ないし第４の電界効果トランジスタのソース端子
をドレイン端子と同電位にし、第１ないし第４の電界効
果トランジスタのドレイン端子を第３および第４の容量
素子を介して高周波出力（入力）端子にすることで、第
１ないし第４の電界効果トランジスタは、ドレイン電圧
を中心に動作することになり、ゲート端子に入力される
第１および第２の外部電圧制御端子の電圧が０のときに
オフとなり、ドレイン電圧に近い正電圧のときにオンと
なる。この結果、このスイッチ装置は、正電圧の単一電
源動作となり、セット周辺回路の簡素化を図れる。
【００４４】請求項２記載のスイッチ装置によれば、電
位固定用の第１および第２の抵抗素子での高周波ロスが
低減され、伝達特性は良好特性となり、セット雑音特性
が良好となる。また、第１および第２の抵抗素子での消
費電力が抑えられ、セットでの低消費電力化を実現でき
る。請求項３および請求項４記載のスイッチ装置によれ
ば、第１ないし第４の電界効果トランジスタのオン抵抗
の値を小さくでき、高周波ロスが低減され伝達特性が良
好特性となり、セット雑音特性が良好となる。
位固定用の第１および第２の抵抗素子での高周波ロスが
低減され、伝達特性は良好特性となり、セット雑音特性
が良好となる。また、第１および第２の抵抗素子での消
費電力が抑えられ、セットでの低消費電力化を実現でき
る。請求項３および請求項４記載のスイッチ装置によれ
ば、第１ないし第４の電界効果トランジスタのオン抵抗
の値を小さくでき、高周波ロスが低減され伝達特性が良
好特性となり、セット雑音特性が良好となる。
【００４５】請求項５記載のスイッチ装置によれば、ダ
ブルバランス差動対結合構造の外にインバータとなる第
５の電界効果トランジスタを設けることで、スイッチ制
御のための外部制御電圧は一つでよくなり、外部制御端
子が１端子となり、セット周辺回路の簡素化を図れる。
請求項６記載のスイッチ装置によれば、デュアルゲート
型の電界効果トランジスタの分離特性の良さをダブルバ
ランス差動対結合構造の分離特性に反映させられ、入出
力の分離特性は良好な特性となり、セット雑音特性は良
好となる。
ブルバランス差動対結合構造の外にインバータとなる第
５の電界効果トランジスタを設けることで、スイッチ制
御のための外部制御電圧は一つでよくなり、外部制御端
子が１端子となり、セット周辺回路の簡素化を図れる。
請求項６記載のスイッチ装置によれば、デュアルゲート
型の電界効果トランジスタの分離特性の良さをダブルバ
ランス差動対結合構造の分離特性に反映させられ、入出
力の分離特性は良好な特性となり、セット雑音特性は良
好となる。
【図１】この発明の第１の実施例のスイッチ装置の構成
を示す回路図である。
を示す回路図である。
【図２】同じくこの発明の第１の実施例のスイッチ装置
の構成を示す平面配置図である。
の構成を示す平面配置図である。
【図３】（ａ），（ｂ）は同じくこの発明の第１の実施
例のスイッチ装置に用いたプラスチックパッケージを示
す平面図および正面図である。
例のスイッチ装置に用いたプラスチックパッケージを示
す平面図および正面図である。
【図４】外部電圧印加端子ＶD の電圧を３Ｖにし、外部
制御電圧端子ＳＷ2 の電圧を０Ｖに固定した状態でスイ
ッチ装置を動作させた際のＳ21特性を示す特性図であ
る。
制御電圧端子ＳＷ2 の電圧を０Ｖに固定した状態でスイ
ッチ装置を動作させた際のＳ21特性を示す特性図であ
る。
【図５】従来例と第１の実施例のスイッチ装置のＳ12お
よび消費電流の特性を示す特性図である。
よび消費電流の特性を示す特性図である。
【図６】外部電圧印加端子ＶD の電圧値を固定し、Ｓ21
特性の外部制御電圧端子ＳＷ1，ＳＷ2 の電圧に対する
電圧依存性値を調べた結果を示す特性図である。
特性の外部制御電圧端子ＳＷ1，ＳＷ2 の電圧に対する
電圧依存性値を調べた結果を示す特性図である。
【図７】この発明の第２の実施例のスイッチ装置の構成
を示す要部回路図である。
を示す要部回路図である。
【図８】この発明の第３の実施例のスイッチ装置の構成
を示す要部回路図である。
を示す要部回路図である。
【図９】この発明の第４の実施例のスイッチ装置の構成
を示す回路図である。
を示す回路図である。
【図１０】従来例と第４の実施例のスイッチ装置のＳ12
特性を示す特性図である。
特性を示す特性図である。
【図１１】従来例の構成を示す回路図である。
Ｑ1 第１のＭＥＳＦＥＴ Ｑ2 第２のＭＥＳＦＥＴ Ｑ3 第３のＭＥＳＦＥＴ Ｑ4 第４のＭＥＳＦＥＴ Ｒ1 第１の抵抗素子 Ｒ2 第２の抵抗素子 Ｒ3 第３の抵抗素子 Ｃ1 第１の容量素子 Ｃ2 第２の容量素子 Ｃ3 第３の容量素子 Ｃ4 第４の容量素子 ＯＵＴ1 第１の高周波出力端子 ＯＵＴ2 第２の高周波出力端子 ＳＷ1 第１の外部制御電圧端子 ＳＷ2 第２の外部制御電圧端子 ＲＦＩＮ 高周波入力端子 ＶD 外部電圧印加端子
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−76781（ＪＰ，Ａ) 特開 平４−105417（ＪＰ，Ａ) 特開 平４−346513（ＪＰ，Ａ) 特開 平６−77793（ＪＰ，Ａ) 特開 平５−343970（ＪＰ，Ａ) 特開 平４−10717（ＪＰ，Ａ) 特開 平３−237807（ＪＰ，Ａ) 特開 平５−83145（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 17/00 - 17/70 H01P 1/15 H04B 1/18 - 1/24
Claims (6)
- 【請求項１】 第１の電界効果トランジスタ（Ｑ1 ）
と、 この第１の電界効果トランジスタ（Ｑ1 ）のソース端子
と自己のソース端子を接続した第２の電界効果トランジ
スタ（Ｑ2 ）と、 前記第１の電界効果トランジスタ（Ｑ1 ）のドレイン端
子と自己のドレイン端子を接続し前記第２の電界効果ト
ランジスタ（Ｑ2 ）のゲート端子と自己のゲート端子を
接続した第３の電界効果トランジスタ（Ｑ3 ）と、 前記第１の電界効果トランジスタ（Ｑ1 ）のゲート端子
に自己のゲート端子を接続し前記第２の電界効果トラン
ジスタ（Ｑ2 ）のドレイン端子に自己のドレイン端子を
接続し前記第３の電界効果トランジスタ（Ｑ3 ）のソー
ス端子に自己のソース端子を接続した第４の電界効果ト
ランジスタ（Ｑ4 ）と、 前記第１および第２の電界効果トランジスタ（Ｑ1 ，Ｑ
2 ）の共通接続したソース端子に設けた外部電圧印加端
子（ＶD ）と、 前記第３および第４の電界効果トランジスタ（Ｑ3 ，Ｑ
4 ）の共通接続したソース端子に第１の容量素子
（Ｃ1 ）を介して設けた高周波入力（出力）端子（ＲＦ
ＩＮ）と、 前記外部電圧印加端子（ＶD ）とグラウンドとの間に接
続した第２の容量素子（Ｃ2 ）と、 前記第１および第３の電界効果トランジスタ（Ｑ1 ，Ｑ
3 ）の共通接続したドレイン端子に第３の容量素子（Ｃ
3 ）を介して設けた第１の高周波出力（入力）端子（Ｏ
ＵＴ1 ）と、 前記第２および第４の電界効果トランジスタ（Ｑ2 ，Ｑ
4 ）の共通接続したドレイン端子に第４の容量素子（Ｃ
4 ）を介して設けた第２の高周波出力（入力）端子（Ｏ
ＵＴ2 ）と、 前記第１および第２の電界効果トランジスタ（Ｑ1 ，Ｑ
2 ）の共通接続したソース端子と前記第１および第３の
電界効果トランジスタ（Ｑ1 ，Ｑ3 ）の共通接続したド
レイン端子との間に接続した第１の抵抗素子（Ｒ1 ）
と、 前記第３および第４の電界効果トランジスタ（Ｑ3 ，Ｑ
4 ）の共通接続したソース端子と第２および第４の電界
効果トランジスタ（Ｑ2 ，Ｑ4 ）の共通接続したドレイ
ン端子との間に接続した第２の抵抗素子（Ｒ2 ）と、 前記第１および第２の電界効果トランジスタ（Ｑ1 ，Ｑ
2 ）の共通接続したソース端子と前記第３および第４の
電界効果トランジスタ（Ｑ3 ，Ｑ4 ）の共通接続したソ
ース端子との間に接続した第３の抵抗素子（Ｒ3 ）と、 前記第１および第４の電界効果トランジスタ（Ｑ1 ，Ｑ
4 ）の共通接続したゲート端子に設けた第１の外部電圧
制御端子（ＳＷ1 ）と、 前記第２および第３の電界効果トランジスタ（Ｑ2 ，Ｑ
3 ）の共通接続したゲート端子に設けた第２の外部電圧
制御端子（ＳＷ2 ）とを備えたスイッチ装置。 - 【請求項２】 第１および第２の抵抗素子（Ｒ1 ，
Ｒ2 ）の抵抗値を各々１ＫΩ以上とした請求項１記載の
スイッチ装置。 - 【請求項３】 外部電圧印加端子（ＶD ）への印加電圧
を、第１および第２の外部電圧制御端子（ＳＷ1 ，ＳＷ
2 ）への印加電圧より小さくした請求項１記載のスイッ
チ装置。 - 【請求項４】 第１および第２の電界効果トランジスタ
（Ｑ1 ，Ｑ2 ）の各ソース端子と外部電圧印加端子（Ｖ
D ）との間に、外部電圧印加端子（ＶD ）およびグラウ
ンド間の電圧を分割して前記第１および第２の電界効果
トランジスタ（Ｑ1 ，Ｑ2 ）の各ソース端子に加える電
圧分割用抵抗素子（ＲA ，ＲB ）を介在させ、前記外部
電圧印加端子（ＶD ）の電圧を第１および第２の外部電
圧制御端子（ＳＷ1 ，ＳＷ2 ）への印加電圧として用い
た請求項１記載のスイッチ装置。 - 【請求項５】 第１および第４の電界効果トランジスタ
（Ｑ1 ，Ｑ4 ）の共通接続したゲート端子にインバータ
を構成するソース接地の第５の電界効果トランジスタ
（Ｑ5 ）のゲート端子を接続し、第２および第３の電界
効果トランジスタ（Ｑ2 ，Ｑ3 ）の共通接続したゲート
端子に前記第５の電界効果トランジスタ（Ｑ5 ）のドレ
イン端子を接続し、前記第５の電界効果トランジスタ
（Ｑ5 ）のゲート端子に第３の外部電圧制御端子（ＳＷ
3 ）を設け、第１および第２の外部電圧制御端子（ＳＷ
1 ，ＳＷ2 ）を廃止した請求項１記載のスイッチ装置。 - 【請求項６】 第１，第２，第３および第４の電界効果
トランジスタ（Ｑ1〜Ｑ4 ）がデュアルゲート型の電界
効果トランジスタであって、第１および第２の外部電圧
制御端子（ＳＷ1 ，ＳＷ2 ）を設けたゲート端子が第１
ゲート端子であり、第２ゲート端子をそれぞれ第１，第
２，第３および第４の電界効果トランジスタ（Ｑ1 〜Ｑ
4 ）のソース端子と共通接続した請求項１記載のスイッ
チ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5210315A JP3071985B2 (ja) | 1993-08-25 | 1993-08-25 | スイッチ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5210315A JP3071985B2 (ja) | 1993-08-25 | 1993-08-25 | スイッチ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0766705A JPH0766705A (ja) | 1995-03-10 |
| JP3071985B2 true JP3071985B2 (ja) | 2000-07-31 |
Family
ID=16587391
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5210315A Expired - Fee Related JP3071985B2 (ja) | 1993-08-25 | 1993-08-25 | スイッチ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3071985B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5903178A (en) * | 1994-12-16 | 1999-05-11 | Matsushita Electronics Corporation | Semiconductor integrated circuit |
| JP4808097B2 (ja) * | 2006-07-07 | 2011-11-02 | 新日本無線株式会社 | 半導体スイッチ集積回路 |
-
1993
- 1993-08-25 JP JP5210315A patent/JP3071985B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0766705A (ja) | 1995-03-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2964975B2 (ja) | 高周波スイッチ回路 | |
| JP3441236B2 (ja) | 半導体集積回路装置 | |
| JP3332194B2 (ja) | スイツチ半導体集積回路及び通信端末装置 | |
| JP3831575B2 (ja) | 化合物半導体スイッチ回路装置 | |
| JP2848502B2 (ja) | マイクロ波半導体スイッチ | |
| US6639446B2 (en) | High linearity, high gain mixer circuit | |
| US5799248A (en) | Quasi-double balanced passive reflection FET mixer | |
| JP3071985B2 (ja) | スイッチ装置 | |
| JP2003536311A (ja) | デュアルバンドｆｅｔミクサ | |
| US6774416B2 (en) | Small area cascode FET structure operating at mm-wave frequencies | |
| JP3702189B2 (ja) | 化合物半導体スイッチ回路装置 | |
| JPH08213893A (ja) | 半導体集積回路 | |
| JP3238616B2 (ja) | 半導体スイッチ回路 | |
| JP3539106B2 (ja) | 高周波用半導体スイッチ回路およびそれを用いた制御方法 | |
| JPH0119761B2 (ja) | ||
| JP3342791B2 (ja) | 高周波単極双投スイッチ | |
| JPH10313259A (ja) | 高周波回路 | |
| JP2002289790A (ja) | 化合物半導体スイッチ回路装置 | |
| JPS5980974A (ja) | 高周波スイツチ | |
| JP3357715B2 (ja) | マイクロ波移相器 | |
| JP2002261593A (ja) | 化合物半導体スイッチ回路装置 | |
| JPS63142716A (ja) | 入力切換回路 | |
| JP3954799B2 (ja) | 化合物半導体スイッチ回路装置 | |
| JP3171915B2 (ja) | モノリシック・マイクロ波移相器 | |
| JPH0722887A (ja) | 電力制御装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |