JPH0680802B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0680802B2 JPH0680802B2 JP23413587A JP23413587A JPH0680802B2 JP H0680802 B2 JPH0680802 B2 JP H0680802B2 JP 23413587 A JP23413587 A JP 23413587A JP 23413587 A JP23413587 A JP 23413587A JP H0680802 B2 JPH0680802 B2 JP H0680802B2
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- JP
- Japan
- Prior art keywords
- electrode
- ohmic
- drain
- gate
- gate electrode
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体基板上にFET（電界効果トランジスタ）
を形成した半導体装置に関する。
を形成した半導体装置に関する。
FETは半導体基板にイオン注入などにより形成した領域
上に、ソース、ドレインおよびゲート電極を形成するこ
とにより得られる。そして、これら電極はフォトリソグ
ラフィ技術によるマスクパターンを介して、正確に位置
決めして形成される。なお、ガリウムヒ素（GaAs）基板
などを用いたMESFETでは、ソースおよびドレイン電極は
オーミック電極であり、ゲート電極はショットキー電極
である。そして、回路が集積化すればする程、この位置
合わせは正確に行なう必要がある。
上に、ソース、ドレインおよびゲート電極を形成するこ
とにより得られる。そして、これら電極はフォトリソグ
ラフィ技術によるマスクパターンを介して、正確に位置
決めして形成される。なお、ガリウムヒ素（GaAs）基板
などを用いたMESFETでは、ソースおよびドレイン電極は
オーミック電極であり、ゲート電極はショットキー電極
である。そして、回路が集積化すればする程、この位置
合わせは正確に行なう必要がある。
しかしながら、ミクロンオーダあるいはサブミクロンオ
ーダの領域で正確なマスクの位置合わせを行なうのは容
易ではなく、現状の技術ではゲート電極形成用のマスク
パターンとオーミック電極（ソースおよびドレイン電
極）形成用のマスクパターンの位置ずれが生じてしま
う。
ーダの領域で正確なマスクの位置合わせを行なうのは容
易ではなく、現状の技術ではゲート電極形成用のマスク
パターンとオーミック電極（ソースおよびドレイン電
極）形成用のマスクパターンの位置ずれが生じてしま
う。
第４図はその位置ずれを説明するための断面図である。
同図（ａ）は理想的な位置合わせが行なわれた状態を示
している。ここで、基板１上のショットキー電極1Gはゲ
ート電極となるものであり、オーミック電極2S,2Dはそ
れぞれソースおよびドレイン電極となるものである。こ
のような半導体装置の製造工程において、マスクパター
ンの位置ずれがあると、ゲート電極1Gとドレイン電極2D
の間隔がｌから（ｌ−Δｌ）に短くなったり（第４図
（ｂ）図示）、あるいはｌから（ｌ＋Δｌ）に長くなっ
たりする（第４図（ｃ）図示）。
同図（ａ）は理想的な位置合わせが行なわれた状態を示
している。ここで、基板１上のショットキー電極1Gはゲ
ート電極となるものであり、オーミック電極2S,2Dはそ
れぞれソースおよびドレイン電極となるものである。こ
のような半導体装置の製造工程において、マスクパター
ンの位置ずれがあると、ゲート電極1Gとドレイン電極2D
の間隔がｌから（ｌ−Δｌ）に短くなったり（第４図
（ｂ）図示）、あるいはｌから（ｌ＋Δｌ）に長くなっ
たりする（第４図（ｃ）図示）。
すると、通常の工程ではオーミック電極のいずれをソー
ス電極とし、いずれをドレイン電極にするかということ
は、回路の設計段階で決っているので、特に第４図
（ｂ）のようにゲート・ドレインの間隔が短くなった時
に下記の問題を生じる。
ス電極とし、いずれをドレイン電極にするかということ
は、回路の設計段階で決っているので、特に第４図
（ｂ）のようにゲート・ドレインの間隔が短くなった時
に下記の問題を生じる。
第１は、ゲート・ドレイン容量Cgdが増大して高周波特
性を劣化させることである。一般に、FETは第５図
（ａ）のようなドレイン・ソース抵抗rdsと、ゲート・
ドレイン容量Cgdと、ゲート・ソース容量Cdsを有してい
るが、このうちゲート・ドレイン容量Cgdはミラー効果
（Miller Effect）によって電流の利得倍になって現
れ、第５図（ｂ）のように、 Cgd｛１＋gm（tdsRd） となる。従って、ゲート・ドレイン容量Cgdがショット
キー電極（ゲート電極）1Gとオーミック電極（ドレイン
電極）2Dの距離に依存することを考慮すると、第４図
（ｂ）においてゲート電極1Gに近いオーミック電極2Dを
ドレインにすることは、特に高速性と高周波特性の大き
な低下をひきおこす。
性を劣化させることである。一般に、FETは第５図
（ａ）のようなドレイン・ソース抵抗rdsと、ゲート・
ドレイン容量Cgdと、ゲート・ソース容量Cdsを有してい
るが、このうちゲート・ドレイン容量Cgdはミラー効果
（Miller Effect）によって電流の利得倍になって現
れ、第５図（ｂ）のように、 Cgd｛１＋gm（tdsRd） となる。従って、ゲート・ドレイン容量Cgdがショット
キー電極（ゲート電極）1Gとオーミック電極（ドレイン
電極）2Dの距離に依存することを考慮すると、第４図
（ｂ）においてゲート電極1Gに近いオーミック電極2Dを
ドレインにすることは、特に高速性と高周波特性の大き
な低下をひきおこす。
第２は、ゲート・ドレイン間における耐圧を低下させる
ことである。特に、第４図（ｂ）の状態において、ゲー
ト電極1Gのドレイン電極2D側の端部もしくはドレイン電
極2Dのゲート電極1G側の端部に突起があるときには、こ
こに電界集中が生じて耐圧低下が著しくなる。この耐圧
の低下は、通常はゲート・ソース間に比べてゲート・ド
レイン間に大きなバイアスが加わるため、トランジスタ
の耐圧を高くする上で重要な問題となる。
ことである。特に、第４図（ｂ）の状態において、ゲー
ト電極1Gのドレイン電極2D側の端部もしくはドレイン電
極2Dのゲート電極1G側の端部に突起があるときには、こ
こに電界集中が生じて耐圧低下が著しくなる。この耐圧
の低下は、通常はゲート・ソース間に比べてゲート・ド
レイン間に大きなバイアスが加わるため、トランジスタ
の耐圧を高くする上で重要な問題となる。
そこで本発明は、マスクパターンの位置ずれにより、ゲ
ート電極に対してソースおよびドレイン電極となるべき
オーミック電極が対称的な位置に形成されない場合で
も、高周波特性や耐圧を低下させたりすることのない半
導体装置を提供することを目的とする。
ート電極に対してソースおよびドレイン電極となるべき
オーミック電極が対称的な位置に形成されない場合で
も、高周波特性や耐圧を低下させたりすることのない半
導体装置を提供することを目的とする。
本発明に係る半導体装置は、一方がドレイン電極とな
り、他方がソース電極となる少なくとも一対のオーミッ
ク電極のそれぞれに、ドレイン電極となるときに用いら
れる回路要素とソース電極となるときに用いられる回路
要素とが、互いに並列に接続されていることを特徴とす
る。
り、他方がソース電極となる少なくとも一対のオーミッ
ク電極のそれぞれに、ドレイン電極となるときに用いら
れる回路要素とソース電極となるときに用いられる回路
要素とが、互いに並列に接続されていることを特徴とす
る。
本発明の構成によれば、一対のオーミック電極にはそれ
ぞれ対称的な回路要素が設けられているので、マスクパ
ターンの位置ずれに合わせてゲート電極から遠い方のオ
ーミック電極をドレイン電極とすることができる。
ぞれ対称的な回路要素が設けられているので、マスクパ
ターンの位置ずれに合わせてゲート電極から遠い方のオ
ーミック電極をドレイン電極とすることができる。
以下、添付図面を参照して本発明の実施例を説明する。
第１図は本発明の基本型を示す回路図である。同図にお
いて、FET1の２つのオーミック電極は、いずれをソース
電極としいずれをドレイン電極とするかが、回路の設計
時には特定されていない。そして、第１のオーミック電
極11側にはドレイン電極となったときの回路要素XD1と
ソース電極となったときの回路要素Xs2とを、あらかじ
め並列に接続しておく。また、第２のオーミック電極12
側にはソース電極となったときの回路要素Xs1とドレイ
ン電極となったときの回路要素XD2とを、あらかじめ並
列接続しておく。
いて、FET1の２つのオーミック電極は、いずれをソース
電極としいずれをドレイン電極とするかが、回路の設計
時には特定されていない。そして、第１のオーミック電
極11側にはドレイン電極となったときの回路要素XD1と
ソース電極となったときの回路要素Xs2とを、あらかじ
め並列に接続しておく。また、第２のオーミック電極12
側にはソース電極となったときの回路要素Xs1とドレイ
ン電極となったときの回路要素XD2とを、あらかじめ並
列接続しておく。
このような回路において、マスクパターンの位置ずれに
より、ゲート電極と第１のオーミック電極11の間隔が長
くなりゲート電極と第２のオーミック電極12の間隔が短
くなったときは、オーミック電極11をドレイン電極とし
て回路要素XD1と回路要素Xs1を選択する。逆に、ゲート
電極と第１のオーミック電極11の間隔が短くなりゲート
電極と第２のオーミック電極12の間隔が長くなったとき
には、オーミック電極12をドレイン電極として回路要素
Xs2と回路要素XD2を選択する。これにより、常にゲート
電極より遠い方のオーミック電極をドレイン電極とする
ことができる。
より、ゲート電極と第１のオーミック電極11の間隔が長
くなりゲート電極と第２のオーミック電極12の間隔が短
くなったときは、オーミック電極11をドレイン電極とし
て回路要素XD1と回路要素Xs1を選択する。逆に、ゲート
電極と第１のオーミック電極11の間隔が短くなりゲート
電極と第２のオーミック電極12の間隔が長くなったとき
には、オーミック電極12をドレイン電極として回路要素
Xs2と回路要素XD2を選択する。これにより、常にゲート
電極より遠い方のオーミック電極をドレイン電極とする
ことができる。
次に、第２図により実施例の構成を具体的に説明する。
同図（ａ）においても、FET1の２つのオーミック電極は
いずれをソース電極としいずれをドレイン電極とするか
は、設計時には定まっていない。そして、第１のオーミ
ック電極11側に抵抗RD1，RS2が並列接続され、第２のオ
ーミック電極12側には抵抗RS1，RD2が並列接続されてい
る。ここで、抵抗RD1とRD2は等価であり、抵抗RS1，RS2
も等価である。この実施例では更に、信号入力側のパッ
ド20の他に、各一対のパッド31,32,41,42,51,52が設け
られている。
いずれをソース電極としいずれをドレイン電極とするか
は、設計時には定まっていない。そして、第１のオーミ
ック電極11側に抵抗RD1，RS2が並列接続され、第２のオ
ーミック電極12側には抵抗RS1，RD2が並列接続されてい
る。ここで、抵抗RD1とRD2は等価であり、抵抗RS1，RS2
も等価である。この実施例では更に、信号入力側のパッ
ド20の他に、各一対のパッド31,32,41,42,51,52が設け
られている。
従って、この実施例では、ゲート電極が第２のオーミッ
ク電極12に近いときにはパッド31および41を外部回路
（図示せず）と接続すればよい。このようにすると、ゲ
ート電極1Gより遠いオーミック電極11がドレイン電極と
なり、パッド51を出力O1として所望の動作を高周波特性
と耐圧を低下させることなく実現できる。また、ゲート
電極が第１のオーミック電極11に近いときには、パッド
32および42を外部回路と接続すればよい。なお、このと
きの出力O2はパッド52から得られることになる。
ク電極12に近いときにはパッド31および41を外部回路
（図示せず）と接続すればよい。このようにすると、ゲ
ート電極1Gより遠いオーミック電極11がドレイン電極と
なり、パッド51を出力O1として所望の動作を高周波特性
と耐圧を低下させることなく実現できる。また、ゲート
電極が第１のオーミック電極11に近いときには、パッド
32および42を外部回路と接続すればよい。なお、このと
きの出力O2はパッド52から得られることになる。
第２図（ｂ）の実施例は、オーミック電極の選択をパッ
ドの選択ではなく、パッドとの間の配線の切断により行
なうものである。すなわち、第１のオーミック電極11側
には抵抗RD1，RS2の一端が並列に接続され、これらの他
端は単一のパッド30に共通接続されている。また、第２
のオーミック電極12側には抵抗RS1，RD2の一端が並列に
接続され、これらの他端は単一のパッド40に共通接続さ
れている。そして、第１のオーミック電極11および第２
のオーミック電極12は出力用のパッド50に共通接続され
ている。従って、この実施例では、ゲート電極が第２の
オーミック電極12に近いときは、パッド30と抵抗RS2の
間、パッド40と抵抗RD2の間およびパッド50と第２のオ
ーミック電極12の間を、例えばレーザービームにより切
断すればよい。また、ゲート電極が第１のオーミック電
極11に近いときには、上記の逆側を切断すればよい。
ドの選択ではなく、パッドとの間の配線の切断により行
なうものである。すなわち、第１のオーミック電極11側
には抵抗RD1，RS2の一端が並列に接続され、これらの他
端は単一のパッド30に共通接続されている。また、第２
のオーミック電極12側には抵抗RS1，RD2の一端が並列に
接続され、これらの他端は単一のパッド40に共通接続さ
れている。そして、第１のオーミック電極11および第２
のオーミック電極12は出力用のパッド50に共通接続され
ている。従って、この実施例では、ゲート電極が第２の
オーミック電極12に近いときは、パッド30と抵抗RS2の
間、パッド40と抵抗RD2の間およびパッド50と第２のオ
ーミック電極12の間を、例えばレーザービームにより切
断すればよい。また、ゲート電極が第１のオーミック電
極11に近いときには、上記の逆側を切断すればよい。
次に、第２図（ａ）の回路を半導体基板上に実現した例
を説明する。
を説明する。
第３図はその斜視図である。図示の通り、抵抗RD1，
RS1，RD2，RS2は半導体基板100にイオン注入により形成
された拡散抵抗により実現され、これらの端部にはオー
ミック電極60が設けられている。また、オーミック電極
11,12は基板100に設けられた不純物領域70上に配設され
ている。そして、上記の各要素は導電層80によって互い
に接続されている。このような半導体装置においては、
ゲート電極1Gと第１のオーミック電極11および第２のオ
ーミック電極12の相対位置に応じて、パッド32,41のい
ずれかを正電源に接続し、パッド31,42のいずれかを負
電源に接続し、パッド51,52のいずれかを出力とすれば
よい。
RS1，RD2，RS2は半導体基板100にイオン注入により形成
された拡散抵抗により実現され、これらの端部にはオー
ミック電極60が設けられている。また、オーミック電極
11,12は基板100に設けられた不純物領域70上に配設され
ている。そして、上記の各要素は導電層80によって互い
に接続されている。このような半導体装置においては、
ゲート電極1Gと第１のオーミック電極11および第２のオ
ーミック電極12の相対位置に応じて、パッド32,41のい
ずれかを正電源に接続し、パッド31,42のいずれかを負
電源に接続し、パッド51,52のいずれかを出力とすれば
よい。
本発明は上記の実施例に限定されるものではなく、種々
の変形が可能である。例えば、半導体基板に複数のトラ
ンジスタを設け、これらを組み合わせてもよい。また、
ゲート電極をショットキー電極としたものにも限られな
い。
の変形が可能である。例えば、半導体基板に複数のトラ
ンジスタを設け、これらを組み合わせてもよい。また、
ゲート電極をショットキー電極としたものにも限られな
い。
以上、詳細に説明した通り、本発明によれば、一対のオ
ーミック電極にはそれぞれ対称的な回路が設けられてい
るので、マスクパターンの位置ずれに合わせてゲート電
極から遠い方のオーミック電極をドレイン電極とするこ
とができる。従って、マスクパターンの位置ずれによ
り、ゲート電極に対してソースおよびドレイン電極とな
るべきオーミック電極が対称的に形成されない場合で
も、高周波特性や耐圧を低下させたりすることがないと
いう効果を奏する。
ーミック電極にはそれぞれ対称的な回路が設けられてい
るので、マスクパターンの位置ずれに合わせてゲート電
極から遠い方のオーミック電極をドレイン電極とするこ
とができる。従って、マスクパターンの位置ずれによ
り、ゲート電極に対してソースおよびドレイン電極とな
るべきオーミック電極が対称的に形成されない場合で
も、高周波特性や耐圧を低下させたりすることがないと
いう効果を奏する。
第１図は本発明の基本型を示す回路図、第２図は本発明
の実施例の回路図、第３図は第２図（ａ）に示す回路を
半導体基板で実現したときの斜視図、第４図はパターン
の位置ずれによる電極ずれを説明するための断面図、第
５図はFETにおける容量および抵抗の説明図である。 11…第１のオーミック電極、12…第２のオーミック電
極、20,30,31,32,40,41,50,51,52…パッド、60…オーミ
ック電極、80…導電層。
の実施例の回路図、第３図は第２図（ａ）に示す回路を
半導体基板で実現したときの斜視図、第４図はパターン
の位置ずれによる電極ずれを説明するための断面図、第
５図はFETにおける容量および抵抗の説明図である。 11…第１のオーミック電極、12…第２のオーミック電
極、20,30,31,32,40,41,50,51,52…パッド、60…オーミ
ック電極、80…導電層。
Claims (2)
- 【請求項１】一方がドレイン電極となり、他方がソース
電極となる少なくとも一対のオーミック電極及びゲート
電極が半導体基板上に形成された電界効果トランジスタ
において、前記一対のオーミック電極のそれぞれには、
前記ドレイン電極となるときに用いられる回路要素と前
記ソース電極となるときに用いられる回路要素とが、互
いに並列に接続されていることを特徴とする電界効果ト
ランジスタ。 - 【請求項２】前記一対のオーミック電極は、前記半導体
基板上に形成されたゲート電極に近い方が前記ソース電
極として用いられ、遠い方が前記ドレイン電極として用
いられることを特徴とする特許請求の範囲第１項記載の
電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23413587A JPH0680802B2 (ja) | 1987-09-18 | 1987-09-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23413587A JPH0680802B2 (ja) | 1987-09-18 | 1987-09-18 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6477178A JPS6477178A (en) | 1989-03-23 |
| JPH0680802B2 true JPH0680802B2 (ja) | 1994-10-12 |
Family
ID=16966184
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23413587A Expired - Lifetime JPH0680802B2 (ja) | 1987-09-18 | 1987-09-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0680802B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3318928B2 (ja) | 1999-04-12 | 2002-08-26 | 日本電気株式会社 | 半導体装置 |
-
1987
- 1987-09-18 JP JP23413587A patent/JPH0680802B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6477178A (en) | 1989-03-23 |
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