JPH04125941A - 電界効果トランジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、高周波用及び高速信号処理用等に利用され、
化合物半導体等で構成される電界効果トランジスタ、特
に利得が向上するように電極パタンの配置を改善した電
界効果トランジスタに関するものである。

（従来の技術） 従来、この種の分野の技術としては、ＧａＡｓＩＣＳｙ
ｍｐｏｓｉｕｍ”Ａ　　２−８　　ＧＨｚ　　２　　Ｗ
ＡＴＴ　　ＭＯＮＯＬＩＴＨＩＣＡＭＰＩＦＩＥＲ”　
（１９８３＞（米）Ｐ、１１５に記載されるものがあっ
た。

上記文献に示されているような数百μｍ〜数ｍｍ程度の
大きいゲート幅を有するＦＥＴは、マイクロ波帯の中電
力、大電力増幅用または高速信号処理回路の最終段出力
用として利用されている。

この様なＦＥＴに用いられる電極配置としては、通常、
第２図のような櫛の歯型が用いられる。

第２図は、従来の第１のＦＥＴの電極配置図である。

このＦＥＴは、フィンガー状のゲート電極１１に接続さ
れたゲート電極パッドｌｌａ、ドレイン電極１２に接続
されたドレイン電極パッド１２ａ、及びソース電極１３
に接続されたソース電極パッド１３ａを備えている。こ
の電極配置の特徴は、ゲート電極パット１１ａ（入力部
）とドレイン電極パッド１２ａ（出力部）とを結ぶ線に
対してゲート電極１１が平行に配置されている点にある
。

この電極配置は、比較的容易にゲート幅の大きいＦＥＴ
を実現できる。しかし、その反面、欠点として、ソース
電極パッド１３ａへのボンディングワイヤとゲート電極
パットｌｌａへのボンディングワイヤが同一方向に張ら
れるいるため、ゲート電極パッドｌｌａへのボンディン
グワイヤ長が長くなってしまう。それを避けるためにソ
ース電極パッドｌｌａへのボンディングワイヤを横向き
に張ればソースインダクタンスが増加する恐れがある。

この欠点は、ＦＥＴを単体として用いずに、半導体集積
回路（ｒＣ）の中で使用する場合にも生ずる。

そこで、この欠点を防ぎ、かつ大きなゲート幅のＦＥＴ
を実現する方法として、上記文献に記載された第３図の
ような電極配置がある。

この電極配置は、ドレイン電極パッド１２ａとゲート電
極パッドＩＬａとを結ぶ線に対して垂直にゲート電極１
１が配置されている。さらに、上記文献より容易に類推
しうる電極配置として、第４図及び第５図に示すような
電極配置がある。これら第３図、第４図、及び第５図の
電極配置では、ソース電極パッド１３ａは横に配置され
ているため、ボンディング上の問題やソースインダクタ
ンス増大の問題が少なく、大きなゲート幅のＦＥＴの電
極配置として適している。また、ゲート電極であるゲー
トフィンガーの数を増加すれば、ゲート抵抗の削減また
は全ゲート幅の増大が実現できる。

（発明が解決しようとする課題） しかしながら、上記構成の電界効果トランジスタにおい
てゲートフィンガー数を増大すると、ゲート電極パッド
ｌｌａとドレイン電極パッド１２ａとの距離が増大する
。そのため、各ゲート電極１１とドレイン電極１２とを
接続する配線部が長くなり、伝送線路としての性格を帯
びてくる。これにより、ゲート電極１１側の伝送線路と
ドレイン電極１２側との間の寄生結合のなめ、出力側の
ドレイン電極１２から入力側のゲート電極１１側へ負帰
還が起こり、周波数帯全域にわたって利得が低下すると
いう問題があった。

本発明は前記従来技術の持っていた課題として、利得が
低下するという点について解決したＦＥＴを提供するも
のである。

（課題を解決するための手段） 本発明は、前記課題を解決するなめに、入力信号を伝送
するゲート伝送線路と、所定の間隔をおき前記ゲート伝
送線路に直交して接続された複数のゲート電極と、前記
各ゲート電極に対向して配置された複数のソース電極と
、前記ゲート電極を介して前記各ソース電極に対向して
それぞれ配置され、前記入力信号に応じた出力信号を出
力する複数のドレイン電極と、前記各ゲート電極に対し
てほぼ直角の方向に配置され、前記各ドレイン電極上の
出力信号を伝送するドレイン伝送線路とを、半導体基板
上に備えた電界効果トランジスタにおいて、次のような
手段を講じたものである。

即ち、前記ゲート伝送線路と前記ドレイン電極との間に
、前記ソース電極と同電位に設定される負帰還防止用の
シールド電極を設けたものである。

（作用） 本発明は、以上のように電界効果トランジスタを構成し
たので、シールド電極は、入力側であるゲート伝送線路
と出力側であるドレイン電極との間の寄生結合を減少さ
せるように働く。これにより、負帰還が減少して利得を
向上させる。したがって、前記課題を解決できるのであ
る。

（実施例） 第１図は、本発明の実施例を示すＦＥＴの電極パターン
の配置の概略の平面図である。

このＦＥＴは、ショットキ接合を利用しなＭＥＳ（Ｍｅ
ｔａｌ　　Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ）型ＦＥＴであ
り、例えばＧａＡｓ　（ガリウム砒素〉等の化合物半導
体からなる基板上に、入力信号Ｉｎを入力するためのゲ
ートパッド５０ａが形成されている。そのゲートパッド
５０ａには入力信号Ｉｎ伝送する金（Ａｕ）等のゲート
伝送線＃Ｉ５０が形成され、ゲート伝送線路５０には、
Ｔ　ｉ　／　Ｐｔ／Ａｕ等からなるゲートフィンガー（
ゲート電極）５１が所定の間隔をおいて８本、直交して
接続されている。各ゲートフィンガー５１のフィンガー
長は、それぞれ２５μｍであり、フィンガー数８本で全
ゲート幅２００μｍに設定されている。

そして、これらゲートパッド５０ａ、ゲート伝送線路５
０及びゲートフィンガー５１で入力部を構成している。

さらに、各ゲートフィンガー５１に対向してＡｕＧｅ／
Ｎｉ／Ａｕ等のソース電極５２がそれぞれ配置され、そ
の各ソース電極５２の先端にはソースパッド５２ａが接
続されている。その上、このソースパッド５２ａが例え
ば図示しないバイアス抵抗等を介して接地されている。

さらに、ゲートフィンガー５１を介して各ソース電極５
２に対向して、ＡｕＧｅ／Ｎｉ／Ａｕ等のドレイン電極
５３がそれぞれ配置されている。

各ドレイン電極５３には、各ゲートフィンガー５１に対
して直角の方向に配置されなＴ　ｉ　／　Ｐ　ｔ／Ａｕ
等のドレイン伝送線路５４が接続され、そのドレイン伝
送線路ら４の先端にはドレインパッド５４ａが接続され
ている。各ドレイン電極５３は出力信号■０を出力する
機能を有し、これらドレイン電極５３、ドレイン伝送線
路５４及びドレインパッド５４ａで出力部を構成してい
る。

また、ソースパッド５２ａ及びソース電極５３を接続す
るソース給電部５２ｂとドレイン伝送線路５４との交差
部５５には、交差による容量増加を最小限に抑えるため
、エアブリッジ配線技術を用いている。そして、入、出
力の共通電極としての各ソース電極５２の一方がソース
パッド５２ａに共通接続され、他方にはゲート伝送線路
５０と各ドレイン電極５３との間に、Ａｕ等からなる負
帰還防止用のシールド電極５６がそれぞれ接続されてい
る。

第６図は、第１図中におけるゲート電極５１、ソース電
極５２及びドレイン電極５３の一組の断面構成を示す要
部断面図である。

例えば３インチのＧａＡｓ基板６０には、レジストをマ
スクとして選択イオン注入法等により、ｎ層領域６１及
びｎ十層領域６２が形成されている。そのｎ層領域６１
上にはゲートフィンガー５１が、ｎ十層領域６２上には
ソース電極５２及びドレイン電極５３が、蒸着リフトオ
フパターニングによりそれぞれ形成されている。さらに
、ソース電極５２上にはソース給電部５２ｂが、ドレイ
ン電極５３上にはドレイン伝送線Ｂ５４がリフトオフ法
により形成されている。そして、Ｓ　ｉ　０２等の層間
絶縁膜６３が、ゲートフィンガー５１、ソース電極５２
及びドレイン電極５３にわたりＣＶＤ法等により被着形
成され、ソース給電部５２ｂ、ドレイン伝送線路５４及
び層間絶縁膜６３の表面上にはＳｉＮ等のパッシベーシ
ョン膜６４が形成されている。

このように構成されるＦＥＴは、次のように動作する。

ゲートパッド５０ａから入力された入力信号Ｉｎは、ド
レイン伝送線路５４を介して各ゲートフィンガー５１に
至り、入力信号に応じた出力信号が各ドレイン電極５３
からドレイン伝送線路５４を介してドレインパッド５４
ａに出力される。この時、ゲート伝送線路５０と各ドレ
イン電極５３との寄生結合が、ソース電位と同電位のシ
ールド電極５５の作用により減少する。

本実施例は、次のような利点を有する。

第７図は、本実施例の効果を示す周波数特性図であり、
■第１図に示すＦＥＴにおいてシールド電極５６を設け
ない場合の電極パターンと、■第１図に示すようにシー
ルド電極５６を設けた場合の電極パターンとの周波数特
性の比較を示すものである。なお、この周波数特性図は
、上記■、■の２種類の電極パターンを同一ウェハ上に
作成した後に測定した最大安定利得の実測値を示し、ま
た、図中の十印は上記■の場合の実測値、Ｑ印は上記■
の場合の実測値を示す。

この図から明らかなように、数ＧＨｚ以上の周波数帯に
おいて、本実施例の電極パターンは２ｄＢ以上の利得の
向上が得られている。この利得の向上は、ゲート側とド
レイン側との寄生結合が、シールド電極５６の作用によ
って減少したため、その分、負帰還が減少して利得が向
上したものである。

第８図は、本発明の他の実施例を示すＦＥＴの電極パタ
ーンの配置を示す概略の平面図である。

このＦＥＴは、第１図中のシールド電極５６に代えて、
ゲート伝送線路５０の両側の全域にわたり連続的にシー
ルド電極５６ａを設けたものであり、第１図中の他の要
素は第１図と同一構成である。

このＦＥＴは、第１図に示す実施例とほぼ同様の作用を
行い、ゲート伝送線路５０と各ドレイン電極５３との間
を全域にわたりシールド電極５６ａで遮蔽しているので
、上記実施例に比較して利得向上の効果が大である。

なお、本発明は、図示の実施例に限定されず、種々の変
形が可能である。例えば、その変形例として、次のよう
なものがある。

（１）８本のゲートフィンガーを有するＦＥＴを用いた
が、これに限定されず、例えば８本以上のゲートフィン
ガーを有するＦＥＴに適用してもよい。

（２）シールド電極５６を複数のソース電極５２のすべ
てにそれぞれ設けるようにしたが、複数のソース電極５
２の内の一部に設けるようにしてもよい。

（発明の効果） 以上詳細に説明したように、本発明によれば、ゲート伝
送線路とドレイン電極との間に、ソース電極と同電位に
設定されるシールド電極を設けるようにしたので、入力
側であるゲート伝送線路と出力側であるドレイン電極と
の間の寄生結合が減少し、その分、負帰還が減少する。

これにより、大きなゲート幅のＦＥＴであっても、高利
得を得ることができる。

【図面の簡単な説明】

第１図は本発明の実施例を示すＦＥＴの電極パターンの
平面図、第２図は従来の第１のＦＥＴの電極配置図、第
３図は従来の第２のＦＥＴの電極配置図、第４図は従来
の第３のＦＥＴの電極配置図、第５図は第４のＦＥＴの
電極配置図、第６図は第１図のＦＥＴの要部断面図、第
７図は第１図の効果を示す周波数特性図、第８図は本発
明の他の実施例を示すＦＥＴの電極パターンの平面図で
ある。 ５０・・・・・・ゲート伝送線路、５１・・・・・・ゲ
ートフィンガー、５２・・・・・・ソース電極、５３・
・・・・・ドレイン電極、５４・・・・・・ドレイン伝
送線路、５６．５６ａ・・・・・・シールド電極。

Claims (1)

1. 【特許請求の範囲】 入力信号を伝送するゲート伝送線路と、所定の間隔をお
   き前記ゲート伝送線路に直交して接続された複数のゲー
   ト電極と、前記各ゲート電極に対向して配置された複数
   のソース電極と、前記ゲート電極を介して前記各ソース
   電極に対向してそれぞれ配置され、前記入力信号に応じ
   た出力信号を出力する複数のドレイン電極と、前記各ゲ
   ート電極に対してほぼ直角の方向に配置され、前記各ド
   レイン電極上の出力信号を伝送するドレイン伝送線路と
   を、半導体基板上に備えた電界効果トランジスタにおい
   て、 前記ゲート伝送線路と前記ドレイン電極との間に、前記
   ソース電極と同電位に設定される負帰還防止用のシール
   ド電極を、 設けたことを特徴とする電界効果トランジスタ。