JPH07142512A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH07142512A JPH07142512A JP28304993A JP28304993A JPH07142512A JP H07142512 A JPH07142512 A JP H07142512A JP 28304993 A JP28304993 A JP 28304993A JP 28304993 A JP28304993 A JP 28304993A JP H07142512 A JPH07142512 A JP H07142512A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- electrode
- gate electrode
- semiconductor device
- electrode pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【構成】複数のゲート電極と、これらのゲート電極の一
端を並列に接続してなるゲート電極パターンとを備えた
トランジスタにおいて、これらのゲート電極の両端をそ
れぞれ電気的に接続してなるゲート給電線を備えるよう
にする。 【効果】ゲート電極の両端を電気的にショートすること
でゲート抵抗を従来の半分にでき、ゲート電極上でのマ
イクロ波信号の減衰を抑えられ、ゲートフィンガー長を
長くできる。これによりゲート電極の必要本数が減り、
チップ幅(面積)を少なくできる。
端を並列に接続してなるゲート電極パターンとを備えた
トランジスタにおいて、これらのゲート電極の両端をそ
れぞれ電気的に接続してなるゲート給電線を備えるよう
にする。 【効果】ゲート電極の両端を電気的にショートすること
でゲート抵抗を従来の半分にでき、ゲート電極上でのマ
イクロ波信号の減衰を抑えられ、ゲートフィンガー長を
長くできる。これによりゲート電極の必要本数が減り、
チップ幅(面積)を少なくできる。
Description
【０００１】
【産業上の利用分野】この発明は、半導体電界効果トラ
ンジスタ（ＦＥＴ）及びこれを含むＭＭＩＣ（Monolith
ic Microwave IC)などに係り、特に、高周波特性を向上
するのに好適な半導体装置に関する。
ンジスタ（ＦＥＴ）及びこれを含むＭＭＩＣ（Monolith
ic Microwave IC)などに係り、特に、高周波特性を向上
するのに好適な半導体装置に関する。
【０００２】
【従来の技術】図２は従来提案されている高出力用ＦＥ
Ｔの電極パターンを示す説明図である。図において１，
２，３はそれぞれドレイン，ゲート，ソース電極であ
り、ゲート電極はゲート電極パターン４により電気的に
並列に接続され、ゲート用のボンディングパッド５に連
結されている。なおここでゲート電極２は細いパターン
であるので図中では１本の線で表示している。図２に示
すような構造は、ゲート電極が櫛歯状であることから櫛
型ゲートＦＥＴと呼ばれる。この櫛歯構造が採用されて
いる理由は、同一のチップ面積に対し、ソース−ドレイ
ン間の電流をできるだけたくさん流したいからである。
このような構造の素子のパターン決定を行う上で最も重
要な量はゲートフィンガー長（一本当たりのゲートの長
さ）である。例えば、全ゲート幅が同じ場合、ゲートフ
ィンガー長が長い方がゲート電極の本数が減りチップ幅
（面積）を少なくできる。しかし、その反面、ゲート電
極上でのマイクロ波信号の減衰が顕著になるために素子
の電力利得が低下してしまう。
Ｔの電極パターンを示す説明図である。図において１，
２，３はそれぞれドレイン，ゲート，ソース電極であ
り、ゲート電極はゲート電極パターン４により電気的に
並列に接続され、ゲート用のボンディングパッド５に連
結されている。なおここでゲート電極２は細いパターン
であるので図中では１本の線で表示している。図２に示
すような構造は、ゲート電極が櫛歯状であることから櫛
型ゲートＦＥＴと呼ばれる。この櫛歯構造が採用されて
いる理由は、同一のチップ面積に対し、ソース−ドレイ
ン間の電流をできるだけたくさん流したいからである。
このような構造の素子のパターン決定を行う上で最も重
要な量はゲートフィンガー長（一本当たりのゲートの長
さ）である。例えば、全ゲート幅が同じ場合、ゲートフ
ィンガー長が長い方がゲート電極の本数が減りチップ幅
（面積）を少なくできる。しかし、その反面、ゲート電
極上でのマイクロ波信号の減衰が顕著になるために素子
の電力利得が低下してしまう。
【０００３】
【発明が解決しようとする課題】従来の技術では例えば
全ゲート幅が同じ場合、ゲートフィンガー長が長い方が
ゲート電極の本数が減りチップ幅（面積）を少なくでき
る反面ゲート電極上でのマイクロ波信号の減衰が顕著に
なるために素子の電力利得が低下してしまうことにな
る。
全ゲート幅が同じ場合、ゲートフィンガー長が長い方が
ゲート電極の本数が減りチップ幅（面積）を少なくでき
る反面ゲート電極上でのマイクロ波信号の減衰が顕著に
なるために素子の電力利得が低下してしまうことにな
る。
【０００４】本発明の目的は、ゲートフィンガー長を長
くした場合のゲート電極上でのマイクロ波信号の減衰を
抑えるため、ゲート電極の抵抗を下げられる半導体装置
を提供することにある。
くした場合のゲート電極上でのマイクロ波信号の減衰を
抑えるため、ゲート電極の抵抗を下げられる半導体装置
を提供することにある。
【０００５】
【課題を解決するための手段】上記目的は、ゲート電極
の両端を電気的に接続するゲート給電線を設けることに
より達成できる。
の両端を電気的に接続するゲート給電線を設けることに
より達成できる。
【０００６】
【作用】ゲート給電線を設けたので、ゲート電極（ゲー
トフィンガー）への給電をその両端から行えるようにな
り、ゲート電極の抵抗を低減できる。
トフィンガー）への給電をその両端から行えるようにな
り、ゲート電極の抵抗を低減できる。
【０００７】
【実施例】（実施例１）図１は本発明の実施例１のＦＥ
Ｔ電極パターンを示す説明図である。ドレイン電極６お
よびソース電極７はそれぞれ、半導体基板中のソースお
よびドレイン用高濃度層にオーミック接続されている。
またドレイン電極６およびソース電極７はそれぞれコン
タクト孔８，９を介してドレイン電極パターン１０およ
びソース電極パターン１１に接続されている。ドレイン
電極６およびソース電極７の間にはゲート電極１２があ
り、半導体基板中のチャンネル層にショットキー接合
し、ゲート電極パターン１３に並列に接続されている。
それぞれのゲート電極１２の両端はコンタクト孔１４を
介してゲート給電線１５で電気的に接続されている。な
お図のように、隣り合うゲート電極端はゲート電極パタ
ーン１６で結ばれている。なおここでゲート電極１２は
細いパターンであるので図中では１本の線で表示してい
る。
Ｔ電極パターンを示す説明図である。ドレイン電極６お
よびソース電極７はそれぞれ、半導体基板中のソースお
よびドレイン用高濃度層にオーミック接続されている。
またドレイン電極６およびソース電極７はそれぞれコン
タクト孔８，９を介してドレイン電極パターン１０およ
びソース電極パターン１１に接続されている。ドレイン
電極６およびソース電極７の間にはゲート電極１２があ
り、半導体基板中のチャンネル層にショットキー接合
し、ゲート電極パターン１３に並列に接続されている。
それぞれのゲート電極１２の両端はコンタクト孔１４を
介してゲート給電線１５で電気的に接続されている。な
お図のように、隣り合うゲート電極端はゲート電極パタ
ーン１６で結ばれている。なおここでゲート電極１２は
細いパターンであるので図中では１本の線で表示してい
る。
【０００８】本実施例によれば、ゲート電極１２の両端
をゲート給電線１５で電気的にショートすることができ
るので、ゲート抵抗を従来の半分にできる。
をゲート給電線１５で電気的にショートすることができ
るので、ゲート抵抗を従来の半分にできる。
【０００９】（実施例２）本発明の実施例２のＦＥＴ電
極パターンを図３を用いて説明する。本実施例が図１に
示す実施例１と異なるところは、コンタクト孔１４を介
してゲート電極１２の両端をゲート給電線１５で接続す
る箇所を減らしたところである。なお図のように、ゲー
ト電極端はゲート電極パターン１７で結ばれている。
極パターンを図３を用いて説明する。本実施例が図１に
示す実施例１と異なるところは、コンタクト孔１４を介
してゲート電極１２の両端をゲート給電線１５で接続す
る箇所を減らしたところである。なお図のように、ゲー
ト電極端はゲート電極パターン１７で結ばれている。
【００１０】本実施例においても実施例１と同様に、ゲ
ート電極１２の両端をゲート給電線１５で電気的にショ
ートすることができるので、ゲート抵抗を従来の半分に
できる。
ート電極１２の両端をゲート給電線１５で電気的にショ
ートすることができるので、ゲート抵抗を従来の半分に
できる。
【００１１】（実施例３）本発明の実施例２のＦＥＴ電
極パターンを図４を用いて説明する。本実施例が図１に
示す実施例１と異なるところは、ゲート給電線１８を用
いてゲート電極１２の両端を電気的に接続したところで
ある。
極パターンを図４を用いて説明する。本実施例が図１に
示す実施例１と異なるところは、ゲート給電線１８を用
いてゲート電極１２の両端を電気的に接続したところで
ある。
【００１２】本実施例でも前記実施例と同様に、ゲート
電極１２の両端をゲート給電線１８で電気的にショート
することができるので、ゲート抵抗を従来の半分にでき
る。
電極１２の両端をゲート給電線１８で電気的にショート
することができるので、ゲート抵抗を従来の半分にでき
る。
【００１３】なお、図１，図３及び図４に示す本発明の
実施例において、ドレインとソースのパターンを入れ替
えてもよい。
実施例において、ドレインとソースのパターンを入れ替
えてもよい。
【００１４】
【発明の効果】本発明によれば、ゲート電極の両端を電
気的にショートすることができるので、ゲート抵抗を従
来の半分にできる。従ってゲート電極上でのマイクロ波
信号の減衰を抑えられゲートフィンガー長を長くできる
ので、ゲート電極の本数が減りチップ幅（面積）を少な
くできる。
気的にショートすることができるので、ゲート抵抗を従
来の半分にできる。従ってゲート電極上でのマイクロ波
信号の減衰を抑えられゲートフィンガー長を長くできる
ので、ゲート電極の本数が減りチップ幅（面積）を少な
くできる。
【図１】本発明の実施例１のＦＥＴの電極パターンを示
す説明図。
す説明図。
【図２】従来例の化合物半導体装置の説明図。
【図３】本発明の実施例２のＦＥＴの電極パターンを示
す説明図。
す説明図。
【図４】本発明の実施例３のＦＥＴの電極パターンを示
す説明図。
す説明図。
１，６…ドレイン電極、２，１２…ゲート電極、３，７
…ソース電極、４，１３，１６，１７…ゲート電極パタ
ーン、８，９，１４，２０…コンタクト孔、１５，１８
…ゲート給電線。
…ソース電極、４，１３，１６，１７…ゲート電極パタ
ーン、８，９，１４，２０…コンタクト孔、１５，１８
…ゲート給電線。
Claims (6)
- 【請求項１】複数のゲート電極と、これらのゲート電極
の一端を並列に接続した第一のゲート電極パターンと、
これらのゲート電極の両端をそれぞれ電気的に接続して
なる第一のゲート給電線を有していることを特徴とする
半導体装置。 - 【請求項２】請求項１において、隣り合うゲート電極の
もう一端を並列に接続してなる第二のゲート電極パター
ンを備えた半導体装置。 - 【請求項３】請求項２において、前記第一のゲート給電
線が一本である半導体装置。 - 【請求項４】請求項２において、前記半導体装置はソー
スおよびドレイン電極パターンを有し、このソースおよ
びドレイン電極パターンと第二のゲート電極パターンと
が重なっていない半導体装置。 - 【請求項５】請求項１において、前記半導体装置はソー
スおよびドレイン電極パターンを有し、このソースおよ
びドレイン電極パターンと第一のゲート給電線は同じ層
に設けられている半導体装置。 - 【請求項６】複数のゲート電極と、これらのゲート電極
の一端および他端をそれぞれ並列に接続してなる第一お
よび第二のゲート電極パターンと、これらのゲート電極
パターンを電気的に接続してなる第二のゲート給電線を
有していることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28304993A JPH07142512A (ja) | 1993-11-12 | 1993-11-12 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28304993A JPH07142512A (ja) | 1993-11-12 | 1993-11-12 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07142512A true JPH07142512A (ja) | 1995-06-02 |
Family
ID=17660550
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28304993A Pending JPH07142512A (ja) | 1993-11-12 | 1993-11-12 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07142512A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010182924A (ja) * | 2009-02-06 | 2010-08-19 | Furukawa Electric Co Ltd:The | トランジスタおよびその製造方法 |
| WO2010113779A1 (ja) * | 2009-03-30 | 2010-10-07 | 日本電気株式会社 | 半導体装置 |
| US7952117B2 (en) | 2007-08-23 | 2011-05-31 | Fujitsu Limited | Field-effect transistor |
| CN102270659A (zh) * | 2011-08-11 | 2011-12-07 | 中国科学院微电子研究所 | 一种多栅指GaN HEMTs |
-
1993
- 1993-11-12 JP JP28304993A patent/JPH07142512A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7952117B2 (en) | 2007-08-23 | 2011-05-31 | Fujitsu Limited | Field-effect transistor |
| DE102008033234B4 (de) * | 2007-08-23 | 2017-01-26 | Fujitsu Limited | Feldeffekttransistor |
| JP2010182924A (ja) * | 2009-02-06 | 2010-08-19 | Furukawa Electric Co Ltd:The | トランジスタおよびその製造方法 |
| WO2010113779A1 (ja) * | 2009-03-30 | 2010-10-07 | 日本電気株式会社 | 半導体装置 |
| JPWO2010113779A1 (ja) * | 2009-03-30 | 2012-10-11 | 日本電気株式会社 | 半導体装置 |
| CN102270659A (zh) * | 2011-08-11 | 2011-12-07 | 中国科学院微电子研究所 | 一种多栅指GaN HEMTs |
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