JPH1145891A - 高周波用集積回路素子 - Google Patents
高周波用集積回路素子Info
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- JPH1145891A JPH1145891A JP20038397A JP20038397A JPH1145891A JP H1145891 A JPH1145891 A JP H1145891A JP 20038397 A JP20038397 A JP 20038397A JP 20038397 A JP20038397 A JP 20038397A JP H1145891 A JPH1145891 A JP H1145891A
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- Japan
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- region
- drain
- source
- fingers
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Abstract
(57)【要約】
【課題】 等価回路として対称構造を有するとともにＯ
ＦＦ容量を可及的に小さくする。 【解決手段】 複数のゲートフィンガー１１と、これら
のゲートフィンガーを連結するためのゲート連結部１４
と、複数のソースフィンガー３１と、これらのソースフ
ィンガーを共通に連結するソース連結部３２と、複数の
ドレインフィンガー２１と、これらのドレインフィンガ
ーを共通に接続するドレイン連結部２２とを備えている
マルチフィンガー型ＦＥＴを有する高周波用集積回路素
子において、ゲートフィンガーとゲート連結部を半導体
基板に形成された拡散層からなる抵抗体によって接続し
たことを特徴とする。
ＦＦ容量を可及的に小さくする。 【解決手段】 複数のゲートフィンガー１１と、これら
のゲートフィンガーを連結するためのゲート連結部１４
と、複数のソースフィンガー３１と、これらのソースフ
ィンガーを共通に連結するソース連結部３２と、複数の
ドレインフィンガー２１と、これらのドレインフィンガ
ーを共通に接続するドレイン連結部２２とを備えている
マルチフィンガー型ＦＥＴを有する高周波用集積回路素
子において、ゲートフィンガーとゲート連結部を半導体
基板に形成された拡散層からなる抵抗体によって接続し
たことを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、マルチフィンガー
型電界効果トランジスタを有する高周波用集積回路素子
に関する。
型電界効果トランジスタを有する高周波用集積回路素子
に関する。
【０００２】
【従来の技術】自動車電話／携帯電話／ＰＨＳ（Person
al Handy-phone Sysytem）等のシステムを実現する各種
ＩＣのうち、送信系に含まれるパワーアンプな送信・受
信切り替えスイッチ等のＩＣは大電力信号を扱うため、
これらのＩＣを構成する電界効果トランジスタ（以下、
ＦＥＴという）のゲート幅は１ｍｍを越えることが多
い。ゲート幅１ｍｍ以上のＦＥＴは、ゲート幅１００μ
ｍ〜２００μｍの単位ＦＥＴを並行でしかも交互に配列
したマルチフィンガー型と呼ばれるレイアウト構成で実
現される。図８に代表的な従来のマルチフィンガー型Ｆ
ＥＴのレイアウトを示す。
al Handy-phone Sysytem）等のシステムを実現する各種
ＩＣのうち、送信系に含まれるパワーアンプな送信・受
信切り替えスイッチ等のＩＣは大電力信号を扱うため、
これらのＩＣを構成する電界効果トランジスタ（以下、
ＦＥＴという）のゲート幅は１ｍｍを越えることが多
い。ゲート幅１ｍｍ以上のＦＥＴは、ゲート幅１００μ
ｍ〜２００μｍの単位ＦＥＴを並行でしかも交互に配列
したマルチフィンガー型と呼ばれるレイアウト構成で実
現される。図８に代表的な従来のマルチフィンガー型Ｆ
ＥＴのレイアウトを示す。
【０００３】このマルチフィンガー型ＦＥＴは、例えば
ＧａＡｓからなる半導体基板の素子領域にソース領域２
ａとドレイン領域２ｂとが交互に設けられるとともにソ
ース領域２ａとドレイン領域２ｂとの間のチャネル領域
上に導電体からなるゲートフィンガー１１が設けられた
構成を有している。そしてこれらのゲートフィンガー１
１は金属配線からなるゲート接続部１１ａを介してゲー
ト連結部１４において共通に接続されている。なお、ゲ
ート接続部１１ａおよびゲート連結部１４は、上記半導
体基板上に、上記素子領域とは異なる領域上に形成され
る。
ＧａＡｓからなる半導体基板の素子領域にソース領域２
ａとドレイン領域２ｂとが交互に設けられるとともにソ
ース領域２ａとドレイン領域２ｂとの間のチャネル領域
上に導電体からなるゲートフィンガー１１が設けられた
構成を有している。そしてこれらのゲートフィンガー１
１は金属配線からなるゲート接続部１１ａを介してゲー
ト連結部１４において共通に接続されている。なお、ゲ
ート接続部１１ａおよびゲート連結部１４は、上記半導
体基板上に、上記素子領域とは異なる領域上に形成され
る。
【０００４】また、各ドレイン領域２ｂ上にはこのドレ
イン領域２と電気的に接続する導電体からなるドレイン
フィンガー２１が設けられており、これらのドレインフ
ィンガー２１はドレイン連結部２２において共通接続さ
れている。また各ソース領域２ａ上には、このソース領
域２ａと電気的に接続する導電体からなるソースフィン
ガー３１が設けられており、これらのソースフィンガー
３１はソース連結部３２において共通に接続される。な
お、ドレイン連結部２２およびソース連結部３２は、上
記半導体基板の、上記素子領域とは異なる領域上に形成
される。ソース連結部３２は素子領域を間に挟んでドレ
イン連結部２２の反対側に形成される（図８参照）。
イン領域２と電気的に接続する導電体からなるドレイン
フィンガー２１が設けられており、これらのドレインフ
ィンガー２１はドレイン連結部２２において共通接続さ
れている。また各ソース領域２ａ上には、このソース領
域２ａと電気的に接続する導電体からなるソースフィン
ガー３１が設けられており、これらのソースフィンガー
３１はソース連結部３２において共通に接続される。な
お、ドレイン連結部２２およびソース連結部３２は、上
記半導体基板の、上記素子領域とは異なる領域上に形成
される。ソース連結部３２は素子領域を間に挟んでドレ
イン連結部２２の反対側に形成される（図８参照）。
【０００５】またゲート接続部１１ａは図９に示すよう
に半導体基板１上に層間絶縁膜８を介して第１層メタル
配線で形成され、ソース連結部３２は更に層間絶縁膜９
を介して第２層メタル配線で形成される。
に半導体基板１上に層間絶縁膜８を介して第１層メタル
配線で形成され、ソース連結部３２は更に層間絶縁膜９
を介して第２層メタル配線で形成される。
【０００６】上述のマルチフィンガー型ＦＥＴにおいて
はゲートフィンガー１１と、ゲート接続部１１ａと、ゲ
ート連結部１４とからゲート電極が構成され、ドレイン
フィンガー２１とドレイン連結部２２とからドレイン電
極が構成され、ソースフィンガー３１とソース連結部３
２とからソース電極が構成される。
はゲートフィンガー１１と、ゲート接続部１１ａと、ゲ
ート連結部１４とからゲート電極が構成され、ドレイン
フィンガー２１とドレイン連結部２２とからドレイン電
極が構成され、ソースフィンガー３１とソース連結部３
２とからソース電極が構成される。
【０００７】
【発明が解決しようとする課題】この従来のＦＥＴを図
１１に示すシングルポールデュアルスルー（ＳＰＤＴ）
スイッチに用いた場合の問題点を説明する。図１１に示
すＳＰＤＴスイッチは、デジタルコードレス電話機のア
ンテナを送信または受信状態に切換えるのに用いられ、
上述のＦＥＴ４個から構成される。
１１に示すシングルポールデュアルスルー（ＳＰＤＴ）
スイッチに用いた場合の問題点を説明する。図１１に示
すＳＰＤＴスイッチは、デジタルコードレス電話機のア
ンテナを送信または受信状態に切換えるのに用いられ、
上述のＦＥＴ４個から構成される。
【０００８】図１２において、アンテナ端子４０１は、
トランスファゲートＦＥＴ４１１を介して送信信号入力
端子４０２と接続され、シャントＦＥＴ４１３を介して
接地される。また、アンテナ端子４０１はトランスファ
ゲートＦＥＴ４１２を介して受信信号出力端子４０３と
接続され、シャントＦＥＴ４１４を介して接地される。
ゲート信号入力端子４０４は、ゲート抵抗４２４を介し
てシャントＦＥＴ４１４のゲートと、ゲート抵抗４２１
を介してトランスファゲートＦＥＴ４１１のゲートと接
続される。ゲート信号入力端子４０５は、ゲート抵抗４
２３を介してシャントＦＥＴ４１３のゲートと、ゲート
抵抗４２２を介してトランスファゲートＦＥＴ４１２の
ゲートと接続される。ゲート抵抗４２１〜４２４はスイ
ッチング動作時に高周波信号の漏れを防ぐためのもので
各ＦＥＴのゲートには数ＫΩの高抵抗が必要である。
トランスファゲートＦＥＴ４１１を介して送信信号入力
端子４０２と接続され、シャントＦＥＴ４１３を介して
接地される。また、アンテナ端子４０１はトランスファ
ゲートＦＥＴ４１２を介して受信信号出力端子４０３と
接続され、シャントＦＥＴ４１４を介して接地される。
ゲート信号入力端子４０４は、ゲート抵抗４２４を介し
てシャントＦＥＴ４１４のゲートと、ゲート抵抗４２１
を介してトランスファゲートＦＥＴ４１１のゲートと接
続される。ゲート信号入力端子４０５は、ゲート抵抗４
２３を介してシャントＦＥＴ４１３のゲートと、ゲート
抵抗４２２を介してトランスファゲートＦＥＴ４１２の
ゲートと接続される。ゲート抵抗４２１〜４２４はスイ
ッチング動作時に高周波信号の漏れを防ぐためのもので
各ＦＥＴのゲートには数ＫΩの高抵抗が必要である。
【０００９】次にこのスイッチの動作を説明する。ゲー
ト信号入力端子４０４に０Ｖを与え、ゲート信号入力端
子４０５に−２．７Ｖを与えるとトランスファゲートＦ
ＥＴ４１１とシャントＦＥＴ４１４がともにＯＮし、ト
ランスファゲートＦＥＴ４１２とシャントＦＥＴ４１３
がともにＯＦＦする。信号入出力端子４０２から高周波
信号が入力されると、トランスファゲートＦＥＴ４１１
を介して信号入出力端子４０１へ出力される。この際、
信号入出力端子４０２から入力した信号は、トランスフ
ァゲートＦＥＴ４１１のＯＮ抵抗、シャントＦＥＴ４１
３のＯＦＦ時のソース／ドレイン間容量による漏洩から
生じる損失分、さらにＯＦＦ側のトランスファゲートＦ
ＥＴ４１２のＯＦＦ時のソース／ドレイン間容量を通っ
て漏洩する損失分による影響を差し引いた信号が、信号
入出力端子４０１から出力される。一方ＯＦＦ側の入出
力端子４０２−４０３間側では、トランスファゲートＦ
ＥＴ４１２のＯＦＦ時の容量を通って漏洩する電流があ
っても、ＯＮ状態のシャントＦＥＴ４１４を通ってＧＮ
Ｄに落とされるため、高いアイソレーションを実現で
き、送信側の信号が受信側に漏洩しシステムに影響を与
えることは避けられる。
ト信号入力端子４０４に０Ｖを与え、ゲート信号入力端
子４０５に−２．７Ｖを与えるとトランスファゲートＦ
ＥＴ４１１とシャントＦＥＴ４１４がともにＯＮし、ト
ランスファゲートＦＥＴ４１２とシャントＦＥＴ４１３
がともにＯＦＦする。信号入出力端子４０２から高周波
信号が入力されると、トランスファゲートＦＥＴ４１１
を介して信号入出力端子４０１へ出力される。この際、
信号入出力端子４０２から入力した信号は、トランスフ
ァゲートＦＥＴ４１１のＯＮ抵抗、シャントＦＥＴ４１
３のＯＦＦ時のソース／ドレイン間容量による漏洩から
生じる損失分、さらにＯＦＦ側のトランスファゲートＦ
ＥＴ４１２のＯＦＦ時のソース／ドレイン間容量を通っ
て漏洩する損失分による影響を差し引いた信号が、信号
入出力端子４０１から出力される。一方ＯＦＦ側の入出
力端子４０２−４０３間側では、トランスファゲートＦ
ＥＴ４１２のＯＦＦ時の容量を通って漏洩する電流があ
っても、ＯＮ状態のシャントＦＥＴ４１４を通ってＧＮ
Ｄに落とされるため、高いアイソレーションを実現で
き、送信側の信号が受信側に漏洩しシステムに影響を与
えることは避けられる。
【００１０】このＳＰＤＴスイッチは信号がＯＦＦ時の
容量を通るため信号の漏洩につながり、結果として本来
の伝送経路の損失を増加させてしまうため、損失を低減
し受信送信端子間のアイソレーションを大きくするため
には、ＯＦＦ時の容量はできるだけ小さい方が良い。ま
た、トランスファゲートＦＥＴ４１１，４１２はソース
からドレインへ、またはドレインからソースへと双方向
に信号が通過する場合があるのでＦＥＴは対称構造のも
のが望ましく、受信側送信側の区別なく設計もしやすく
なる。
容量を通るため信号の漏洩につながり、結果として本来
の伝送経路の損失を増加させてしまうため、損失を低減
し受信送信端子間のアイソレーションを大きくするため
には、ＯＦＦ時の容量はできるだけ小さい方が良い。ま
た、トランスファゲートＦＥＴ４１１，４１２はソース
からドレインへ、またはドレインからソースへと双方向
に信号が通過する場合があるのでＦＥＴは対称構造のも
のが望ましく、受信側送信側の区別なく設計もしやすく
なる。
【００１１】しかし、図８に示す従来のＦＥＴにおいて
は第１層配線で形成されたゲート接続部１１ａと第２層
配線で形成されたソース連結部３２が交差しているため
（図９参照）、配線メタルの交差容量がゲートとソース
間に発生する。すなわち図８に示す従来のマルチフィン
ガー型ＦＥＴの等価回路を示す図１０から分かるよう
に、上記マルチフィンガー型ＦＥＴを構成する各単位Ｆ
ＥＴにはゲートとソースとの間に交差容量４０が付加さ
れることになる。したがって上記マルチフィンガー型Ｆ
ＥＴは、図１１に示す上記ＦＥＴの等価回路から分かる
ように、ゲート・ドレイン間容量よりもゲート・ソース
間容量の方が大きい非対称構造のマルチフィンガー型Ｆ
ＥＴであった。なお図１１において、ＣｇｄはＦＥＴの
本来のゲート・ドレイン間容量を示し、ＣｇｓはＦＥＴ
の本来のゲート・ソース間容量を示し、Ｃｘは上記交差
容量４０の総容量を示している。
は第１層配線で形成されたゲート接続部１１ａと第２層
配線で形成されたソース連結部３２が交差しているため
（図９参照）、配線メタルの交差容量がゲートとソース
間に発生する。すなわち図８に示す従来のマルチフィン
ガー型ＦＥＴの等価回路を示す図１０から分かるよう
に、上記マルチフィンガー型ＦＥＴを構成する各単位Ｆ
ＥＴにはゲートとソースとの間に交差容量４０が付加さ
れることになる。したがって上記マルチフィンガー型Ｆ
ＥＴは、図１１に示す上記ＦＥＴの等価回路から分かる
ように、ゲート・ドレイン間容量よりもゲート・ソース
間容量の方が大きい非対称構造のマルチフィンガー型Ｆ
ＥＴであった。なお図１１において、ＣｇｄはＦＥＴの
本来のゲート・ドレイン間容量を示し、ＣｇｓはＦＥＴ
の本来のゲート・ソース間容量を示し、Ｃｘは上記交差
容量４０の総容量を示している。
【００１２】上述のように非対称構造となるため、本来
チャネルに在るゲート容量から想定されるＯＦＦ容量よ
りも実際のＯＦＦ容量が配線メタルの交差容量の分大き
くならずを得なかった。
チャネルに在るゲート容量から想定されるＯＦＦ容量よ
りも実際のＯＦＦ容量が配線メタルの交差容量の分大き
くならずを得なかった。
【００１３】この結果、図１２に示すＳＰＤＴスイッチ
においては、損失が増加するとともに、受信端子と送信
端子との間のアイソレーションの劣化を引き起こすとい
う問題があった。
においては、損失が増加するとともに、受信端子と送信
端子との間のアイソレーションの劣化を引き起こすとい
う問題があった。
【００１４】本発明は上記事情を考慮してなされたもの
であって、等価回路として対称構造を有するとともに、
ＯＦＦ容量が可及的に小さなＦＥＴを備えた高周波用集
積回路素子を提供することを目的とする。
であって、等価回路として対称構造を有するとともに、
ＯＦＦ容量が可及的に小さなＦＥＴを備えた高周波用集
積回路素子を提供することを目的とする。
【００１５】
【課題を解決するための手段】本発明による高周波用集
積回路素子は、半導体基板の素子領域に交互に離して形
成された複数のソース領域および複数のドレイン領域
と、前記複数のソース領域の各々に対応して形成され、
各々が対応する前記ソース領域と電気的に接続する導電
体からなる複数のソースフィンガーと、前記半導体基板
の前記素子領域とは異なる領域上に形成されて前記複数
のソースフィンガーが共通に接続される導電体からなる
ソース連結部と、前記複数のドレイン領域の各々に対応
して形成され、各々が対応する前記ドレイン領域と電気
的に接続する導電体からなる複数のドレインフィンガー
と、前記半導体基板の前記素子領域とは異なる領域上に
形成されて前記複数のドレインフィンガーが共通に接続
される導電体からなるドレイン連結部と、各々が隣接す
る前記ソース領域と前記ドレイン領域との間の前記素子
領域上に形成された複数のチャネル領域と、各々が前記
複数のチャネル領域上に形成された複数のゲートフィン
ガーと、前記半導体基板の前記素子領域とは異なる領域
上に形成されて前記複数のゲートフィンガーを共通に接
続するための導電体からなるゲート連結部と、前記半導
体基板の前記素子領域とは異なる領域に形成されて、前
記複数のゲートフィンガーと前記ゲート連結部とを電気
的に接続する拡散層からなる抵抗部と、を備えているこ
とを特徴とする。
積回路素子は、半導体基板の素子領域に交互に離して形
成された複数のソース領域および複数のドレイン領域
と、前記複数のソース領域の各々に対応して形成され、
各々が対応する前記ソース領域と電気的に接続する導電
体からなる複数のソースフィンガーと、前記半導体基板
の前記素子領域とは異なる領域上に形成されて前記複数
のソースフィンガーが共通に接続される導電体からなる
ソース連結部と、前記複数のドレイン領域の各々に対応
して形成され、各々が対応する前記ドレイン領域と電気
的に接続する導電体からなる複数のドレインフィンガー
と、前記半導体基板の前記素子領域とは異なる領域上に
形成されて前記複数のドレインフィンガーが共通に接続
される導電体からなるドレイン連結部と、各々が隣接す
る前記ソース領域と前記ドレイン領域との間の前記素子
領域上に形成された複数のチャネル領域と、各々が前記
複数のチャネル領域上に形成された複数のゲートフィン
ガーと、前記半導体基板の前記素子領域とは異なる領域
上に形成されて前記複数のゲートフィンガーを共通に接
続するための導電体からなるゲート連結部と、前記半導
体基板の前記素子領域とは異なる領域に形成されて、前
記複数のゲートフィンガーと前記ゲート連結部とを電気
的に接続する拡散層からなる抵抗部と、を備えているこ
とを特徴とする。
【００１６】また、前記ソース連結部は前記素子領域を
間に挾んで、前記ドレイン連結部が形成された領域とは
反対側の領域上に形成され、前記ゲート連結部は、前記
ソース連結部または前記ドレイン連結部のうちの一方の
連結部が形成された領域上に形成されていても良い。
間に挾んで、前記ドレイン連結部が形成された領域とは
反対側の領域上に形成され、前記ゲート連結部は、前記
ソース連結部または前記ドレイン連結部のうちの一方の
連結部が形成された領域上に形成されていても良い。
【００１７】また、前記ゲート連結部は同じ側の領域上
に形成された前記一方の連結部よりも前記素子領域から
見て遠くに形成されていても良い。
に形成された前記一方の連結部よりも前記素子領域から
見て遠くに形成されていても良い。
【００１８】また、前記抵抗部と前記ソース連結部との
間には層間絶縁膜が形成されていることが好ましい。
間には層間絶縁膜が形成されていることが好ましい。
【００１９】また、前記ゲート連結部は第１層メタル配
線で形成され、前記ソース連結部および前記ドレイン連
結部は第２層メタル配線で形成されていることが好まし
い。
線で形成され、前記ソース連結部および前記ドレイン連
結部は第２層メタル配線で形成されていることが好まし
い。
【００２０】また、前記各チャネル領域上には複数本の
ゲートフィンガーが形成されていても良い。
ゲートフィンガーが形成されていても良い。
【００２１】また、前記抵抗部は各ゲートフィンガー毎
に設けられても良い。
に設けられても良い。
【００２２】
【発明の実施の形態】本発明による高周波用集積回路素
子の第１の実施の形態を図１乃至図４を参照して説明す
る。この実施の形態の高周波用集積回路素子はマルチフ
ィンガー型ＦＥＴを有し、このマルチフィンガー型ＦＥ
Ｔのレイアウトを図１に示す、このＦＥＴは、各々のフ
ィンガー長が例えば１００μｍの１０個の単位ＦＥＴか
ら構成され、ゲート幅が１ｍｍのマルチフィンガー型Ｆ
ＥＴである。
子の第１の実施の形態を図１乃至図４を参照して説明す
る。この実施の形態の高周波用集積回路素子はマルチフ
ィンガー型ＦＥＴを有し、このマルチフィンガー型ＦＥ
Ｔのレイアウトを図１に示す、このＦＥＴは、各々のフ
ィンガー長が例えば１００μｍの１０個の単位ＦＥＴか
ら構成され、ゲート幅が１ｍｍのマルチフィンガー型Ｆ
ＥＴである。
【００２３】このマルチフィンガー型ＦＥＴは、例えば
ＧａＡｓからなる半導体基板の素子領域にソース領域２
ａとドレイン領域２ｂとが交互に形成されるとともにソ
ース領域２ａとドレイン領域２ｂとの間のチャネル領域
上に導電体からなるゲートフィンガー１１が形成された
構成となっている。
ＧａＡｓからなる半導体基板の素子領域にソース領域２
ａとドレイン領域２ｂとが交互に形成されるとともにソ
ース領域２ａとドレイン領域２ｂとの間のチャネル領域
上に導電体からなるゲートフィンガー１１が形成された
構成となっている。
【００２４】そしてこれらのゲートフィンガー１１は上
記半導体基板の上記素子領域とは異なる領域に形成され
た拡散層からなる抵抗体１３によってゲート連結部１４
に連結されている。また各ドレイン領域２ｂ上には、こ
のドレイン領域２ｂと電気的に接続する、導電体からな
るドレインフィンガー２１が形成されており、これらの
ドレインフィンガー２１はドレイン連結部２２において
共通に接続される。なお、抵抗体１３はイオン注入によ
って形成される。
記半導体基板の上記素子領域とは異なる領域に形成され
た拡散層からなる抵抗体１３によってゲート連結部１４
に連結されている。また各ドレイン領域２ｂ上には、こ
のドレイン領域２ｂと電気的に接続する、導電体からな
るドレインフィンガー２１が形成されており、これらの
ドレインフィンガー２１はドレイン連結部２２において
共通に接続される。なお、抵抗体１３はイオン注入によ
って形成される。
【００２５】また各ソース領域２ａ上には、このソース
領域２ａと電気的に接続する、導電体からなるソースフ
ィンガー３１が形成されており、これらのソースフィン
ガー３１はソース連結部３２において共通に接続され
る。
領域２ａと電気的に接続する、導電体からなるソースフ
ィンガー３１が形成されており、これらのソースフィン
ガー３１はソース連結部３２において共通に接続され
る。
【００２６】ソース連結部３２とドレイン連結部２２は
上記素子領域とは異なる、半導体基板の領域上に形成さ
れる。そしてソース連結部３２は上記素子領域を間に挟
んでドレイン連結部２２とは反対側に配置される。また
ゲート連結部１４はソース連結部３２と同じ側に形成さ
れるが、上記素子領域から見てソース連結部３２よりも
遠くに配置されている。
上記素子領域とは異なる、半導体基板の領域上に形成さ
れる。そしてソース連結部３２は上記素子領域を間に挟
んでドレイン連結部２２とは反対側に配置される。また
ゲート連結部１４はソース連結部３２と同じ側に形成さ
れるが、上記素子領域から見てソース連結部３２よりも
遠くに配置されている。
【００２７】また、各抵抗体１３はゲートフィンガー１
１とは端子１２ａを介して接続され、ゲート連結部１４
とは端子１２ｂを介して接続されている。そしてゲート
フィンガー１１とゲート連結部１４とからゲート電極が
構成される。またドレインフィンガー２１とドレイン連
結部２２とからドレイン電極が構成され、ソースフィン
ガー３１とソース連結部とからソース電極が構成され
る。
１とは端子１２ａを介して接続され、ゲート連結部１４
とは端子１２ｂを介して接続されている。そしてゲート
フィンガー１１とゲート連結部１４とからゲート電極が
構成される。またドレインフィンガー２１とドレイン連
結部２２とからドレイン電極が構成され、ソースフィン
ガー３１とソース連結部とからソース電極が構成され
る。
【００２８】したがってソース電極とドレイン電極は互
い違いとなるように配置されている。
い違いとなるように配置されている。
【００２９】またゲート連結部１４は第１層メタル配線
で形成され、ソース連結部３２およびドレイン連結部２
２は第２層メタル配線で形成される。したがって、図１
に示す切断線Ｙ−Ｙ′で切断した図２に示す断面図から
分かるように、ゲート電極を構成するいかなるメタル配
線もソース電極のソース連結部３２を形成するメタル配
線とは交差しない。
で形成され、ソース連結部３２およびドレイン連結部２
２は第２層メタル配線で形成される。したがって、図１
に示す切断線Ｙ−Ｙ′で切断した図２に示す断面図から
分かるように、ゲート電極を構成するいかなるメタル配
線もソース電極のソース連結部３２を形成するメタル配
線とは交差しない。
【００３０】このため、本実施の形態においては、従来
の場合と異なりゲートとソースとの間には配線メタル間
の交差容量は存在せず、ゲート・ドレイン間容量メタル
Ｃｇｄと、ゲート・ソース間容量Ｃｇｓは等しくなる。
なお、図２に示すように各低抗体１３とソース連結部３
２との間には層間絶縁膜が設けられることが好ましい。
の場合と異なりゲートとソースとの間には配線メタル間
の交差容量は存在せず、ゲート・ドレイン間容量メタル
Ｃｇｄと、ゲート・ソース間容量Ｃｇｓは等しくなる。
なお、図２に示すように各低抗体１３とソース連結部３
２との間には層間絶縁膜が設けられることが好ましい。
【００３１】本実施の形態のＦＥＴを構成する単位ＦＥ
Ｔを含むフィンガー型ＦＥＴの等価回路を図３に示し、
本実施の形態のマルチフィンガー型ＦＥＴの等価回路を
図４に示す。
Ｔを含むフィンガー型ＦＥＴの等価回路を図３に示し、
本実施の形態のマルチフィンガー型ＦＥＴの等価回路を
図４に示す。
【００３２】なお本実施の形態のマルチフィンガー型Ｆ
ＥＴのゲート・ドレイン間容量メタルＣｇｄと、ゲート
・ソース間容量Ｃｇｓはともに２２０ｆＦであり、ＯＦ
Ｆ容量は３００ｆＦであった。また各抵抗体１３は２０
００オームであった。
ＥＴのゲート・ドレイン間容量メタルＣｇｄと、ゲート
・ソース間容量Ｃｇｓはともに２２０ｆＦであり、ＯＦ
Ｆ容量は３００ｆＦであった。また各抵抗体１３は２０
００オームであった。
【００３３】これに対してゲート幅が１ｍｍの図８に示
す従来のマルチフィンガー型ＦＥＴにおいては、ゲート
・ドレイン間容量は２２０ｆＦであり、ゲート・ソース
間容量は３００ｆＦであり、ＯＦＦ容量は３７０ｆＦで
あった。
す従来のマルチフィンガー型ＦＥＴにおいては、ゲート
・ドレイン間容量は２２０ｆＦであり、ゲート・ソース
間容量は３００ｆＦであり、ＯＦＦ容量は３７０ｆＦで
あった。
【００３４】したがって本実施の形態のＦＥＴは従来の
ＦＥＴに比べてＯＦＦ容量を約２０％小さくすることが
できる。
ＦＥＴに比べてＯＦＦ容量を約２０％小さくすることが
できる。
【００３５】また本実施の形態のＦＥＴを図１２に示す
スイッチ回路のトランスファゲートＦＥＴに用いた場
合、損失は０．５ｄＢ、受信送信端子間のアイソレーシ
ョンは２５ｄＢであった。一方従来例に示したＦＥＴを
同時にスイッチ回路のトランスファゲートＦＥＴに用い
たところ、損失は０．７ｄＢ、受信送信端子間のアイソ
レーションは１９ｄＢであった。
スイッチ回路のトランスファゲートＦＥＴに用いた場
合、損失は０．５ｄＢ、受信送信端子間のアイソレーシ
ョンは２５ｄＢであった。一方従来例に示したＦＥＴを
同時にスイッチ回路のトランスファゲートＦＥＴに用い
たところ、損失は０．７ｄＢ、受信送信端子間のアイソ
レーションは１９ｄＢであった。
【００３６】したがって本実施の形態の方が従来の場合
に比べて損失を小さくすることができるとともに、受信
送信端子間のアイソレーションを大きくすることができ
る。
に比べて損失を小さくすることができるとともに、受信
送信端子間のアイソレーションを大きくすることができ
る。
【００３７】次に本発明による高周波用集積回路素子の
第２の実施の形態を図５乃至図７を参照して説明する。
この実施の形態の高周波用集積回路素子はマルチフィン
ガー型ＦＥＴを有し、このマルチフィンガー型ＦＥＴの
レイアウトを図５に示す。
第２の実施の形態を図５乃至図７を参照して説明する。
この実施の形態の高周波用集積回路素子はマルチフィン
ガー型ＦＥＴを有し、このマルチフィンガー型ＦＥＴの
レイアウトを図５に示す。
【００３８】このマルチフィンガー型ＦＥＴは図１に示
す第１の実施の形態のマルチフィンガー型ＦＥＴにおい
て、このマルチフィンガー型ＦＥＴを構成する単位ＦＥ
ＴをデュアルゲートＦＥＴとした構成となっている。
す第１の実施の形態のマルチフィンガー型ＦＥＴにおい
て、このマルチフィンガー型ＦＥＴを構成する単位ＦＥ
ＴをデュアルゲートＦＥＴとした構成となっている。
【００３９】すなわち、第２の実施の形態のマルチフィ
ンガー型ＦＥＴを構成する単位ＦＥＴの各々は、２本の
ゲートフィンガー１１1 ，１１2 を有している。そして
各ゲートフィンガー１１ｉ（ｉ＝１，２）は第１の実施
の形態と同様に、拡散層からなる抵抗体１３ｉを介して
ゲート連結部１４に接続される。各抵抗体１３ｉ（ｉ＝
１，２）は、端子１２ａｉを介してゲートフィンガー１
１ｉと接続され、端子１２ｂｉを介してゲート連結部１
４と接続される。
ンガー型ＦＥＴを構成する単位ＦＥＴの各々は、２本の
ゲートフィンガー１１1 ，１１2 を有している。そして
各ゲートフィンガー１１ｉ（ｉ＝１，２）は第１の実施
の形態と同様に、拡散層からなる抵抗体１３ｉを介して
ゲート連結部１４に接続される。各抵抗体１３ｉ（ｉ＝
１，２）は、端子１２ａｉを介してゲートフィンガー１
１ｉと接続され、端子１２ｂｉを介してゲート連結部１
４と接続される。
【００４０】第２の実施の形態のマルチフィンガー型Ｆ
ＥＴを構成する単位ＦＥＴを表した等価回路図を図６に
示し、上記マルチフィンガー型ＦＥＴの等価回路図を図
７に示す。これらの等価回路図から分かるようにゲート
・ドレイン間容量とゲート・ソース間容量は等しくな
り、等価回路として対称構造を有することになる。
ＥＴを構成する単位ＦＥＴを表した等価回路図を図６に
示し、上記マルチフィンガー型ＦＥＴの等価回路図を図
７に示す。これらの等価回路図から分かるようにゲート
・ドレイン間容量とゲート・ソース間容量は等しくな
り、等価回路として対称構造を有することになる。
【００４１】この第２の実施の実施の形態においても第
１の実施の形態の場合と同様に各ゲートフィンガーとゲ
ート連結部とを抵抗体によって接続したことにより、フ
ィンガー間の信号漏れを防止している。また、この第２
の実施の形態においても各ゲート電極を形成するいかな
るメタル配線も、メタル配線からなるソース連結部３２
と交差しないので、第１の実施の形態と同様の効果を奏
することは言うまでもない。
１の実施の形態の場合と同様に各ゲートフィンガーとゲ
ート連結部とを抵抗体によって接続したことにより、フ
ィンガー間の信号漏れを防止している。また、この第２
の実施の形態においても各ゲート電極を形成するいかな
るメタル配線も、メタル配線からなるソース連結部３２
と交差しないので、第１の実施の形態と同様の効果を奏
することは言うまでもない。
【００４２】なお上記第１および第２の実施の形態にお
いては、ゲート連結部１４はソース連結部３２と同じ側
に形成したが、ドレイン連結部２２と同じ側に形成して
も良い。
いては、ゲート連結部１４はソース連結部３２と同じ側
に形成したが、ドレイン連結部２２と同じ側に形成して
も良い。
【００４３】
【発明の効果】以上述べたように本発明によれば、等価
回路として対称構造となるとともにＯＦＦ容量を可及的
に小さくすることができる。
回路として対称構造となるとともにＯＦＦ容量を可及的
に小さくすることができる。
【図１】本発明の第１の実施の形態のレイアウト図。
【図２】図１に示す切断線Ｙ−Ｙ′で切断した第１の実
施の形態のＦＥＴの断面図。
施の形態のＦＥＴの断面図。
【図３】第１の実施の形態のマルチフィンガー型ＦＥＴ
の等価回路図。
の等価回路図。
【図４】第１の実施の形態のマルチフィンガー型ＦＥＴ
の等価回路図。
の等価回路図。
【図５】本発明の第２の実施の形態のレイアウト図。
【図６】第２の実施の形態のマルチフィンガー型ＦＥＴ
の等価回路図。
の等価回路図。
【図７】第２の実施の形態のマルチフィンガー型ＦＥＴ
の等価回路図。
の等価回路図。
【図８】従来のマルチフィンガー型ＦＥＴのレイアウト
図。
図。
【図９】従来のマルチフィンガー型ＦＥＴのゲートフィ
ンガーとソース連結部との関係を示す図。
ンガーとソース連結部との関係を示す図。
【図１０】従来のマルチフィンガー型ＦＥＴの等価回路
図。
図。
【図１１】従来のマルチフィンガー型ＦＥＴの等価回路
図。
図。
【図１２】ＳＰＤＴスイッチの構成を示す回路図。
１ 半導体基板 ２ａ ソース領域 ２ｂ ドレイン領域 ８ 層間絶縁膜 ９ 層間絶縁膜 １１ ゲートフィンガー １２ａ 端子 １２ｂ 端子 １３ 抵抗体 １４ ゲート連結部 ２１ ドレインフィンガー ２２ ドレイン連結部 ３１ ソースフィンガー ３２ ソース連結部
Claims (7)
- 【請求項１】半導体基板の素子領域に交互に離して形成
された複数のソース領域および複数のドレイン領域と、 前記複数のソース領域の各々に対応して形成され、各々
が対応する前記ソース領域と電気的に接続する導電体か
らなる複数のソースフィンガーと、 前記半導体基板の前記素子領域とは異なる領域上に形成
されて前記複数のソースフィンガーが共通に接続される
導電体からなるソース連結部と、 前記複数のドレイン領域の各々に対応して形成され、各
々が対応する前記ドレイン領域と電気的に接続する導電
体からなる複数のドレインフィンガーと、 前記半導体基板の前記素子領域とは異なる領域上に形成
されて前記複数のドレインフィンガーが共通に接続され
る導電体からなるドレイン連結部と、 各々が隣接する前記ソース領域と前記ドレイン領域との
間の前記素子領域に形成された複数のチャネル領域と、 各々が前記複数のチャネル領域上に形成された複数のゲ
ートフィンガーと、 前記半導体基板の前記素子領域とは異なる領域上に形成
されて前記複数のゲートフィンガーを共通に接続するた
めの導電体からなるゲート連結部と、 前記半導体基板の前記素子領域とは異なる領域に形成さ
れて、前記複数のゲートフィンガーと前記ゲート連結部
とを電気的に接続する拡散層からなる抵抗部と、 を備えていることを特徴とする高周波用集積回路素子。 - 【請求項２】前記ソース連結部は前記素子領域を間に挾
んで、前記ドレイン連結部が形成された領域とは反対側
の領域上に形成され、前記ゲート連結部は、前記ソース
連結部または前記ドレイン連結部のうちの一方の連結部
が形成された領域上に形成されていることを特徴とする
請求項１記載の高周波用集積回路素子。 - 【請求項３】前記ゲート連結部は同じ側の領域上に形成
された前記一方の連結部よりも前記素子領域から見て遠
くに形成されていることを特徴とする請求項２記載の高
周波用集積回路素子。 - 【請求項４】前記抵抗部と前記ソース連結部との間には
層間絶縁膜が形成されていることを特徴とする請求項３
記載の高周波用集積回路素子。 - 【請求項５】前記ゲート連結部は第１層メタル配線で形
成され、前記ソース連結部および前記ドレイン連結部は
第２層メタル配線で形成されていることを特徴とする請
求項１乃至４のいずれかに記載の高周波用集積回路素
子。 - 【請求項６】前記各チャネル領域上には複数本のゲート
フィンガーが形成されていることを特徴とする請求項１
乃至５のいずれかに記載の高周波用集積回路素子。 - 【請求項７】前記抵抗部は各ゲートフィンガー毎に設け
られたことを特徴とする請求項１乃至６のいずれかに記
載の高周波用集積回路素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20038397A JPH1145891A (ja) | 1997-07-25 | 1997-07-25 | 高周波用集積回路素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20038397A JPH1145891A (ja) | 1997-07-25 | 1997-07-25 | 高周波用集積回路素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1145891A true JPH1145891A (ja) | 1999-02-16 |
Family
ID=16423413
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20038397A Pending JPH1145891A (ja) | 1997-07-25 | 1997-07-25 | 高周波用集積回路素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1145891A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6794201B2 (en) | 1999-12-03 | 2004-09-21 | Oki Electric Industry Co., Ltd. | Method of fabricating semiconductor device |
| JP2007526633A (ja) * | 2004-02-12 | 2007-09-13 | インターナショナル レクティファイアー コーポレイション | Ｉｉｉ族窒化膜双方向スイッチ |
| WO2010092642A1 (ja) * | 2009-02-13 | 2010-08-19 | パナソニック株式会社 | 半導体装置 |
| CN110582846A (zh) * | 2017-05-05 | 2019-12-17 | 克里公司 | 具有旁路栅极晶体管的高功率mmic器件 |
| US11575037B2 (en) | 2016-03-17 | 2023-02-07 | Wolfspeed, Inc. | Bypassed gate transistors having improved stability |
-
1997
- 1997-07-25 JP JP20038397A patent/JPH1145891A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6794201B2 (en) | 1999-12-03 | 2004-09-21 | Oki Electric Industry Co., Ltd. | Method of fabricating semiconductor device |
| JP2007526633A (ja) * | 2004-02-12 | 2007-09-13 | インターナショナル レクティファイアー コーポレイション | Ｉｉｉ族窒化膜双方向スイッチ |
| WO2010092642A1 (ja) * | 2009-02-13 | 2010-08-19 | パナソニック株式会社 | 半導体装置 |
| JP2010186925A (ja) * | 2009-02-13 | 2010-08-26 | Panasonic Corp | 半導体装置 |
| US8405126B2 (en) | 2009-02-13 | 2013-03-26 | Panasonic Corporation | Semiconductor device |
| US11575037B2 (en) | 2016-03-17 | 2023-02-07 | Wolfspeed, Inc. | Bypassed gate transistors having improved stability |
| CN110582846A (zh) * | 2017-05-05 | 2019-12-17 | 克里公司 | 具有旁路栅极晶体管的高功率mmic器件 |
| JP2020519025A (ja) * | 2017-05-05 | 2020-06-25 | クリー インコーポレイテッドＣｒｅｅ Ｉｎｃ． | バイパス・ゲート式トランジスタを備える高出力ｍｍｉｃデバイス |
| JP2022002308A (ja) * | 2017-05-05 | 2022-01-06 | クリー インコーポレイテッドCree Inc. | バイパス・ゲート式トランジスタを備える高出力ｍｍｉｃデバイス |
| CN110582846B (zh) * | 2017-05-05 | 2023-05-12 | 克里公司 | 具有旁路栅极晶体管的高功率mmic器件 |
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