JP2001015528A - 半導体装置 - Google Patents
半導体装置Info
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- JP2001015528A JP2001015528A JP11184128A JP18412899A JP2001015528A JP 2001015528 A JP2001015528 A JP 2001015528A JP 11184128 A JP11184128 A JP 11184128A JP 18412899 A JP18412899 A JP 18412899A JP 2001015528 A JP2001015528 A JP 2001015528A
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- gate electrode
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Abstract
(57)【要約】
【課題】 ソース電極の端を包み込むようにゲート電極
を曲折して配置することにより、ソース・ドレイン間の
容量結合を低減しつつチップサイズを低減した半導体装
置を得る。 【解決手段】 半絶縁性の基板３１上にゲート電極３
２、ソース電極３３及びドレイン電極３４を配置してト
ランジスタセル３５を形成する。セル３５を多数本配置
し、共通ソース電極３６、３７、共通ドレイン電極３
８、３９で共通接続する。基板３１中央付近ではセル３
５の長さを長く形成し、基板３１の端部付近ではセル３
５の長さを短く形成する。ソース電極３３ａの端部を包
むようにしてゲート電極３２の曲折して延在する部分６
１を配置する。曲折して延在する部分６１の反対側に
は、共通ドレイン電極３８の略三角形に延在する部分５
２が位置する。
を曲折して配置することにより、ソース・ドレイン間の
容量結合を低減しつつチップサイズを低減した半導体装
置を得る。 【解決手段】 半絶縁性の基板３１上にゲート電極３
２、ソース電極３３及びドレイン電極３４を配置してト
ランジスタセル３５を形成する。セル３５を多数本配置
し、共通ソース電極３６、３７、共通ドレイン電極３
８、３９で共通接続する。基板３１中央付近ではセル３
５の長さを長く形成し、基板３１の端部付近ではセル３
５の長さを短く形成する。ソース電極３３ａの端部を包
むようにしてゲート電極３２の曲折して延在する部分６
１を配置する。曲折して延在する部分６１の反対側に
は、共通ドレイン電極３８の略三角形に延在する部分５
２が位置する。
Description
【０００１】
【発明の属する技術分野】本発明は、特に高周波スイッ
チング用途に用いられる半導体装置に関する。
チング用途に用いられる半導体装置に関する。
【０００２】
【従来の技術】携帯電話等の移動体用通信機器では、Ｇ
Ｈｚ帯のマイクロ波を使用している場合が多く、更には
フィルタ回路の切り替え回路などに、これらの高周波信
号を切り替えるためのスイッチ素子が用いられることが
多い（例えば、特開平９−１８１６４２号）。その素子
としては、高周波を扱うことからガリウム・砒素（Ｇａ
Ａｓ）を用いた電界効果トランジスタ（ＦＥＴ）を使用
する事が多く、これに伴って前記スイッチ回路自体を集
積化したモノリシックマイクロ波集積回路（ＭＭＩＣ）
の開発が進められている。
Ｈｚ帯のマイクロ波を使用している場合が多く、更には
フィルタ回路の切り替え回路などに、これらの高周波信
号を切り替えるためのスイッチ素子が用いられることが
多い（例えば、特開平９−１８１６４２号）。その素子
としては、高周波を扱うことからガリウム・砒素（Ｇａ
Ａｓ）を用いた電界効果トランジスタ（ＦＥＴ）を使用
する事が多く、これに伴って前記スイッチ回路自体を集
積化したモノリシックマイクロ波集積回路（ＭＭＩＣ）
の開発が進められている。
【０００３】図４（Ａ）は、ＧａＡｓ電界効果トランジ
スタの断面図を示している。ノンドープのＧａＡｓ基板
１の表面部分にＮ型不純物をドープしてＮ型のチャネル
領域２を形成し、ＧａＡｓ表面にショットキー接触する
ゲート電極３を配置し、ゲート電極３の両脇にはＧａＡ
ｓ表面にオーミック接触するソース・ドレイン電極４、
５を配置したものである。このトランジスタは、ゲート
電極３の電位によって直下のチャネル領域２内に空乏層
を形成し、もってソース電極４とドレイン電極５との間
のチャネル電流を制御するものである。
スタの断面図を示している。ノンドープのＧａＡｓ基板
１の表面部分にＮ型不純物をドープしてＮ型のチャネル
領域２を形成し、ＧａＡｓ表面にショットキー接触する
ゲート電極３を配置し、ゲート電極３の両脇にはＧａＡ
ｓ表面にオーミック接触するソース・ドレイン電極４、
５を配置したものである。このトランジスタは、ゲート
電極３の電位によって直下のチャネル領域２内に空乏層
を形成し、もってソース電極４とドレイン電極５との間
のチャネル電流を制御するものである。
【０００４】図４（Ｂ）は、ＧａＡｓ電界効果トランジ
スタを用いたスイッチ回路の一例を示している。第１と
第２のトランジスタ６、７のソース（又はドレイン）が
共通の入力端子ＩＮに接続され、各トランジスタ６、７
のゲートが抵抗Ｒ１、Ｒ２を介して第１と第２の制御端
子Ｃｔｒ１、Ｃｔｒ２に接続され、そして各トランジス
タのドレイン（又はソース）が第１と第２の出力端子Ｏ
ＵＴ１、ＯＵＴ２に接続されたものである。第１と第２
の制御端子Ｃｔｒ１、Ｃｔｒ２に印加される信号は相捕
信号であり、Ｈレベルの信号が印加されたトランジスタ
がＯＮして、入力端子ＩＮに印加された信号をどちらか
一方の出力端子に伝達するようになっている。抵抗Ｒ
１、Ｒ２は、交流接地となる制御端子Ｃｔｒ１、２の直
流電位に対してゲート電極を介して高周波信号が漏出す
ることを防止する目的で配置されている。
スタを用いたスイッチ回路の一例を示している。第１と
第２のトランジスタ６、７のソース（又はドレイン）が
共通の入力端子ＩＮに接続され、各トランジスタ６、７
のゲートが抵抗Ｒ１、Ｒ２を介して第１と第２の制御端
子Ｃｔｒ１、Ｃｔｒ２に接続され、そして各トランジス
タのドレイン（又はソース）が第１と第２の出力端子Ｏ
ＵＴ１、ＯＵＴ２に接続されたものである。第１と第２
の制御端子Ｃｔｒ１、Ｃｔｒ２に印加される信号は相捕
信号であり、Ｈレベルの信号が印加されたトランジスタ
がＯＮして、入力端子ＩＮに印加された信号をどちらか
一方の出力端子に伝達するようになっている。抵抗Ｒ
１、Ｒ２は、交流接地となる制御端子Ｃｔｒ１、２の直
流電位に対してゲート電極を介して高周波信号が漏出す
ることを防止する目的で配置されている。
【０００５】図５は、斯かるスイッチ回路を集積化し
た、半導体装置の例を示している。半絶縁性基板１１の
表面にゲート電極３、ソース電極４、およびドレイン電
極５を平行に配置してトランジスタセル８を構成し、ソ
ース電極４とドレイン電極５とが交互に配置されるよう
に多数本のトランジスタセル８を配置する。幾つかのト
ランジスタセル８が集合して、第１と第２のトランジス
タ６、７が形成される。各ソース電極４とドレイン電極
５は、共通ソース電極９、１０と共通ドレイン電極１
１、１２に共通接続される。同様に、ゲート電極３は共
通ゲート電極１３、１４に接続される。共通ソース電極
９、１０は電極パッド１５に、共通ドレイン電極１１、
１２はそれぞれ電極パッド１６、１７に、そして共通ゲ
ート電極１３は抵抗素子Ｒ１を介してパッド１８に接続
され、共通ゲート電極１４は抵抗素子Ｒ２を介してパッ
ド１９に接続される。
た、半導体装置の例を示している。半絶縁性基板１１の
表面にゲート電極３、ソース電極４、およびドレイン電
極５を平行に配置してトランジスタセル８を構成し、ソ
ース電極４とドレイン電極５とが交互に配置されるよう
に多数本のトランジスタセル８を配置する。幾つかのト
ランジスタセル８が集合して、第１と第２のトランジス
タ６、７が形成される。各ソース電極４とドレイン電極
５は、共通ソース電極９、１０と共通ドレイン電極１
１、１２に共通接続される。同様に、ゲート電極３は共
通ゲート電極１３、１４に接続される。共通ソース電極
９、１０は電極パッド１５に、共通ドレイン電極１１、
１２はそれぞれ電極パッド１６、１７に、そして共通ゲ
ート電極１３は抵抗素子Ｒ１を介してパッド１８に接続
され、共通ゲート電極１４は抵抗素子Ｒ２を介してパッ
ド１９に接続される。
【０００６】
【発明が解決しようとする課題】上記のＧａＡｓＦＥＴ
は、トランジスタセル８を矩形状の領域に配置してお
り、これにパッド１９と抵抗素子Ｒ１を配置することか
ら無駄な領域が多く、チップサイズが大きくなるという
欠点があった。
は、トランジスタセル８を矩形状の領域に配置してお
り、これにパッド１９と抵抗素子Ｒ１を配置することか
ら無駄な領域が多く、チップサイズが大きくなるという
欠点があった。
【０００７】また、高周波信号を扱うことから、ソース
・ドレイン間の信号の「漏れ」が１つの重要なトランジ
スタ特性となる、この値をある一定レベル以下に押さえ
る為には、ソース電極４、５をある一定の値（例えば、
２０μ以上）以上に離間して配置しなければならず、こ
れがチップサイズを縮小する際の弊害になる欠点があっ
た。
・ドレイン間の信号の「漏れ」が１つの重要なトランジ
スタ特性となる、この値をある一定レベル以下に押さえ
る為には、ソース電極４、５をある一定の値（例えば、
２０μ以上）以上に離間して配置しなければならず、こ
れがチップサイズを縮小する際の弊害になる欠点があっ
た。
【０００８】
【課題を解決するための手段】本発明は上述した欠点に
鑑み成されたもので、基板上に、ゲート電極と、該ゲー
ト電極の両脇に平行に延在するソース及びドレイン電極
とを、ゲート電極を挟んで前記ソース電極とドレイン電
極とが交互に配置されるようにこれらを多数本配置し、
前記ゲート電極、ソース電極及びドレイン電極のそれぞ
れを、並列接続した半導体装置であって、前記ゲート電
極の一部に、前記ソース又はドレイン電極の一方の電極
の端部を包むように曲折して延在する部分を有すること
を特徴とするものである。
鑑み成されたもので、基板上に、ゲート電極と、該ゲー
ト電極の両脇に平行に延在するソース及びドレイン電極
とを、ゲート電極を挟んで前記ソース電極とドレイン電
極とが交互に配置されるようにこれらを多数本配置し、
前記ゲート電極、ソース電極及びドレイン電極のそれぞ
れを、並列接続した半導体装置であって、前記ゲート電
極の一部に、前記ソース又はドレイン電極の一方の電極
の端部を包むように曲折して延在する部分を有すること
を特徴とするものである。
【０００９】
【発明の実施の形態】以下、本発明の実施形態について
図面を参照しながら説明する。
図面を参照しながら説明する。
【００１０】先ず図２の平面図を用いて、半導体装置の
全体を説明する。半絶縁性基板３１の表面にゲート電極
３２、ソース電極３３、およびドレイン電極３４を平行
に配置してトランジスタセル３５を構成し、ソース電極
３３とドレイン電極３４とが交互に配置されるように多
数本のトランジスタセル３５を配置する。尚、トランジ
スタセル３５部分の断面構造は図４（Ａ）に示したもの
と同一であり説明を省略する。
全体を説明する。半絶縁性基板３１の表面にゲート電極
３２、ソース電極３３、およびドレイン電極３４を平行
に配置してトランジスタセル３５を構成し、ソース電極
３３とドレイン電極３４とが交互に配置されるように多
数本のトランジスタセル３５を配置する。尚、トランジ
スタセル３５部分の断面構造は図４（Ａ）に示したもの
と同一であり説明を省略する。
【００１１】各ソース電極３３とドレイン電極３４は、
共通ソース電極３６、３７と共通ドレイン電極３８、３
９に共通接続される。同様に、ゲート電極３２は共通ゲ
ート電極４０、４１に接続される。共通ソース電極３
６、３７と共通ドレイン電極３８、３９とは、互いが対
向するように、櫛歯状の形状に形成される。また、共通
ソース電極３６、３７と共通ドレイン電極３８、３９
は、基板３１表面に拡張された部分を有し、後述する電
極パッドの形成を許可する。そして、共通ソース電極３
６、３７は電極パッド４２に、共通ドレイン電極３８、
３９はそれぞれ電極パッド４３、４４に各々接続され
る。そして共通ゲート電極４０は、抵抗素子Ｒ１に接続
され、抵抗素子Ｒ１は電極パッド４５に接続される。同
じく共通ゲート電極４１は抵抗素子Ｒ２に接続され、抵
抗素子Ｒ２は電極パッド４６に接続される。尚、電極パ
ッド４２〜４６の下部には各共通電極と同じ電極材料が
露出している。この構造は、基板表面の各電極の上部を
図示せぬ絶縁膜で被覆し、該絶縁膜を部分的に開口して
下部の電極材料を露出することにより得ることが出来
る。
共通ソース電極３６、３７と共通ドレイン電極３８、３
９に共通接続される。同様に、ゲート電極３２は共通ゲ
ート電極４０、４１に接続される。共通ソース電極３
６、３７と共通ドレイン電極３８、３９とは、互いが対
向するように、櫛歯状の形状に形成される。また、共通
ソース電極３６、３７と共通ドレイン電極３８、３９
は、基板３１表面に拡張された部分を有し、後述する電
極パッドの形成を許可する。そして、共通ソース電極３
６、３７は電極パッド４２に、共通ドレイン電極３８、
３９はそれぞれ電極パッド４３、４４に各々接続され
る。そして共通ゲート電極４０は、抵抗素子Ｒ１に接続
され、抵抗素子Ｒ１は電極パッド４５に接続される。同
じく共通ゲート電極４１は抵抗素子Ｒ２に接続され、抵
抗素子Ｒ２は電極パッド４６に接続される。尚、電極パ
ッド４２〜４６の下部には各共通電極と同じ電極材料が
露出している。この構造は、基板表面の各電極の上部を
図示せぬ絶縁膜で被覆し、該絶縁膜を部分的に開口して
下部の電極材料を露出することにより得ることが出来
る。
【００１２】図２に表わしたトランジスタセル３５は、
共通ドレイン電極３８が関与するトランジスタセル３５
（図面左半分のセル）が集合して第１のトランジスタ６
を構成し、共通ドレイン電極３９が関与するトランジス
タセル３５（図面右半分のセル）が集合して第２のトラ
ンジスタ７を構成する。抵抗素子Ｒ１、Ｒ２は数ＫΩの
抵抗値を持ち、基板３１表面に選択的に一定線幅で不純
物を拡散した拡散領域で構成している。従って、図４
（Ｂ）の回路図に対比させると、パッド４２が入力端子
ＩＮ、パッド４３が出力端子ＯＵＴ１、パッド４４が出
力端子ＯＵＴ２、パッド４５が第１の制御端子Ｃｔｒ
１、パッド４６が制御端子Ｃｔｒ２となる。電極パッド
４２は２つのトランジスタ６、７に共通接続されるため
に基板３１の中央付近でその端部に配置される。パッド
４３〜４６は、基板３１の４隅に配置される。
共通ドレイン電極３８が関与するトランジスタセル３５
（図面左半分のセル）が集合して第１のトランジスタ６
を構成し、共通ドレイン電極３９が関与するトランジス
タセル３５（図面右半分のセル）が集合して第２のトラ
ンジスタ７を構成する。抵抗素子Ｒ１、Ｒ２は数ＫΩの
抵抗値を持ち、基板３１表面に選択的に一定線幅で不純
物を拡散した拡散領域で構成している。従って、図４
（Ｂ）の回路図に対比させると、パッド４２が入力端子
ＩＮ、パッド４３が出力端子ＯＵＴ１、パッド４４が出
力端子ＯＵＴ２、パッド４５が第１の制御端子Ｃｔｒ
１、パッド４６が制御端子Ｃｔｒ２となる。電極パッド
４２は２つのトランジスタ６、７に共通接続されるため
に基板３１の中央付近でその端部に配置される。パッド
４３〜４６は、基板３１の４隅に配置される。
【００１３】図３は、基板３１上の各領域を説明するた
めの平面図である。図面を簡素化するためにゲート電極
３３他の表示を省いてある。基板３１のほぼ中央付近に
配置した電極パッド４２の下方に、基板３１の第１領域
５０が位置し、基板の隅に配置した電極パッド４３、４
５の間、及び電極パッド４４、４６の間に第２領域５１
が位置する。第２領域５１は、第１領域５０に対して電
極パッド４３、４４の大きさの分だけ長さが減じられた
大きさを持つ。つまり、第１領域５０の一方の端５０ａ
は電極パッド４２に隣接し、第１領域５０の他方の端５
０ｂは基板３１の端部に隣接する。第２領域５１の一方
の端５１ａは電極パッド４５に隣接し、他方の端５１ｂ
は電極パッド４３に隣接する。そしてもう一つの端５１
ｃは基板３１の端部に隣接する。
めの平面図である。図面を簡素化するためにゲート電極
３３他の表示を省いてある。基板３１のほぼ中央付近に
配置した電極パッド４２の下方に、基板３１の第１領域
５０が位置し、基板の隅に配置した電極パッド４３、４
５の間、及び電極パッド４４、４６の間に第２領域５１
が位置する。第２領域５１は、第１領域５０に対して電
極パッド４３、４４の大きさの分だけ長さが減じられた
大きさを持つ。つまり、第１領域５０の一方の端５０ａ
は電極パッド４２に隣接し、第１領域５０の他方の端５
０ｂは基板３１の端部に隣接する。第２領域５１の一方
の端５１ａは電極パッド４５に隣接し、他方の端５１ｂ
は電極パッド４３に隣接する。そしてもう一つの端５１
ｃは基板３１の端部に隣接する。
【００１４】第１の領域５０においては、トランジスタ
セル３５が第１の長さで略均等の長さで配置される。こ
の場合のセルの長さとは、ゲート電極３３の下部にチャ
ネルを構成する為のチャネル領域が存在する部分の長さ
のことを言う。前記セルの長さは５００〜８００μの長
さを持つ。これに対して、第２領域５１では前記セルの
長さが前記第１の長さよりも短い第２の長さを有し、そ
の長さは２００〜４００μである。第１領域５０と第２
領域５１との間の領域では、セル３５が前記第１と第２
の長さの中間の長さで形成される。つまり、第１領域５
０から第２領域に５１に向かうに従って、徐々に長さが
短くなるように形成される。セル３５の本数については
任意である。
セル３５が第１の長さで略均等の長さで配置される。こ
の場合のセルの長さとは、ゲート電極３３の下部にチャ
ネルを構成する為のチャネル領域が存在する部分の長さ
のことを言う。前記セルの長さは５００〜８００μの長
さを持つ。これに対して、第２領域５１では前記セルの
長さが前記第１の長さよりも短い第２の長さを有し、そ
の長さは２００〜４００μである。第１領域５０と第２
領域５１との間の領域では、セル３５が前記第１と第２
の長さの中間の長さで形成される。つまり、第１領域５
０から第２領域に５１に向かうに従って、徐々に長さが
短くなるように形成される。セル３５の本数については
任意である。
【００１５】抵抗素子Ｒ１は、第２領域５１と電極パッ
ド４５との間の領域、及び電極パッド４２、４５の間の
領域を利用して配置される。同じく抵抗素子Ｒ２は、第
２領域５１と電極パッド４６との間の領域、及び電極パ
ッド４２、４６の間の領域を利用して配置される（図２
参照）。この場合、前記拡散領域のパターンが蛇行して
も良い。共通ドレイン電極３８のパターンは、第２領域
５１から第２領域５０にかけて略三角形に拡張した部分
５２を具備する。拡張した部分５２は、各ドレイン電極
３４から電極パッド４３に流れるドレイン電流に対し
て、共通ドレイン電極３８の抵抗成分を低減する役割を
果たす。
ド４５との間の領域、及び電極パッド４２、４５の間の
領域を利用して配置される。同じく抵抗素子Ｒ２は、第
２領域５１と電極パッド４６との間の領域、及び電極パ
ッド４２、４６の間の領域を利用して配置される（図２
参照）。この場合、前記拡散領域のパターンが蛇行して
も良い。共通ドレイン電極３８のパターンは、第２領域
５１から第２領域５０にかけて略三角形に拡張した部分
５２を具備する。拡張した部分５２は、各ドレイン電極
３４から電極パッド４３に流れるドレイン電流に対し
て、共通ドレイン電極３８の抵抗成分を低減する役割を
果たす。
【００１６】図１は、略三角形に拡張した部分５２の近
傍を示す拡大平面図である。ゲート電極３２に対してソ
ース電極３３とドレイン電極３４とが交互に配置され、
ゲート電極３２とソース・ドレイン電極３３、３４は層
間絶縁されている。共通ゲート電極４０は共通ソース電
極３６側に配置され、共通ソース電極３６とドレイン電
極３４の先端部分との間に延在する。ゲート電極３２は
チャネル領域６０の表面にショットキー接触し、ソース
・ドレイン電極３３、３４はチャネル領域６０の表面に
オーミック接触する。チャネル領域６０は、ゲート電極
３２の長さに合致するような形状に形成されている。チ
ャネル領域６０は、全てのゲート電極３２に対して共通
である。
傍を示す拡大平面図である。ゲート電極３２に対してソ
ース電極３３とドレイン電極３４とが交互に配置され、
ゲート電極３２とソース・ドレイン電極３３、３４は層
間絶縁されている。共通ゲート電極４０は共通ソース電
極３６側に配置され、共通ソース電極３６とドレイン電
極３４の先端部分との間に延在する。ゲート電極３２は
チャネル領域６０の表面にショットキー接触し、ソース
・ドレイン電極３３、３４はチャネル領域６０の表面に
オーミック接触する。チャネル領域６０は、ゲート電極
３２の長さに合致するような形状に形成されている。チ
ャネル領域６０は、全てのゲート電極３２に対して共通
である。
【００１７】ゲート電極３２の一部には、曲折して延在
する部分６１を形成している。部分６１は、共通ドレイ
ン領域３８の略三角形に拡張した部分５２に近接するソ
ース電極３３ａの端を包み込むように延在する。図４
（Ｂ）の回路図に従えば、第１又は第２のトランジスタ
がＯＦＦ動作するとき、ゲート電極３２には例えば０Ｖ
の如き一定電圧（交流接地となる）が印加され、ソース
電極３３には伝達すべき高周波信号が印加される。この
とき容量結合によってドレイン電極３４に前記高周波信
号が漏洩することを防止するため、ソース電極３３とド
レイン電極３４との配線間距離は、例えば２０μ以上
（図示ａ）の距離を保つようにパターン設計が成され
る。と同時に、ゲート電極３２には交流接地電位が印加
されることから、ゲート電極３２はソース電極３３とド
レイン電極３４との間（共通電極を含め）のシールド電
極としての役割を果たす。図１に於いて、ゲート電極３
２をチャネル領域６０よりも突出させて延在させたの
は、ソース・ドレイン間のシールド効果を意図したもの
である。そして、ソース電極３３ａに於いては略三角形
に拡張した部分５２が斜めに延在するので、その端を包
むように延在させた、曲折して延在する部分６１が同様
にソース・ドレイン間のシールド効果を果たしている。
これにより、ソース・ドレイン間の容量結合を緩和して
ＯＦＦ動作時の漏れ電力を低減する。更に、これらのシ
ールド効果によって、ソース電極３３ａと共通ドレイン
領域３８との間隔を狭める事が出来るので、チップサイ
ズを縮小することが出来る。
する部分６１を形成している。部分６１は、共通ドレイ
ン領域３８の略三角形に拡張した部分５２に近接するソ
ース電極３３ａの端を包み込むように延在する。図４
（Ｂ）の回路図に従えば、第１又は第２のトランジスタ
がＯＦＦ動作するとき、ゲート電極３２には例えば０Ｖ
の如き一定電圧（交流接地となる）が印加され、ソース
電極３３には伝達すべき高周波信号が印加される。この
とき容量結合によってドレイン電極３４に前記高周波信
号が漏洩することを防止するため、ソース電極３３とド
レイン電極３４との配線間距離は、例えば２０μ以上
（図示ａ）の距離を保つようにパターン設計が成され
る。と同時に、ゲート電極３２には交流接地電位が印加
されることから、ゲート電極３２はソース電極３３とド
レイン電極３４との間（共通電極を含め）のシールド電
極としての役割を果たす。図１に於いて、ゲート電極３
２をチャネル領域６０よりも突出させて延在させたの
は、ソース・ドレイン間のシールド効果を意図したもの
である。そして、ソース電極３３ａに於いては略三角形
に拡張した部分５２が斜めに延在するので、その端を包
むように延在させた、曲折して延在する部分６１が同様
にソース・ドレイン間のシールド効果を果たしている。
これにより、ソース・ドレイン間の容量結合を緩和して
ＯＦＦ動作時の漏れ電力を低減する。更に、これらのシ
ールド効果によって、ソース電極３３ａと共通ドレイン
領域３８との間隔を狭める事が出来るので、チップサイ
ズを縮小することが出来る。
【００１８】この様に、本発明の半導体装置によれば、
曲折して延在する部分６１を設けたことにより、ソース
・ドレイン間の容量結合を緩和し、更には半導体チップ
のチップサイズを縮小できるものである。
曲折して延在する部分６１を設けたことにより、ソース
・ドレイン間の容量結合を緩和し、更には半導体チップ
のチップサイズを縮小できるものである。
【００１９】尚、本発明に於いてソース電極をドレイン
電極に、ドレイン電極をソース電極に、共通ソース電極
を共通ドレイン電極に、共通ドレイン電極を共通ソース
領域に、各々読み替えることが可能なことは言うまでも
ない。
電極に、ドレイン電極をソース電極に、共通ソース電極
を共通ドレイン電極に、共通ドレイン電極を共通ソース
領域に、各々読み替えることが可能なことは言うまでも
ない。
【００２０】
【発明の効果】この様に、トランジスタセル３５の長さ
を変更し、電極パッド間の余白部分（第２領域）を利用
することによって、チップサイズを縮小した半導体装置
を得ることが出来る利点を有する。更に、共通ドレイン
電極３８の略三角形に拡張した部分５２において、曲折
して延在する部分６１を形成することにより、ソース・
ドレイン間の容量結合を緩和し、チップサイズを縮小で
きる。
を変更し、電極パッド間の余白部分（第２領域）を利用
することによって、チップサイズを縮小した半導体装置
を得ることが出来る利点を有する。更に、共通ドレイン
電極３８の略三角形に拡張した部分５２において、曲折
して延在する部分６１を形成することにより、ソース・
ドレイン間の容量結合を緩和し、チップサイズを縮小で
きる。
【図１】本発明を説明するための平面図である。
【図２】本発明を説明するための平面図である。
【図３】本発明を説明するための平面図である。
【図４】従来例を説明するための（Ａ）断面図、（Ｂ）
回路図である。
回路図である。
【図５】従来例を説明するための平面図である。
Claims (6)
- 【請求項１】 基板上に、ゲート電極と、該ゲート電極
の両脇に平行に延在するソース及びドレイン電極とを配
置した半導体装置に於いて、 前記ゲート電極が、前記ソース又はドレイン電極の一方
の電極の端部を包むように曲折して延在することを特徴
とする半導体装置。 - 【請求項２】 基板上に、ゲート電極と、該ゲート電極
の両脇に平行に延在するソース及びドレイン電極とを、
ゲート電極を挟んで前記ソース電極とドレイン電極とが
交互に配置されるようにこれらを多数本配置し、 前記ゲート電極、ソース電極及びドレイン電極のそれぞ
れを、並列接続した半導体装置であって、 前記ゲート電極の一部に、前記ソース又はドレイン電極
の一方の電極の端部を包むように曲折して延在する部分
を有することを特徴とする半導体装置。 - 【請求項３】 前記基板が半絶縁性基板であることを特
徴とする請求項２記載の半導体装置。 - 【請求項４】 前記曲折して延在する部分の他方に、前
記ソース又はドレイン電極の他方の電極が位置すること
を特徴とする請求項２記載の半導体装置。 - 【請求項５】 １つの半導体基板上に少なくとも第１と
第２の２つのトランジスタを集積化した半導体装置であ
って、 前記基板上に、ゲート電極と、該ゲート電極の両脇に平
行に延在するソース及びドレイン電極とを、ゲート電極
を挟んで前記ソース電極とドレイン電極とが交互に配置
されるようにこれらを多数本配置し、 前記ゲート電極、ソース電極及びドレイン電極のそれぞ
れを、各共通電極で並列接続して前記第１と第２のトラ
ンジスタを構成し、 前記ゲート電極の一部に、前記ソース又はドレイン電極
の一方の電極の端部を包むように曲折して延在する部分
を有することを特徴とする半導体装置。 - 【請求項６】 前記第１のトランジスタのゲート電極
と、前記第２のトランジスタのゲート電極とに、互いに
相補の制御信号が印加されるように構成したことを特徴
とする請求項５記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11184128A JP2001015528A (ja) | 1999-06-29 | 1999-06-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11184128A JP2001015528A (ja) | 1999-06-29 | 1999-06-29 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001015528A true JP2001015528A (ja) | 2001-01-19 |
Family
ID=16147879
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11184128A Withdrawn JP2001015528A (ja) | 1999-06-29 | 1999-06-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001015528A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7498616B2 (en) | 2005-04-28 | 2009-03-03 | Sanyo Electric Co., Ltd. | Compound semiconductor switch circuit device |
| JP2009141379A (ja) * | 2009-01-21 | 2009-06-25 | Renesas Technology Corp | スイッチング素子並びにそれを用いたアンテナスイッチ回路及び高周波モジュール |
| CN112614893A (zh) * | 2016-05-18 | 2021-04-06 | 罗姆股份有限公司 | 半导体器件 |
-
1999
- 1999-06-29 JP JP11184128A patent/JP2001015528A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7498616B2 (en) | 2005-04-28 | 2009-03-03 | Sanyo Electric Co., Ltd. | Compound semiconductor switch circuit device |
| JP2009141379A (ja) * | 2009-01-21 | 2009-06-25 | Renesas Technology Corp | スイッチング素子並びにそれを用いたアンテナスイッチ回路及び高周波モジュール |
| CN112614893A (zh) * | 2016-05-18 | 2021-04-06 | 罗姆股份有限公司 | 半导体器件 |
| CN112614893B (zh) * | 2016-05-18 | 2024-03-12 | 罗姆股份有限公司 | 半导体器件 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050714 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20051226 |
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| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071108 |
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Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20090709 |