JP3443367B2 - 半導体装置 - Google Patents
半導体装置Info
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Description
【０００１】
【発明の属する技術分野】本発明は、特に高周波スイッ
チング用途に用いられる半導体装置に関する。
チング用途に用いられる半導体装置に関する。
【０００２】
【従来の技術】携帯電話等の移動体用通信機器では、Ｇ
Ｈｚ帯のマイクロ波を使用している場合が多く、更には
フィルタ回路の切り替え回路などに、これらの高周波信
号を切り替えるためのスイッチ素子が用いられることが
多い（例えば、特開平９−１８１６４２号）。その素子
としては、高周波を扱うことからガリウム・砒素（Ｇａ
Ａｓ）を用いた電界効果トランジスタ（ＦＥＴ）を使用
する事が多く、これに伴って前記スイッチ回路自体を集
積化したモノリシックマイクロ波集積回路（ＭＭＩＣ）
の開発が進められている。
Ｈｚ帯のマイクロ波を使用している場合が多く、更には
フィルタ回路の切り替え回路などに、これらの高周波信
号を切り替えるためのスイッチ素子が用いられることが
多い（例えば、特開平９−１８１６４２号）。その素子
としては、高周波を扱うことからガリウム・砒素（Ｇａ
Ａｓ）を用いた電界効果トランジスタ（ＦＥＴ）を使用
する事が多く、これに伴って前記スイッチ回路自体を集
積化したモノリシックマイクロ波集積回路（ＭＭＩＣ）
の開発が進められている。
【０００３】図４（Ａ）は、ＧａＡｓ電界効果トランジ
スタの断面図を示している。ノンドープのＧａＡｓ基板
１の表面部分にＮ型不純物をドープしてＮ型のチャネル
領域２を形成し、ＧａＡｓ表面にショットキー接触する
ゲート電極３を配置し、ゲート電極３の両脇にはＧａＡ
ｓ表面にオーミック接触するソース・ドレイン電極４、
５を配置したものである。このトランジスタは、ゲート
電極３の電位によって直下のチャネル領域２内に空乏層
を形成し、もってソース電極４とドレイン電極５との間
のチャネル電流を制御するものである。
スタの断面図を示している。ノンドープのＧａＡｓ基板
１の表面部分にＮ型不純物をドープしてＮ型のチャネル
領域２を形成し、ＧａＡｓ表面にショットキー接触する
ゲート電極３を配置し、ゲート電極３の両脇にはＧａＡ
ｓ表面にオーミック接触するソース・ドレイン電極４、
５を配置したものである。このトランジスタは、ゲート
電極３の電位によって直下のチャネル領域２内に空乏層
を形成し、もってソース電極４とドレイン電極５との間
のチャネル電流を制御するものである。
【０００４】図４（Ｂ）は、ＧａＡｓ電界効果トランジ
スタを用いたスイッチ回路の一例を示している。第１と
第２のトランジスタ６、７のソース（又はドレイン）が
共通の入力端子ＩＮに接続され、各トランジスタ６、７
のゲートが抵抗Ｒ１、Ｒ２を介して第１と第２の制御端
子Ｃｔｒ１、Ｃｔｒ２に接続され、そして各トランジス
タのドレイン（又はソース）が第１と第２の出力端子Ｏ
ＵＴ１、ＯＵＴ２に接続されたものである。第１と第２
の制御端子Ｃｔｒ１、Ｃｔｒ２に印加される信号は相補
信号であり、Ｈレベルの信号が印加されたトランジスタ
がＯＮして、入力端子ＩＮに印加された信号をどちらか
一方の出力端子に伝達するようになっている。抵抗Ｒ
１、Ｒ２は、交流接地となる制御端子Ｃｔｒ１、２の直
流電位に対してゲート電極を介して高周波信号が漏出す
ることを防止する目的で配置されている。
スタを用いたスイッチ回路の一例を示している。第１と
第２のトランジスタ６、７のソース（又はドレイン）が
共通の入力端子ＩＮに接続され、各トランジスタ６、７
のゲートが抵抗Ｒ１、Ｒ２を介して第１と第２の制御端
子Ｃｔｒ１、Ｃｔｒ２に接続され、そして各トランジス
タのドレイン（又はソース）が第１と第２の出力端子Ｏ
ＵＴ１、ＯＵＴ２に接続されたものである。第１と第２
の制御端子Ｃｔｒ１、Ｃｔｒ２に印加される信号は相補
信号であり、Ｈレベルの信号が印加されたトランジスタ
がＯＮして、入力端子ＩＮに印加された信号をどちらか
一方の出力端子に伝達するようになっている。抵抗Ｒ
１、Ｒ２は、交流接地となる制御端子Ｃｔｒ１、２の直
流電位に対してゲート電極を介して高周波信号が漏出す
ることを防止する目的で配置されている。
【０００５】図５は、斯かるスイッチ回路を集積化し
た、半導体装置の例を示している。半絶縁性基板１１の
表面にゲート電極３、ソース電極４、およびドレイン電
極５を平行に配置してトランジスタセル８を構成し、ソ
ース電極４とドレイン電極５とが交互に配置されるよう
に多数本のトランジスタセル８を配置する。幾つかのト
ランジスタセル８が集合して、第１と第２のトランジス
タ６、７が形成される。各ソース電極４とドレイン電極
５は、共通ソース電極９、１０と共通ドレイン電極１
１、１２に共通接続される。同様に、ゲート電極３は共
通ゲート電極１３、１４に接続される。共通ソース電極
９、１０は電極パッド１５に、共通ドレイン電極１１、
１２はそれぞれ電極パッド１６、１７に、そして共通ゲ
ート電極１３は抵抗素子Ｒ１を介してパッド１８に接続
され、共通ゲート電極１４は抵抗素子Ｒ２を介してパッ
ド１９に接続される。
た、半導体装置の例を示している。半絶縁性基板１１の
表面にゲート電極３、ソース電極４、およびドレイン電
極５を平行に配置してトランジスタセル８を構成し、ソ
ース電極４とドレイン電極５とが交互に配置されるよう
に多数本のトランジスタセル８を配置する。幾つかのト
ランジスタセル８が集合して、第１と第２のトランジス
タ６、７が形成される。各ソース電極４とドレイン電極
５は、共通ソース電極９、１０と共通ドレイン電極１
１、１２に共通接続される。同様に、ゲート電極３は共
通ゲート電極１３、１４に接続される。共通ソース電極
９、１０は電極パッド１５に、共通ドレイン電極１１、
１２はそれぞれ電極パッド１６、１７に、そして共通ゲ
ート電極１３は抵抗素子Ｒ１を介してパッド１８に接続
され、共通ゲート電極１４は抵抗素子Ｒ２を介してパッ
ド１９に接続される。
【０００６】
【発明が解決しようとする課題】上記のＧａＡｓＦＥＴ
は、トランジスタセル８を矩形状の領域に配置してお
り、この外側にパッド１６〜１９と抵抗素子Ｒ１、Ｒ２
を配置することから、チップに無駄な領域が多く、チッ
プサイズが大きくなるという欠点があった。
は、トランジスタセル８を矩形状の領域に配置してお
り、この外側にパッド１６〜１９と抵抗素子Ｒ１、Ｒ２
を配置することから、チップに無駄な領域が多く、チッ
プサイズが大きくなるという欠点があった。
【０００７】
【課題を解決するための手段】本発明は上述した欠点に
鑑み成されたもので、基板上にトランジスタセルを多数
本配置し、これらのトランジスタセルを電極で並列接続
して外部接続用の電極パッドに導出した半導体装置であ
って、前記電極パッドを半導体チップの角部に配置し、
前記トランジスタセルを、前記半導体チップの中央付近
に位置する第１領域から、前記２つの接続パッドの間で
且つ前記半導体チップの端に近接する第２領域まで並設
すると共に、前記第１領域の前記トランジスタセルの長
さに対して前記第２領域のトランジスタセルの長さを短
く構成したことを特徴とするものである。
鑑み成されたもので、基板上にトランジスタセルを多数
本配置し、これらのトランジスタセルを電極で並列接続
して外部接続用の電極パッドに導出した半導体装置であ
って、前記電極パッドを半導体チップの角部に配置し、
前記トランジスタセルを、前記半導体チップの中央付近
に位置する第１領域から、前記２つの接続パッドの間で
且つ前記半導体チップの端に近接する第２領域まで並設
すると共に、前記第１領域の前記トランジスタセルの長
さに対して前記第２領域のトランジスタセルの長さを短
く構成したことを特徴とするものである。
【０００８】
【発明の実施の形態】以下、本発明の実施形態について
図面を参照しながら説明する。
図面を参照しながら説明する。
【０００９】図１は、本発明の半導体装置を示す平面図
である。半絶縁性基板３１の表面にゲート電極３２、ソ
ース電極３３、およびドレイン電極３４を平行に配置し
てトランジスタセル３５を構成し、ソース電極３３とド
レイン電極３４とが交互に配置されるように多数本のト
ランジスタセル３５を配置する。尚、トランジスタセル
３５部分の断面構造は図４（Ａ）に示したものと同一で
あり説明を省略する。
である。半絶縁性基板３１の表面にゲート電極３２、ソ
ース電極３３、およびドレイン電極３４を平行に配置し
てトランジスタセル３５を構成し、ソース電極３３とド
レイン電極３４とが交互に配置されるように多数本のト
ランジスタセル３５を配置する。尚、トランジスタセル
３５部分の断面構造は図４（Ａ）に示したものと同一で
あり説明を省略する。
【００１０】各ソース電極３３とドレイン電極３４は、
共通ソース電極３６、３７と共通ドレイン電極３８、３
９に共通接続される。同様に、ゲート電極３２は共通ゲ
ート電極４０、４１に接続される。共通ソース電極３
６、３７と共通ドレイン電極３８、３９とは、互いが対
向するように、櫛歯状の形状に形成される。また、共通
ソース電極３６、３７と共通ドレイン電極３８、３９
は、基板３１表面に拡張された部分を有し、後述する電
極パッドの形成を許可する。そして、共通ソース電極３
６、３７は電極パッド４２に、共通ドレイン電極３８、
３９はそれぞれ電極パッド４３、４４に各々接続され
る。そして共通ゲート電極４０は、抵抗素子Ｒ１に接続
され、抵抗素子Ｒ１は電極パッド４５に接続される。同
じく共通ゲート電極４１は抵抗素子Ｒ２に接続され、抵
抗素子Ｒ２は電極パッド４６に接続される。尚、電極パ
ッド４２〜４６の下部には各共通電極と同じ電極材料が
露出している。この構造は、基板表面の各電極の上部を
図示せぬ絶縁膜で被覆し、該絶縁膜を部分的に開口して
下部の電極材料を露出することにより得ることが出来
る。
共通ソース電極３６、３７と共通ドレイン電極３８、３
９に共通接続される。同様に、ゲート電極３２は共通ゲ
ート電極４０、４１に接続される。共通ソース電極３
６、３７と共通ドレイン電極３８、３９とは、互いが対
向するように、櫛歯状の形状に形成される。また、共通
ソース電極３６、３７と共通ドレイン電極３８、３９
は、基板３１表面に拡張された部分を有し、後述する電
極パッドの形成を許可する。そして、共通ソース電極３
６、３７は電極パッド４２に、共通ドレイン電極３８、
３９はそれぞれ電極パッド４３、４４に各々接続され
る。そして共通ゲート電極４０は、抵抗素子Ｒ１に接続
され、抵抗素子Ｒ１は電極パッド４５に接続される。同
じく共通ゲート電極４１は抵抗素子Ｒ２に接続され、抵
抗素子Ｒ２は電極パッド４６に接続される。尚、電極パ
ッド４２〜４６の下部には各共通電極と同じ電極材料が
露出している。この構造は、基板表面の各電極の上部を
図示せぬ絶縁膜で被覆し、該絶縁膜を部分的に開口して
下部の電極材料を露出することにより得ることが出来
る。
【００１１】図１に表わしたトランジスタセル３５は、
共通ドレイン電極３８が関与するトランジスタセル３５
（図面左半分のセル）が集合して第１のトランジスタ６
を構成し、共通ドレイン電極３９が関与するトランジス
タセル３５（図面右半分のセル）が集合して第２のトラ
ンジスタ７を構成する。抵抗素子Ｒ１、Ｒ２は数ＫΩの
抵抗値を持ち、基板３１表面に選択的に一定線幅で不純
物を拡散した拡散領域で構成している。従って、図４
（Ｂ）の回路図に対比させると、パッド４２が入力端子
ＩＮ、パッド４３が出力端子ＯＵＴ１、パッド４４が出
力端子ＯＵＴ２、パッド４５が第１の制御端子Ｃｔｒ
１、パッド４６が制御端子Ｃｔｒ２となる。電極パッド
４２は２つのトランジスタ６、７に共通接続されるため
に基板３１の中央付近でその端部に配置される。パッド
４３〜４６は、基板３１の４隅に配置される。
共通ドレイン電極３８が関与するトランジスタセル３５
（図面左半分のセル）が集合して第１のトランジスタ６
を構成し、共通ドレイン電極３９が関与するトランジス
タセル３５（図面右半分のセル）が集合して第２のトラ
ンジスタ７を構成する。抵抗素子Ｒ１、Ｒ２は数ＫΩの
抵抗値を持ち、基板３１表面に選択的に一定線幅で不純
物を拡散した拡散領域で構成している。従って、図４
（Ｂ）の回路図に対比させると、パッド４２が入力端子
ＩＮ、パッド４３が出力端子ＯＵＴ１、パッド４４が出
力端子ＯＵＴ２、パッド４５が第１の制御端子Ｃｔｒ
１、パッド４６が制御端子Ｃｔｒ２となる。電極パッド
４２は２つのトランジスタ６、７に共通接続されるため
に基板３１の中央付近でその端部に配置される。パッド
４３〜４６は、基板３１の４隅に配置される。
【００１２】図２は、基板３１上の各領域を説明するた
めの平面図である。図面を簡素化するためにゲート電極
３２他の表示を省いてある。基板３１のほぼ中央付近に
配置した電極パッド４２の下方に、基板３１の第１領域
５０が位置し、基板の隅に配置した電極パッド４３、４
５の間、及び電極パッド４４、４６の間に第２領域５１
が位置する。第２領域５１は、第１領域５０に対して電
極パッド４３、４４の大きさの分だけ長さが減じられた
大きさを持つ。つまり、第１領域５０の一方の端５０ａ
は電極パッド４２に隣接し、第１領域５０の他方の端５
０ｂは基板３１の端部に隣接する。第２領域５１の一方
の端５１ａは電極パッド４５に隣接し、他方の端５１ｂ
は電極パッド４３に隣接する。そしてもう一つの端５１
ｃは基板３１の端部に隣接する。
めの平面図である。図面を簡素化するためにゲート電極
３２他の表示を省いてある。基板３１のほぼ中央付近に
配置した電極パッド４２の下方に、基板３１の第１領域
５０が位置し、基板の隅に配置した電極パッド４３、４
５の間、及び電極パッド４４、４６の間に第２領域５１
が位置する。第２領域５１は、第１領域５０に対して電
極パッド４３、４４の大きさの分だけ長さが減じられた
大きさを持つ。つまり、第１領域５０の一方の端５０ａ
は電極パッド４２に隣接し、第１領域５０の他方の端５
０ｂは基板３１の端部に隣接する。第２領域５１の一方
の端５１ａは電極パッド４５に隣接し、他方の端５１ｂ
は電極パッド４３に隣接する。そしてもう一つの端５１
ｃは基板３１の端部に隣接する。
【００１３】第１の領域５０においては、トランジスタ
セル３５が第１の長さで略均等の長さで配置される。こ
の場合のセルの長さとは、ゲート電極３２の下部にチャ
ネルを構成する為のチャネル領域が存在する部分の長さ
のことを言う。前記セルの長さは５００〜８００μの長
さを持つ。これに対して、第２領域５１では前記セルの
長さが前記第１の長さよりも短い第２の長さを有し、そ
の長さは２００〜４００μである。第１領域５０と第２
領域５１との間の領域では、セル３５が前記第１と第２
の長さの中間の長さで形成される。つまり、第１領域５
０から第２領域に５１に向かうに従って、徐々に長さが
短くなるように形成される。セル３５の本数については
任意である。
セル３５が第１の長さで略均等の長さで配置される。こ
の場合のセルの長さとは、ゲート電極３２の下部にチャ
ネルを構成する為のチャネル領域が存在する部分の長さ
のことを言う。前記セルの長さは５００〜８００μの長
さを持つ。これに対して、第２領域５１では前記セルの
長さが前記第１の長さよりも短い第２の長さを有し、そ
の長さは２００〜４００μである。第１領域５０と第２
領域５１との間の領域では、セル３５が前記第１と第２
の長さの中間の長さで形成される。つまり、第１領域５
０から第２領域に５１に向かうに従って、徐々に長さが
短くなるように形成される。セル３５の本数については
任意である。
【００１４】抵抗素子Ｒ１は、第２領域５１と電極パッ
ド４５との間の領域、及び電極パッド４２、４５の間の
領域を利用して配置される。同じく抵抗素子Ｒ２は、第
２領域５１と電極パッド４６との間の領域、及び電極パ
ッド４２、４６の間の領域を利用して配置される（図
１、図２参照）。この場合、前記拡散領域のパターンが
蛇行しても良い。
ド４５との間の領域、及び電極パッド４２、４５の間の
領域を利用して配置される。同じく抵抗素子Ｒ２は、第
２領域５１と電極パッド４６との間の領域、及び電極パ
ッド４２、４６の間の領域を利用して配置される（図
１、図２参照）。この場合、前記拡散領域のパターンが
蛇行しても良い。
【００１５】図３は、第２領域５１近傍の共通ドレイン
電極３８を示す拡大平面図である。共通ドレイン電極３
８のパターンは、第２領域５１から第１領域５０（図示
せず）にかけて略三角形に拡張した部分５２を具備す
る。拡張した部分５２は、各ドレイン電極３４から電極
パッド４３に流れるドレイン電流ｉ１、ｉ２、ｉ３に対
して、共通ドレイン電極３８の抵抗成分を低減する役割
を果たす。電極パッド４３から遠方に位置する共通ドレ
イン電極３８ａでは、流れるドレイン電流が電流ｉ１、
ｉ２の和程度であってその値が小さいので、共通ドレイ
ン電極３８ａの線幅を小さくできる。第２領域５０に配
置されたトランジスタセル３５から流入するドレイン電
流ｉ４〜ｉ７に対しては、略矩形に形成された拡張部分
５３が、同じくドレインの抵抗成分を低減する働きを果
たす。
電極３８を示す拡大平面図である。共通ドレイン電極３
８のパターンは、第２領域５１から第１領域５０（図示
せず）にかけて略三角形に拡張した部分５２を具備す
る。拡張した部分５２は、各ドレイン電極３４から電極
パッド４３に流れるドレイン電流ｉ１、ｉ２、ｉ３に対
して、共通ドレイン電極３８の抵抗成分を低減する役割
を果たす。電極パッド４３から遠方に位置する共通ドレ
イン電極３８ａでは、流れるドレイン電流が電流ｉ１、
ｉ２の和程度であってその値が小さいので、共通ドレイ
ン電極３８ａの線幅を小さくできる。第２領域５０に配
置されたトランジスタセル３５から流入するドレイン電
流ｉ４〜ｉ７に対しては、略矩形に形成された拡張部分
５３が、同じくドレインの抵抗成分を低減する働きを果
たす。
【００１６】この様に、本発明の半導体装置によれば、
セル３５の長さを場所によって変更し、例えば電極パッ
ド４３、４５の間の余白部分（第２領域５１）にも配置
したことによって、セルの全体の長さ（チャネル長）を
維持したままで半導体チップのチップサイズを縮小でき
るものである。
セル３５の長さを場所によって変更し、例えば電極パッ
ド４３、４５の間の余白部分（第２領域５１）にも配置
したことによって、セルの全体の長さ（チャネル長）を
維持したままで半導体チップのチップサイズを縮小でき
るものである。
【００１７】また、第１領域５０と第２領域５１との間
に略三角形に拡張した部分５２を具備することにより、
共通ドレイン電極３８の抵抗成分を低減したままで、共
通ドレイン電極３８ａの線幅を小さくできるので、これ
もチップサイズの低減効果を生むことが出来る。
に略三角形に拡張した部分５２を具備することにより、
共通ドレイン電極３８の抵抗成分を低減したままで、共
通ドレイン電極３８ａの線幅を小さくできるので、これ
もチップサイズの低減効果を生むことが出来る。
【００１８】尚、本発明に於いてソース電極をドレイン
電極に、ドレイン電極をソース電極に、共通ソース電極
を共通ドレイン電極に、共通ドレイン電極を共通ソース
領域に、各々読み替えることが可能なことは言うまでも
ない。
電極に、ドレイン電極をソース電極に、共通ソース電極
を共通ドレイン電極に、共通ドレイン電極を共通ソース
領域に、各々読み替えることが可能なことは言うまでも
ない。
【００１９】
【発明の効果】この様に、トランジスタセル３５の長さ
を変更し、電極パッド間の余白部分（第２領域）を利用
することによって、チップサイズを縮小した半導体装置
を得ることが出来る利点を有する。更に、共通ドレイン
電極３８に略三角形に拡張した部分５２を形成すること
により、共通ドレイン電極３８の直流抵抗成分を低減
し、更には遠方に配置される共通ドレイン電極３８ａの
線幅を細くすることが出来るので、更にチップサイズを
低減できる利点を有する。
を変更し、電極パッド間の余白部分（第２領域）を利用
することによって、チップサイズを縮小した半導体装置
を得ることが出来る利点を有する。更に、共通ドレイン
電極３８に略三角形に拡張した部分５２を形成すること
により、共通ドレイン電極３８の直流抵抗成分を低減
し、更には遠方に配置される共通ドレイン電極３８ａの
線幅を細くすることが出来るので、更にチップサイズを
低減できる利点を有する。
【図１】本発明を説明するための平面図である。
【図２】本発明を説明するための平面図である。
【図３】本発明を説明するための拡大平面図である。
【図４】従来例を説明するための（Ａ）断面図、（Ｂ）
回路図である。
回路図である。
【図５】従来例を説明するための平面図である。
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/338
H01L 29/812
H01L 27/095
Claims (3)
- 【請求項１】 基板上にトランジスタセルを多数本配置
し、これらのトランジスタセルを電極で並列接続して外
部接続用の電極パッドに導出した半導体装置であって、 前記電極パッドを半導体チップの角部に配置し、 前記トランジスタセルを、前記半導体チップの中央付近
に位置する第１領域から、前記２つの接続パッドの間で
且つ前記半導体チップの端に近接する第２領域まで並設
すると共に、 前記第１領域の前記トランジスタセルの長さに対して前
記第２領域のトランジスタセルの長さを短く構成したこ
とを特徴とする半導体装置。 - 【請求項２】 前記基板が半絶縁性基板であり、且つ前
記トランジスタセルが、前記半絶縁性基板にショットキ
ー接触するゲート電極と、前記半絶縁性基板にオーミッ
ク接触するソース及びドレイン電極からなることを特徴
とする請求項１記載の半導体装置。 - 【請求項３】 基板上にトランジスタセルを多数本配置
し、これらのトランジスタセルを電極で並列接続して外
部接続用の電極パッドに導出した半導体装置であって、 前記電極パッドを半導体チップの角部に配置し、 前記トランジスタセルを、前記半導体チップの中央付近
に位置する第１領域から、前記２つの接続パッドの間で
且つ前記半導体チップの端に近接する第２領域まで並設
すると共に、 前記第１領域の前記トランジスタセルの長さに対して前
記第２領域のトランジスタセルの長さを短く構成し、 前記第２領域に位置するトランジスタセルのゲート電極
を、抵抗素子を介して前記電極パッドに接続し、 前記抵抗素子を、前記第２領域と前記電極パッドとの間
の領域に配置したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18412699A JP3443367B2 (ja) | 1999-06-29 | 1999-06-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18412699A JP3443367B2 (ja) | 1999-06-29 | 1999-06-29 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001015529A JP2001015529A (ja) | 2001-01-19 |
| JP3443367B2 true JP3443367B2 (ja) | 2003-09-02 |
Family
ID=16147843
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18412699A Expired - Fee Related JP3443367B2 (ja) | 1999-06-29 | 1999-06-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3443367B2 (ja) |
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|---|---|---|---|---|
| TWI252582B (en) * | 2001-02-27 | 2006-04-01 | Sanyo Electric Co | Switch circuit device |
-
1999
- 1999-06-29 JP JP18412699A patent/JP3443367B2/ja not_active Expired - Fee Related
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