JPH03204225A - アナログ・スイッチ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、電子交換機のクロスバ−スイッチやビデオ
スイッチなどの電子スイッチとして用いられるアナログ
・スイッチに関するものである。

〔従来の技術〕

この種のスイッチとして、従来よりＦＥＴ　（電界効果
トランジスタ）を用いたものがある。第３図にその基本
構成を示す。

同図において、ＦＥＴは信号路に直列に挿入され、その
ゲートに印加されるドライブ電圧Ｖｏにより、ソース・
ドレイン間電流が導通もしくはしゃ断状態となる。導通
時において付加への出力電圧Ｖ　はチャネル抵抗をｒ。

５（ＯＮ）、負荷抵抗をｎ Ｒｏ、入力信号をＥ、とじて、 ｎ となる。一方、しゃ断時においては零となり、ドライブ
信号によってアナログ信号のオン・オフ制御が行なえる
こととなる。

〔発明が解決しようとする課題〕

上述したようなアナログ・スイッチでは、ＦＥＴのゲー
トに直接ドライブ信号を印加することから、入出力端と
のアイソレーションが問題となる。

すなわち、入出力端のバイアス電圧のレベルとゲ−トに
印加するドライブ信号のレベルとの関係次第では、ゲー
トに電流が流れ込む危険がある。

〔課題を解決するための手段〕

この発明は、ＦＥＴとして、ゲート電極近傍の同一半導
体基板上にオーミック電極からなるサイドゲート電極を
配置したＦＥＴを用い、ドライブ信号はサイドゲート電
極に印加するようにしたものである。

〔作用〕

ＦＥＴにおいて、ゲート電極近傍に配置したサイドゲー
ト電極に印加する電圧Ｖ　によりしきい値電圧が第２図
に示すように変動する現象が知られている。このような
現象は、従来例えばＦＥＴをＩＣ化する場合に高密度化
の妨げになるものとして、その抑制がひとつの技術的課
題となっているものであるが、ここではこのサイドゲー
ト効果を逆に積極的に利用する。すなわち、サイドゲー
ト電極に印加するドライブ電圧のオフレベルがｖｓｌ、
オンレベルが■ｓ２であるものとすれば、しきい値電圧
はそれぞれの場合にｖｔｈｌ　　　ｔｈ２と、　　Ｖ なる。したがってＦＥＴのゲートバイアス電圧Ｖｂｉａ
ｓを・ 〈　Ｖ ｖｔｈ２　　　　ｂｉａｓ＜ｖｔｈｌ となるように設定しておくことにより、ドライブ電圧に
応じてＦＥＴの導通・しゃ断状態が変化する。

〔実施例〕

以下、添付図面の第１図を参照してこの発明の一実施例
を説明する。

本実施例は、この発明をアナログ・ゲートに適用した例
で、同図（ａ）はその構成を示す回路図である。同図に
おいてＦＥＴＩは、後述するようなサイドゲート電極５
０をもち、このサイドゲート電極５０に対してドライブ
信号としてのサンプリング・パルス電圧■　が印加され
る。その振幅をｖＳ１〜ｖｓ２とすると、ＦＥＴＩのし
きい値電圧は第２図に示したようにＶ　　とＶ　　との
間でｔｈｌ　　　ｔｈ２ 変化する。ここで、バイアス用電源２によりゲート・ソ
ース間のバイアス電圧Ｖ　　をｖ　　くｂｉａｓ　　　
ｔｈ２ ｖｂｉａｓ　　　ｔｈｌとなるように設定しておく。

これにより、サンプリング・パルス電圧がｖｓルベルの
ときにはＶ　　　＜Ｖ　　となる結果、ＦＥｂｉａｓ　
　　ｔｈ Ｔ１はしゃ断状態となり、入力信号Ｅｌｎにかかわらず
負荷（抵抗ＲＬ）３への出力は零となる。他方、サンプ
リング・パルス電圧が■８２レベルのときはｖ　　　＞
ｖ　　となる結果ＦＥＴＩは導通状態ｂｉａｓ　　　ｔ
ｈ となり、負荷３にサンプリング信号■ｌｎが得られる。

したがってＦＥＴＩはサンプリング・パルス電圧のレベ
ルに応じ、入力信号をある時はカットし、ある時は負荷
３に対して通過させるゲートとして作用する。

第１図（ｂ）に、ＦＥＴＩの構造を示す。同図は、各電
極および配線パターン等の平面的な配置のみを示したも
ので、層間絶縁膜などは省略しである。符号１０はＧａ
　Ａｓからなる半絶縁性の基板を示し、その基板１０の
上にゲート幅方向に長いゲート電極２０、ソース電極・
配線層３０、ドレイン電極・配線層４０およびサイトレ
ート電極５０が配置しである。

本実施例のＦＥＴは低雑音指向のマイクロ波ＦＥＴであ
り、雑音指数を最小にするため、ゲート電極２０は３個
の給電点（Ａ、Ｂ、Ｃ）において引き出し配線２１を通
してゲート入力用端子（バッド）２２に接続しである。

それに対応してサイドゲート電極も、上記各給電点部分
および両端部の計５箇所に分散して配置されている。各
サイドゲート電極５０ａ〜５０ｅは、基板１０に形成し
たｎ＋領領域オーミック接触する金属電極からなり、ゲ
ート電極２０との交叉部においては、ゲート電極がサイ
ドゲート電極の上をまたぐようなエアブリッジ構造とす
ることによりゲート容量の低減を図っている。

ゲート電極２０は、図中鎖線で示した活性層１１に対し
、ショットキー接合を形成している。

一方、ソースおよびドレイン電極はゲート電極２０の両
側に形成されたｎ　領域にオーミック接触するように形
成されている。したがってこれらソースおよびドレイン
電極は下層配線層により形成され、コンタクトホールを
介して上層の端子３１．４１へと接続されている。なお
、サイドゲ−ト電極５０の引き出し配線５１と交叉する
部分のドレイン配線層、またドレイン配線層と交叉する
部分のソース配線層は、それぞれ上層配線層により形成
されている。

ゲート、ドレインおよびサイドゲートの各端子（パッド
）は、例えばカスケードマイクロチック社のマイクロ波
つェハーブローバによってブロービングできるような寸
法に配置され、ネットワークアナライザ等を用いて容易
に回路設計に必要なモデリングが行なえるようにしてあ
り、最高２６．５ＧＨｚまで可能となっている。

ドレインへの引き出し配線の幅Ｗは、その特性インピー
ダンスが５０Ωとなる大きさ（厚さ１００μｍのＧａ　
Ａｓを基板１０とした場合で約７０μｍ）とし、測定系
との整合をとりやすくしている。

ここで、サイドゲート入力用端子５２と各サイドゲート
電極５０ａ〜５０ｅおよびこ糺らを接続する引き出し配
線５１は、各サイドゲート電極５０ａ〜５０ｅからサイ
ドゲート入力用端子５２までの電気長相互の差が、サイ
ドゲート入力信号として使用する周波数における波長の
４分の１に対して十分無視できる大きさとなるように形
成しである。本実施例では、サイドゲート電極５０はゲ
ート電極２０をゲート幅方向中央で２分する中心線に関
して対称形に配置され、サイドゲート電極５０ａと５０
ｅ、５０ｂと５０ｄについては、それぞれサイドゲート
入力用端子５２までの電気長は全く等しくなっている。

この電気長は両端のサイドゲート電極５０ａ、５０ｅの
場合が最も大きく、中央のサイドゲート電極５０ｃの場
合が最も小さいが、これらの差が本実施例では１０ＧＨ
ｚの信号の４分の１波長の１０分の１（２００μｍ程度
）以下となるようにしである。

これにより、サイドゲート入力用端子５２に印加したマ
イクロ波信号が各サイドゲート電極５０ａ〜５０ｅに到
達したときの位相差を無視できる。したがってこのＦＥ
Ｔにおいては、サイドゲート電極５０に対し、局部発振
信号としてマイクロ波を印加することも可能である。

〔発明の効果〕

以上説明したようにこの発明は、サイドゲート電極を有
するＦＥＴを利用することにより、信号のアイソレーシ
ョンに不安のないアナログ串スイッチを構成できる効果
を有する。

【図面の簡単な説明】

第１図（ａ）はこの発明の一実施例を示すアナログ・ゲ
ートの回路図、同図（ｂ）はそれに用いたＦＥＴを示す
平面図、第２図はサイドゲート効果を示す図、第３図は
従来例を示す図である。 １・・・ＦＥＴ、１０・・・基板、２０・・・ゲート電
極、５０・・・サイドゲート電極。 （０） 策施頁（絶艷 第　ｌ　図Ｃ１）

Claims (1)

【特許請求の範囲】
1. ドライブ信号でＦＥＴを駆動しそのソース・ドレイン間
   電流を導通・しゃ断させることによりアナログ信号をオ
   ン・オフ制御するアナログ・スイッチにおいて、ＦＥＴ
   として、そのゲート電極近傍の同一半導体基板上にオー
   ミック電極からなるサイドゲート電極を配置したＦＥＴ
   を用い、サイドゲート電極にドライブ信号を印加してな
   るアナログ・スイッチ。