JP2000031708A - モノリシックマイクロ波集積回路 - Google Patents
モノリシックマイクロ波集積回路Info
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- JP2000031708A JP2000031708A JP10201561A JP20156198A JP2000031708A JP 2000031708 A JP2000031708 A JP 2000031708A JP 10201561 A JP10201561 A JP 10201561A JP 20156198 A JP20156198 A JP 20156198A JP 2000031708 A JP2000031708 A JP 2000031708A
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- line conductor
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Abstract
(57)【要約】
【課題】 マイクロストリップ線路の損失による電圧降
下のために能動素子に実際に印加される電圧が外部から
印加した電圧より低くなることを防いだモノリシックマ
イクロ波集積回路を提供する。 【解決手段】 バイアス電圧印加用のストリップ線路導
体１３の信号伝送方向に垂直な断面形状を中央部が周辺
部より厚くなるようにする。この断面形状は階段状、曲
線状、直線状（勾配状）にそれぞれ中央部が周辺部より
厚くなっていてもよく、また、ストリップ線路導体１３
と接地導体１２とが誘電体基板１１のそれぞれ反対側の
面に配置されていてもよいし、同一側に配置されていて
もよい。
下のために能動素子に実際に印加される電圧が外部から
印加した電圧より低くなることを防いだモノリシックマ
イクロ波集積回路を提供する。 【解決手段】 バイアス電圧印加用のストリップ線路導
体１３の信号伝送方向に垂直な断面形状を中央部が周辺
部より厚くなるようにする。この断面形状は階段状、曲
線状、直線状（勾配状）にそれぞれ中央部が周辺部より
厚くなっていてもよく、また、ストリップ線路導体１３
と接地導体１２とが誘電体基板１１のそれぞれ反対側の
面に配置されていてもよいし、同一側に配置されていて
もよい。
Description
【０００１】
【発明の属する技術分野】本発明は、マイクロ波帯機器
に使用するモノリシックマイクロ波集積回路に関する。
に使用するモノリシックマイクロ波集積回路に関する。
【０００２】
【従来の技術】一般的にモノリシックマイクロ波集積回
路（以下、ＭＭＩＣと略記する）では、電界効果トラン
ジスタ（以下、ＦＥＴと略記する）やバイポーラトラン
ジスタにバイアス電圧を印加した回路構成を用いてい
る。一例としてＦＥＴを用いた回路図を図４に示した。
路（以下、ＭＭＩＣと略記する）では、電界効果トラン
ジスタ（以下、ＦＥＴと略記する）やバイポーラトラン
ジスタにバイアス電圧を印加した回路構成を用いてい
る。一例としてＦＥＴを用いた回路図を図４に示した。
【０００３】高周波信号の入力端子７とＦＥＴ２０のゲ
ート端子Ｇの間にマイクロストリップ線路１が接続され
ている。ＦＥＴ２０のドレイン端子Ｄはマイクロストリ
ップ線路３を介して高周波信号の出力端子８に接続さ
れ、ソース端子Ｓは接地されている。一方、入力端子７
にはさらにマイクロストリップ線路２の一端が接続さ
れ、マイクロストリップ線路２の他端にはゲート電圧印
加用端子９とキャパシタ５に接続されている。また、出
力端子８にはさらにマイクロストリップ線路４の一端が
接続され、マイクロストリップ線路４の他端にはドレイ
ン電圧印加用端子１０とキャパシタ６が接続されてい
る。なお、バイポーラトランジスタを用いた場合でも回
路構成は図４の回路図と同様になる。
ート端子Ｇの間にマイクロストリップ線路１が接続され
ている。ＦＥＴ２０のドレイン端子Ｄはマイクロストリ
ップ線路３を介して高周波信号の出力端子８に接続さ
れ、ソース端子Ｓは接地されている。一方、入力端子７
にはさらにマイクロストリップ線路２の一端が接続さ
れ、マイクロストリップ線路２の他端にはゲート電圧印
加用端子９とキャパシタ５に接続されている。また、出
力端子８にはさらにマイクロストリップ線路４の一端が
接続され、マイクロストリップ線路４の他端にはドレイ
ン電圧印加用端子１０とキャパシタ６が接続されてい
る。なお、バイポーラトランジスタを用いた場合でも回
路構成は図４の回路図と同様になる。
【０００４】ここで、従来のＭＭＩＣについて、伝搬に
使用されるマイクロストリップ線路を図５の斜視図で説
明する。符号１１は誘電体基板で、誘電体基板１１の一
方の面に接地導体１２が形成され、誘電体基板１１の他
方の面にストリップ線路導体１３が形成されている。そ
して、高周波信号はストリップ線路導体１３を伝搬する
構成になっている。ストリップ線路導体１３の信号伝送
方向に垂直な断面は長方形をなしている。
使用されるマイクロストリップ線路を図５の斜視図で説
明する。符号１１は誘電体基板で、誘電体基板１１の一
方の面に接地導体１２が形成され、誘電体基板１１の他
方の面にストリップ線路導体１３が形成されている。そ
して、高周波信号はストリップ線路導体１３を伝搬する
構成になっている。ストリップ線路導体１３の信号伝送
方向に垂直な断面は長方形をなしている。
【０００５】
【発明が解決しようとする課題】上記した構成のストリ
ップ線路導体にＦＥＴやバイポーラトランジスタなどを
接続し、これらＦＥＴやバイポーラトランジスタに外部
から電圧を印加する場合、マイクロストリップ線路の損
失で電圧降下が発生し、ＦＥＴやバイポーラトランジス
タに実際に印加される電圧が外部から印加した電圧より
低くなり、所望の動作電圧が印加されないことがある。
ップ線路導体にＦＥＴやバイポーラトランジスタなどを
接続し、これらＦＥＴやバイポーラトランジスタに外部
から電圧を印加する場合、マイクロストリップ線路の損
失で電圧降下が発生し、ＦＥＴやバイポーラトランジス
タに実際に印加される電圧が外部から印加した電圧より
低くなり、所望の動作電圧が印加されないことがある。
【０００６】このような問題を解決するためには、マイ
クロストリップ線路の直流抵抗値を低減することが必要
となる。直流抵抗値を低減させる方法として、ストリッ
プ線路導体厚を厚くする方法やストリップ線路の導体幅
を大きくする方法がある。しかし、ストリップ線路導体
厚を厚くすると、ストリップ線路端からのフリンジング
容量が増加する。これによって、線路の接地容量が増大
し特性インピーダンスが小さくなるという問題があっ
た。また、ストリップ線路の導体幅を大きくすると、線
路の接地容量が増大し線路の占有面積が増加する。
クロストリップ線路の直流抵抗値を低減することが必要
となる。直流抵抗値を低減させる方法として、ストリッ
プ線路導体厚を厚くする方法やストリップ線路の導体幅
を大きくする方法がある。しかし、ストリップ線路導体
厚を厚くすると、ストリップ線路端からのフリンジング
容量が増加する。これによって、線路の接地容量が増大
し特性インピーダンスが小さくなるという問題があっ
た。また、ストリップ線路の導体幅を大きくすると、線
路の接地容量が増大し線路の占有面積が増加する。
【０００７】本発明は、マイクロストリップ線路の特性
インピーダンスを低下させずに直流抵抗値のみを低減さ
せることのできるモノリシックマイクロ波集積回路を提
供することを目的とする。
インピーダンスを低下させずに直流抵抗値のみを低減さ
せることのできるモノリシックマイクロ波集積回路を提
供することを目的とする。
【０００８】
【課題を解決するための手段】上記の課題を解決するた
め本発明は、能動素子、および、この能動素子にバイア
ス電圧を印加するためのマイクロストリップ線路導体が
半導体基板上に一体形成されたモノリシックマイクロ波
集積回路において、前記マイクロストリップ線路導体の
信号伝送方向に垂直な断面の中央部が周辺部よりも厚く
なっていることを特徴とする。
め本発明は、能動素子、および、この能動素子にバイア
ス電圧を印加するためのマイクロストリップ線路導体が
半導体基板上に一体形成されたモノリシックマイクロ波
集積回路において、前記マイクロストリップ線路導体の
信号伝送方向に垂直な断面の中央部が周辺部よりも厚く
なっていることを特徴とする。
【０００９】また、能動素子、および、この能動素子に
バイアス電圧を印加するためのマイクロストリップ線路
導体が半導体基板上に一体形成されたモノリシックマイ
クロ波集積回路において、前記マイクロストリップ線路
導体の信号伝送方向に垂直な断面の周辺部が中央部より
も薄くなっていることを特徴とする。
バイアス電圧を印加するためのマイクロストリップ線路
導体が半導体基板上に一体形成されたモノリシックマイ
クロ波集積回路において、前記マイクロストリップ線路
導体の信号伝送方向に垂直な断面の周辺部が中央部より
も薄くなっていることを特徴とする。
【００１０】また、前記マイクロストリップ線路導体の
信号伝送方向に垂直な断面が、階段状に厚さを変えてい
ることを特徴とする。
信号伝送方向に垂直な断面が、階段状に厚さを変えてい
ることを特徴とする。
【００１１】また、前記マイクロストリップ線路導体の
信号伝送方向に垂直な断面が、勾配をつけて厚さを変え
ていることを特徴とする。
信号伝送方向に垂直な断面が、勾配をつけて厚さを変え
ていることを特徴とする。
【００１２】また、誘電体基板の一面にマイクロストリ
ップ線路導体が配置され、他面に接地導体が配置されて
いることを特徴とする。
ップ線路導体が配置され、他面に接地導体が配置されて
いることを特徴とする。
【００１３】また、誘電体基板の一面にマイクロストリ
ップ線路導体と接地導体とが配置されていることを特徴
とする。
ップ線路導体と接地導体とが配置されていることを特徴
とする。
【００１４】本発明のモノリシックマイクロ波集積回路
を構成するマイクロストリップ線路では、マイクロスト
リップ線路導体の信号伝送方向に垂直な断面の中心部付
近の厚さを増大することによりマイクロストリップ線路
のフリンジング容量を増加させずに線路導体の断面積を
大きくし、特性インピーダンスを低下させずに直流抵抗
値のみを低減することができる。
を構成するマイクロストリップ線路では、マイクロスト
リップ線路導体の信号伝送方向に垂直な断面の中心部付
近の厚さを増大することによりマイクロストリップ線路
のフリンジング容量を増加させずに線路導体の断面積を
大きくし、特性インピーダンスを低下させずに直流抵抗
値のみを低減することができる。
【００１５】
【発明の実施の形態】本発明の実施の形態につき前述の
図４に示した構成のＭＭＩＣに使用されるマイクロスト
リップ線路部の構造について図１の斜視図で説明する。
符号１１は誘電体基板で、誘電体基板１１の下面に接地
導体１２が配置されている。また、上面にはストリップ
線路導体１３が配置されている。
図４に示した構成のＭＭＩＣに使用されるマイクロスト
リップ線路部の構造について図１の斜視図で説明する。
符号１１は誘電体基板で、誘電体基板１１の下面に接地
導体１２が配置されている。また、上面にはストリップ
線路導体１３が配置されている。
【００１６】このストリップ線路導体１３の断面形状
は、上面を凸形状に構成されている。このようなストリ
ップ線路導体１３の形状は例えば選択エッチングで形成
することができる。
は、上面を凸形状に構成されている。このようなストリ
ップ線路導体１３の形状は例えば選択エッチングで形成
することができる。
【００１７】上記した構成のストリップ線路導体１３に
よれば、ストリップ線路導体１３の電界密度の低い部分
の断面積を電界密度の高い部分より大きくすることによ
り、高周波信号（高周波成分）に関しては影響を与え
ず、直流抵抗（直流成分の電圧降下）のみを低減させる
ことができる。
よれば、ストリップ線路導体１３の電界密度の低い部分
の断面積を電界密度の高い部分より大きくすることによ
り、高周波信号（高周波成分）に関しては影響を与え
ず、直流抵抗（直流成分の電圧降下）のみを低減させる
ことができる。
【００１８】ここで、本発明に使用されるストリップ線
路導体１３の他の実施の形態について断面図である図２
を参照して説明する。図２（ａ）には、信号伝送方向に
垂直な断面形状が、中央部から周辺部にかけて曲線の勾
配を持たせて、中央部を厚くし周辺部を薄くしたストリ
ップ線路導体１３を示した。また、図２（ｂ）には、信
号伝送方向に垂直な断面形状が、中央部から周辺部にか
けて直線的に勾配を持たせて、中央部を厚くし周辺部を
薄くしたストリップ線路導体１３を示した。前述した図
１のように、信号伝送方向に垂直な断面形状を、中央部
から周辺部にかけて勾配を持たせたストリップ線路導体
にしても、本発明に適用することができ、同様の効果が
ある。
路導体１３の他の実施の形態について断面図である図２
を参照して説明する。図２（ａ）には、信号伝送方向に
垂直な断面形状が、中央部から周辺部にかけて曲線の勾
配を持たせて、中央部を厚くし周辺部を薄くしたストリ
ップ線路導体１３を示した。また、図２（ｂ）には、信
号伝送方向に垂直な断面形状が、中央部から周辺部にか
けて直線的に勾配を持たせて、中央部を厚くし周辺部を
薄くしたストリップ線路導体１３を示した。前述した図
１のように、信号伝送方向に垂直な断面形状を、中央部
から周辺部にかけて勾配を持たせたストリップ線路導体
にしても、本発明に適用することができ、同様の効果が
ある。
【００１９】次に、本発明の他の実施形態について、線
路部分の構造を断面にした図３で説明する。誘電体基板
１１の上面中央にストリップ線路導体１３が配置され、
その両側に接地導体２１、２２が配置されている。な
お、ストリップ線路導体１３とそれぞれの接地導体２
１、接地導体２２との間隔は一定に保たれている。これ
はコプレーナ線路の例である。ストリップ線路導体１３
の信号伝送方向に垂直な断面形状は、中央部が周辺部よ
り階段状に厚くなっている。
路部分の構造を断面にした図３で説明する。誘電体基板
１１の上面中央にストリップ線路導体１３が配置され、
その両側に接地導体２１、２２が配置されている。な
お、ストリップ線路導体１３とそれぞれの接地導体２
１、接地導体２２との間隔は一定に保たれている。これ
はコプレーナ線路の例である。ストリップ線路導体１３
の信号伝送方向に垂直な断面形状は、中央部が周辺部よ
り階段状に厚くなっている。
【００２０】この場合も前述の通り、信号伝送方向に垂
直な断面形状を中央部から周辺部に勾配を持たせたスト
リップ線路導体１３であっても、本発明に適用でき同様
な効果があるのはいうまでもない。
直な断面形状を中央部から周辺部に勾配を持たせたスト
リップ線路導体１３であっても、本発明に適用でき同様
な効果があるのはいうまでもない。
【００２１】本発明の実施の形態について述べたが、本
発明は前記実施の形態に限定されるものではなく、その
主旨を逸脱しない範囲で直流電圧を印加する種々のマイ
クロ波線路に適用可能である。
発明は前記実施の形態に限定されるものではなく、その
主旨を逸脱しない範囲で直流電圧を印加する種々のマイ
クロ波線路に適用可能である。
【００２２】
【発明の効果】本発明により能動素子に印加するバイア
ス電圧を高精度に設定できる高性能ＭＭＩＣを実現でき
る。
ス電圧を高精度に設定できる高性能ＭＭＩＣを実現でき
る。
【図１】本発明を説明する斜視図である。
【図２】本発明を説明する断面図である。
【図３】本発明を説明する断面図である。
【図４】本発明、従来例を説明する回路図である。
【図５】従来例を説明する斜視図である。
１、２、３、４…マイクロストリップ線路 ５、６…キャパシタ ７…高周波入力端子 ８…高周波出力端子 ９…ゲート電圧印加用端子 １０…ドレイン電圧印加用端子 １１…誘電体基板 １２…接地導体 １３…ストリップ線路導体 ２０…ＦＥＴ ２１…接地導体 ２２…接地導体 Ｇ…ゲート端子 Ｄ…ドレイン端子 Ｓ…ソース端子
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１１年８月２３日（１９９９．８．２
３）
３）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正内容】
【０００８】
【課題を解決するための手段】上記の課題を解決するた
め本発明は、能動素子、および、この能動素子にバイア
ス電圧を印加するためのマイクロストリップ線路導体が
半導体基板上に一体形成されたモノリシックマイクロ波
集積回路において、前記マイクロストリップ線路導体の
前記半導体基板側の面全体が前記半導体基板と接し、か
つ、前記マイクロストリップ線路導体の信号伝送方向に
垂直な断面の中央部が周辺部よりも厚くなっていること
を特徴とする。
め本発明は、能動素子、および、この能動素子にバイア
ス電圧を印加するためのマイクロストリップ線路導体が
半導体基板上に一体形成されたモノリシックマイクロ波
集積回路において、前記マイクロストリップ線路導体の
前記半導体基板側の面全体が前記半導体基板と接し、か
つ、前記マイクロストリップ線路導体の信号伝送方向に
垂直な断面の中央部が周辺部よりも厚くなっていること
を特徴とする。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正内容】
【０００９】また、能動素子、および、この能動素子に
バイアス電圧を印加するためのマイクロストリップ線路
導体が半導体基板上に一体形成されたモノリシックマイ
クロ波集積回路において、前記マイクロストリップ線路
導体の前記半導体基板側の面全体が前記半導体基板と接
し、かつ、前記マイクロストリップ線路導体の信号伝送
方向に垂直な断面の周辺部が中央部よりも薄くなってい
ることを特徴とする。
バイアス電圧を印加するためのマイクロストリップ線路
導体が半導体基板上に一体形成されたモノリシックマイ
クロ波集積回路において、前記マイクロストリップ線路
導体の前記半導体基板側の面全体が前記半導体基板と接
し、かつ、前記マイクロストリップ線路導体の信号伝送
方向に垂直な断面の周辺部が中央部よりも薄くなってい
ることを特徴とする。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正内容】
【００１５】
【発明の実施の形態】本発明の実施の形態につき前述の
図４に示した構成のＭＭＩＣに使用されるマイクロスト
リップ線路部の構造について図１の斜視図で説明する。
符号１１は誘電体基板で、誘電体基板１１の下面に接地
導体１２が配置されている。また、上面にはストリップ
線路導体１３が半導体基板側の面全体が誘電体基板１１
と接するようにして配置されている。
図４に示した構成のＭＭＩＣに使用されるマイクロスト
リップ線路部の構造について図１の斜視図で説明する。
符号１１は誘電体基板で、誘電体基板１１の下面に接地
導体１２が配置されている。また、上面にはストリップ
線路導体１３が半導体基板側の面全体が誘電体基板１１
と接するようにして配置されている。
Claims (6)
- 【請求項１】 能動素子、および、この能動素子にバイ
アス電圧を印加するためのマイクロストリップ線路導体
が半導体基板上に一体形成されたモノリシックマイクロ
波集積回路において、前記マイクロストリップ線路導体
の信号伝送方向に垂直な断面の中央部が周辺部よりも厚
くなっていることを特徴とするモノリシックマイクロ波
集積回路。 - 【請求項２】 能動素子、および、この能動素子にバイ
アス電圧を印加するためのマイクロストリップ線路導体
が半導体基板上に一体形成されたモノリシックマイクロ
波集積回路において、前記マイクロストリップ線路導体
の信号伝送方向に垂直な断面の周辺部が中央部よりも薄
くなっていることを特徴とするモノリシックマイクロ波
集積回路。 - 【請求項３】 前記マイクロストリップ線路導体の信号
伝送方向に垂直な断面が、階段状に厚さを変えているこ
とを特徴とする請求項１および請求項２記載のモノリシ
ックマイクロ波集積回路。 - 【請求項４】 前記マイクロストリップ線路導体の信号
伝送方向に垂直な断面が、勾配をつけて厚さを変えてい
ることを特徴とする請求項１および請求項２記載のモノ
リシックマイクロ波集積回路。 - 【請求項５】 誘電体基板の一面にマイクロストリップ
線路導体が配置され、他面に接地導体が配置されている
ことを特徴とする請求項１乃至請求項４記載のモノリシ
ックマイクロ波集積回路。 - 【請求項６】 誘電体基板の一面にマイクロストリップ
線路導体と接地導体とが配置されていることを特徴とす
る請求項１乃至請求項４記載のモノリシックマイクロ波
集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10201561A JP2000031708A (ja) | 1998-07-16 | 1998-07-16 | モノリシックマイクロ波集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10201561A JP2000031708A (ja) | 1998-07-16 | 1998-07-16 | モノリシックマイクロ波集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000031708A true JP2000031708A (ja) | 2000-01-28 |
Family
ID=16443104
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10201561A Pending JP2000031708A (ja) | 1998-07-16 | 1998-07-16 | モノリシックマイクロ波集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000031708A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010111358A (ko) * | 2000-06-10 | 2001-12-17 | 구자홍 | 고주파용 전송선 및 그 제조방법 |
| US6504189B1 (en) | 1998-07-21 | 2003-01-07 | Fujitsu Quantum Devices Limited | Semiconductor device having a microstrip line |
| KR100524350B1 (ko) * | 2000-11-17 | 2005-10-28 | 간지 오쯔까 | 전송선로용 배선구조 |
| JP2008245101A (ja) * | 2007-03-28 | 2008-10-09 | Brother Ind Ltd | パターンアンテナ、タグアンテナ、及びパターン伝送路 |
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| WO2011007507A1 (ja) * | 2009-07-17 | 2011-01-20 | 日本電気株式会社 | 半導体パッケージ用基板および半導体パッケージ用基板の製造方法 |
-
1998
- 1998-07-16 JP JP10201561A patent/JP2000031708A/ja active Pending
Cited By (9)
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| JP4561765B2 (ja) * | 2007-03-28 | 2010-10-13 | ブラザー工業株式会社 | パターンアンテナ及びタグアンテナ |
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| US8531023B2 (en) | 2009-07-17 | 2013-09-10 | Nec Corporation | Substrate for semiconductor package and method of manufacturing thereof |
| US8802496B2 (en) | 2009-07-17 | 2014-08-12 | Nec Corporation | Substrate for semiconductor package and method of manufacturing thereof |
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