KR980012120A - 고주파용 반도체 장치 - Google Patents

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고이치 사카모토
사다오 야마시타
다케히사 가지카와
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무라따 미치히로
가부시끼가이샤 무라따 세이사꾸쇼
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Abstract

본 발명은 고주파용 반도체 장치에 관한 것으로, 본 발명에 따른 반도체 장치에서는, GaAs 기판상의 진성 장치부에 드레인 전극과 소스 전극이 장착되며, 이 사이에 게이트 전극이 배치된다. GaAs 기판상의 거의 전영역에, 소스 전극으로부터 인출된 소스 연출 전극(extending source electrode)이 피복된다. 소스 전극상에 벨트 형상의 드레인 연출 전극(extending drain electrode)이 장착되며, 이 사이에 유전체층이 배치되어, 출력측 마이크로스트립 선로가 형성된다. 소스 전극상에 벨트 형상의 게이트 연출 전극(extending gate electrode)이 장착되며, 또한 이 사이에 유전체층이 배치되어 입력측 마이크로스트립 선로가 형성된다.

Description

고주파용 반도체 장치
본 발명은 고주파용 반도체 장치들에 관한 것이다. 더욱 구체적으로는, 본 발명은 증폭, 발진 및 변조용 밀리파 또는 준밀리파 회로 모듈에 사용되는 고주파용 전계 효과 트랜지스터(field effect transistor; FET)에 관한 것이다.
도 1은 종래의 FET로서 현재에 널리 사용되는 고주파용 FET의 반도체 표면에 형성된 전극의 구조를 나타낸 평면도이다. 이 고주파용 FET에서, 소스 패드부 1로부터 세 개의 소스 전극들 2가 인출되어 있고, 드레인 패드부 3으로부터 인출되어 나온 두 개의 드레인 전극 4가 소스 전극들 2의 사이에 배치된다. 드레인 전극 4의 선단과 소스 패드부 1과의 사이에 배치된 두 개의 게이트 패드부 5로부터 인출된 네 개의 극히 좁은 게이트 전극 6은 소스 전극 2와 드레인 전극 4와의 사이 영역에서, 가늘고 길게 연장된다. 환언하면, 이 고주파용 FET는, 소스 전극 2, 게이트 전극 6 및 드레인 전극 4가 동일 평면에 형성되어 있는 수평형(평면형) FET이다.
이 FET가 고주파용으로 유용하려면, 소스 전극과 드레인 전극과의 간격을 줄이고, 게이트 전극을 좁게(게이트 길이를 줄인다) 하는 것이 필요하다. 그러나, 가늘고 긴 게이트 전극의 경우, 기생 저항(parasitic resistance)과 기생 용량(parasitic capacitance)이 크기 때문에, 노이즈의 증가, 동작 주파수의 저하, 이득(gain)의 감소 및 입·출력 반사 손실의 증대 등의 특성 악화가 발생한다.
이 FET를 마이크로파가 전파되는 도파로(waveguide)로 고려하면, 그것은 극히 부자연스러운 구조를 가지며, 동작 범위는 FET가 집중정수 회로 소자(lumped-constant circuit divice)로서 간주될 정도로 저주파수 영역으로 한정된다.
도 2는 상기한 특성 악화를 개선시킨, 에어-브릿지 게이트 구조를 갖는 FET의 전극 구조를 나타낸 평면도이다. 이 구조에서, 반도체 표면에서 소스 패드부 7들 사이에 설치된 소스 전극 8은, 그의 길이 전체에 걸쳐서 드레인 전극 9에 대향한다. 소스 전극 8 위에는, 소스 전극 8에 대하여 드레인 전극 9의 반대측에 배치된 게이트 패드부 10으로부터 넓은 게이트 전극 11이 연장되며, 게이트 전극 11의 선단 가장자리는 소스 전극 8과 드레인 전극 9와의 사이에서 반도체 표면에 쇼트키(Schottky) 접속된다.
이런 에어-브릿지 게이트 구조의 FET에서는, 게이트 전극 11의 폭을 넓힐 수 있으므로, 게이트 전극 11의 기생 저항 및 기생 인덕턴스는 감소되어, RF 특성(특히 노이즈 특성)이 개선된다.
게이트 전극 11이 소스 전극 8의 상부로 지나가는 부분에서, 소스 전극 8과 게이트 전극 11과의 사이에서 기생 용량이 발생하여, 동작 주파수가 저하된다. 이 기생 용량을 감소시키기 위해서는, 소스 전극 8의 폭을 좁혀야 하는데, 소스 전극 8을 좁히면, 소스 전극 8에 여분의 기생 저항과 여분의 기생 인덕턴스가 발생하게 되므로, 이 방법으로는 특성을 개선시키는데 한계가 있다.
이런 에어-브릿지 게이트 구조의 FET를 도파로로 고려하면, 이것은 수평형 FET 등과 같이 극히 부자연스러운 구조를 가지며, 그것의 동작 범위는 FET가 집중 정수 회로 소자에 근접한 저주파수 영역으로 한정된다.
밀리파와 준밀리파 영역에서 고주파용 FET의 특성 악화 문제를 해결하기 위하여, 상술한 바와 같이, 게이트 전극 및 드레인 전극에서, 배선 저항과 기생 용량, 기생 인덕턴스 등의 기생 성분을 제거하는 것이 중요한 과제이다. 그러나, 종래의 FET 구조로는, 고주파 영역에서 특성 악화를 억제하는 것이 극히 어려우므로, 밀리파와 준밀리파에 적합한 반도체 장치를 제작할 수 없다.
본 발명은 종래의 장치가 갖는 상술한 결점들을 감안하여 이루어진 것으로, 본 발명의 목적은 게이트 전극과 소스 전극과의 사이 및 드레인 전극과 소스 전극과의 사이의 전극 구조를 위하여, 마이크로파 전송선로의 구조를 사용함으로써 고주파 영역에서 반도체 장치의 특성 악화를 억제하는 것이다.
제1도는 종래의 수평형 FET의 전극 구조를 나타낸 평면도이다.
제2도는 종래의 에어-브릿지(air bridge) 게이트 구조를 갖는 FET의 전극 구조를 나타낸 평면도이다.
제3도는 본 발명의 한 구현예에 따른 고주파용 반도체 장치의 구조를 나타낸 평면도이다.
제4도는 제3도의 선 X1-X1를 따라 절단하여 얻은 단면도이다.
제5도는 제3도의 선 X2-X2를 따라 절단하여 얻은 단면도이다.
제6도는 반도체 장치의 진성 장치부 근방의 구조를 나타낸 사시도이다.
제7도는 회로 기판에 장착된 상태의 반도체 기판을 나타낸 부분 절단 평면도이다.
제8a도는 본 발명의 다른 구현예에 따른 고주파용 반도체 장치의 구조를 나타낸 평면도이며, 제8b도는 제8a도의 선 X3-X3를 따라 절단하여 얻은 단면도이다.
제9도는 본 발명의 또 다른 구현예에 따른 고주파용 반도체 장치를 나타낸 평면도이다.
제10도는 본 발명의 또 다른 구현예에 따른 고주파용 반도체 장치의 구조를 나타낸 사시도이다.
제11도는 1단 진성 장치부(FET 구조)를 갖는 장치와 2단 진성 장치부를 갖는 장치와의 이득(gain) 차이를 나타낸 도표이다.
* 도면의 주요부분에 대한 부호의 설명
22, 22a, 22b : 진성 장치부 34 : 유전체층
23 : GaAs 기판 35 : 게이트 연출 전극
25 : 채널층 36 : 게이트 전극
27 : 소스 영역 39 : 드레인 연출 전극
28 : 드레인 영역 40A, 40B : 마이크로스트립 선로
29 : 소스 전극 47A, 47B : 동면 선로
30 : 소스 연출 전극 54A, 54B : 슬롯 선로(slot line)
31 : 드레인 전극
전술한 목적을 달성하기 위한 본 발명의 한 측면에 따른 고주파용 반도체 장치는, 반도체 기판상에 부분적으로 형성된 진성 장치부; 진성 장치부에 게이트 전극을 사이에 끼고 배치된 소스 전극과 드레인 전극; 게이트 전극 또는 게이트 전극에 전기적으로 접속된 전극부와, 소스 전극 또는 소스 전극에 전기적으로 접속된 전극부와의 사이에 형성된 마이크로파 전송선로; 및 드레인 전극 또는 드레인 전극에 전기적으로 접속된 전극부와, 소스 전극 또는 소스 전극에 전기적으로 접속된 전극부와의 사이에 형성된 마이크로파 전송선로를 포함하는것을 특징으로 한다.
본 발명에 따른 고주파용 반도체 장치에서는, 드레인 전극 또는 드레인 전극에 전기적으로 접속된 전극부와, 소스 전극 또는 소스 전극에 전기적으로 접속된 전극부와의 사이에 마이크로파 전송선로가 형성되고, 또 게이트 전극 또는 게이트 전극에 전기적으로 접속된 전극부와, 소스 전극 또는 소스 전극에 전기적으로 접속된 전극부와의 사이에 마이크로파 전송선로가 형성되기 때문에, 게이트 전극과 소스 전극과의 사이 및 드레인 전극과 소스 전극과의 사이에서의 기생 성분들이 감소 될 수 있고, 고주파용 반도체 장치의 특성들을 향상시킬 수 있다.
또한 전술한 목적을 달성하기 위한 본 발명의 다른 측면에 따른 고주파용 반도체 장치는, 반도체 기판상에 부분적으로 형성된 진성 장치부; 진성 장치부에 게이트 전극을 사이에 끼고 배치된 소스 전극과 드레인 전극; 소스 전극 또는 소스 전극에 전기적으로 접속된 전극부 위에, 유전체층을 경유하여 게이트 전극 또는 게이트 전극에 전기적으로 접속된 전극부를 대향하여 형성된 마이크로파 전송선로; 및 소스 전극 또는 소스 전극에 전기적으로 접속된 전극부 위에, 유전체층을 경유하여 드레인 전극 또는 드레인 전극에 전기적으로 접속된 전극부를 대향하여 형성된 마이크로파 전송선로를 포함하며, 상기한 소스 전극 또는 소스 전극에 전기적으로 접속된 전극부가 반도체 기판의 대부분을 피복하는 것을 특징으로 한다.
마이크로파 전송선로로서, 마이크로스트립 선로, 슬롯 선로(slot line) 및 동면 선로(coplanar line) 등이 어떤 형태든지 사용될 수 있다. 상술한 고주파용 반도체 장치에서는, 소스 전극을 유전체층을 경유하여 드레인 전극을 대향하도록 배치하거나, 유전체층을 경유하여 게이트 전극을 대향하도록 배치함으로써, 마이크로스트립 선로와 유사한 마이크로파 전송선로를 구성하고 있다.
상술한 고주파용 반도체 장치들은, 반도체 기판상에 복수개의 진성 장치부를 배치하고, 이들 복수개의 진성장치부들을 마이크로파 전송선로로 접속시켜서 구성할 수도 있다.
이 고주파용 반도체 장치에서는, 복수개의 진성 장치부들이 배치되고, 이들을 마이크로파 전송선로로 접속하기 때문에, 단일 진성 장치부에서보다 더 큰 출력 전력을 얻을 수 있다.
본 발명에 따른 고주파용 반도체 장치에서는, 마이크로파 전송선로가 진성 장치부의 접속부로서 작용하기 때문에, 입력 신호는 전자계 분포(electromagnetic field distribution)를 파괴시키지 않고, 도파로를 통해 전송된다.
그러므로, 종래의 구조를 갖는 반도체 장치에 따른 기생 인덕턴스 또는 기생 용량으로 인한 결점들을 제거할 수 있다. 본 발명에 따르면, 전력 이득이 크고 동작 주파수가 높으며, 낮은 노이즈 특성을 갖는 밀리파 반도체 장치가 얻어진다.
[구현예 1]
도 3은 본 발명의 한 구현예에 따른 고주파용 반도체 장치(고주파용 FET) 21의 구조를 나타낸 평면도이다.
도 4는 도 3의 선 X1-X1을 따라 절단하여 얻은 단면도이고, 도 5는 도 3의 선 X1-X2를 따라 절단하여 얻은 단면도이다. 도 6은 고주파용 반도체 장치 21의 진성 장치부 22 근방의 구조를 나타낸 사시도이다.
발전연성의 GaAs 기판(GaAs 웨이퍼) 23상에, MBE(분자선 에피택셜 성장; molecular beam epitaxitial)법에 의하여, 도핑처리하지 않은-GaAs(undoped-GaAs)로 구성된 버퍼층 24, n-InGaAs로 구성된 채널층(활성층) 25 및 도핑처리하지 않은-AlGaAs(undoped-AlGaAs)로 구성된 절연층 26을 에피패시얼하게 성장시키고, 육각형상으로 식각하여 메사형(mesa-type)의 진성 장치부 22를 형성한다. GaAs 기판 23의 표면은 버퍼층 24로 피복된다. 절연층 26의 양단부에는, 채널층 25에 이르기까지 n-형 불순물이 주입되어, n-형 소스 영역 27 및 n-형 드레인 영역 28이 형성된다.
버퍼층 24, 채널층 25 및 절연층 26으로 구성된 진성 장치부 22의 경사면에는, Au/Ge 등의 전극 재료에 의해 소스 영역 27에 옴접촉하는 소스 전극 29가 배치된다. 버퍼층 24상의, 진성 장치부 22를 제외한 거의 전면에는, 소스 연출 전극 30이 형성된다. 소스 연출 전극 30은 소스 전극 29에 전기적으로 접속되고, 소스 전극 29를 경유하여 소스 영역 27과 접촉한다.
진성 장치부 22에는 드레인 영역 28에 옴접촉하는 드레인 전극 31이 배치된다. 소스 연출 전극 30은 출력측의 일부분에는 배치되지 않으며, 거기에서 버퍼층 24가 노출된다. 이 부분에 드레인 패드부 37이 형성된다. 드레인 패드부 37의 하부에는, 전기적으로 도전성인 비아 홀(via hole) 38이 형성된다. 진성 장치부 22로부터 드레인 패드부 37에 이르기까지, 대략 10㎛의 두께, 대략25㎛의 폭을 갖는, SiO2, SiN 및 PSG로 구성된 벨트 형상의 유전체층 34가 형성된다. 유전체층 34의 상면에는 벨트 형상의 드레인 연출 전극 39가 형성되어, 양단부에서 드레인 전극 31 및 드레인 패드부 37에 접속된다.
진성 장치부 22의 상면에는, TiN 등의 전극 재료로 구성되어, 절연층 26에 쇼트키 접속되는 버섯 형상의 게이트 전극 36이 형성된다. 소스 연출 전극 30은 입력측의 일부분에는 배치되지 않으며, 거기에서 버퍼층 24가 노출된다. 이 부분에 게이트 패드부 32가 형성된다. 게이트 패드부 32의 하부에는, 전기적으로 도전성인 비아홀 33이 형성된다. 진성 장치부 22로부터 게이트 패드부 32에 이르기까지, 대략 10㎛의 두께, 대략 25㎛의 폭을 갖는 SiO2, SiN 및 PSG로 구성된 벨트 형상의 유전체층 34가 형성된다. 유전체층 34의 상면에는, 벨트 형상의 게이트 연출 전극 35가 형성되어, 양단부에서 게이트 전극 36 및 게이트 패드부 32에 접속된다.
입력측 마이크로스트립 선로 40A는, 소스 연출 전극 30과 게이트 연출 전극 35 및 이들 사이에 배치된 유전체층 34로 구성된다. 동일한 양상으로, 출력측 마이크로스트립 선로 40B는, 소스 연출 전극 30과 드레인 연출 전극 39 및 이들 사이에 배치된 유전체층 34로 구성된다.
입력측 및 출력측의 말단부에는, 소스 연출 전극 30에 전기적으로 접속된 비아 홀 41 및 42가 형성된다.
[본 구현예의 작용]
이러한 양상으로 제작된 고주파용 반도체 장치 21에서, 진성 장치부 22는 소스 전극 29와 드레인 전극 31이 이들 사이에 게이트 전극 36을 끼고 배치되어 있는 FET 구조를 갖는다.
도 7에서 보는 바와 같이, 고주파용 반도체 장치 21은 동면 선로(coplanar line) 47A와 47B를 갖는 회로 기판 43에 접속될 수 있다. 입력측 소스 연출 전극 30에 전기적으로 접속된 비아 홀 41은, 회로 기판 43의 입력측 동면 선로 47A의 접지 도체 44에 접속시키고, 게이트 연출 전극 35에 전기적으로 접속된 비아 홀 33을, 동면 선로 47A의 스트립 도체 45에 접속시킴으로써, 반도체 장치 21의 입력측 마이크로스트립 선로 40A는 회로 기판 43의 입력측 동면 선로 47A에 접속된다. 동일한 양상으로, 출력측 소스 연출 전극 30에 전기적으로 접속된 비아 홀 42를, 회로 기판 43의 출력측 동면 선로 47B의 접지 도체 44에 접속시키고, 드레인 연출 전극 39에 전기적으로 접속된 비아 홀 38을, 동면 선로 47B의 스트립 도체 46에 접속시킴으로써, 반도체 장치 21의 출력측 마이크로스트립 선로 40B는 회로 기판 43의 출력측 동면 선로 47B에 접속된다. 따라서, 반도체 장치 21의 입력측에서는, 유전체층 34를 사이에 끼고, 마이크로스트립 선로 40A를 구성하는 전극들 중에서, 소스 연출 전극 30은 RF-접지 전극으로서 작용하며, 게이트 연출 전극 35는 RF-신호선으로서 작용한다. 동일한 양상으로, 출력측에서는, 유전체층 34를 사이에 끼고 마이크로스트립 선로 40B를 구성하는 전극들 중에서, 소스 연출 전극 30은 RF-접지 전극으로서 작용하며, 드레인 연출 전극 39는 RF-신호선으로서 작용한다.
상술한 바와 같이, 비아 홀 33, 41, 38 및 42를 경유하여 GaAs 기판 23의 하면으로부터 신호를 입·출력함으로써, 회로 기판 43의 동면 선로 47A 및 47B와 고주파용 반도체 장치 21의 마이크로스트립 선로 40A 및 40B와의 사이에서의 기생 결합(parasitic coupling)에 의한 노이즈 및 신호 누설을 감소시킬 수 있다.
입력 및 출력 양자에서 각 마이크로스트립 선로 40A, 40B의 특성 임피던스는 진성 장치부 22의 임피던스와 정합한다. 환언하면, 입·출력용 마이크로스트립 선로 40A, 40B의 선로 폭과 선로 높이(즉, 게이트 연출 전극 35의 폭과, 드레인 연출 전극 39의 폭 및 유전체층 34의 두께)는, 특성 임피던스가 밀리파 대역에서의 진성 장치부 22의 입·출력 임피던스와 실질적으로 일치되고, 정합 조건을 만족하도록 설정된다. 예를 들어, 비유전율 ε가 2.5∼5.0인 유전체층 34를 사용하여, 두께가 10㎛이며, 폭이 25㎛인 마이크로스트립 선로 40A와 40B를 형성하는 경우, 40∼70 의 특성 임피던스가 얻어진다. 이 특성 임피던스는 밀리파 대역에서 게이트 폭이 30∼60㎛인 진성 장치부 22의 입·출력임피던스와 실질적으로 일치하며, 정합 조건을 만족한다.
회로 기판 43의 동면 선로 47A로부터 비아 홀 33, 41을 경유하여 입력측 마이크로스트립 선로 40A로 입력된 RF-신호(전자파)는 마이크로스트립 선로 40A를 통해 전송되어 진성 장치부 22에 이른다. 진성 장치부 22에서 증폭 등의 신호 처리를 받은 RF-신호는 마이크로스트립 선로 40B를 통해 전송되어, 비아 홀 38 및 42를 경유하여 회로 기판 43의 동면 선로 47B의 동면 선로 47B로 보내진다.
[본 구현예의 특징]
고주파용 반도체 장치 21의 성능을 개선시키는 방법은, 게이트 연출 전극 35와 소스 연출 전극 30과의 사이 및 게이트 연출 전극 35와 드레인 연출 전극 39와의 사이에서의 전자계결합을 감소시키는 것이다. 종래의 수평형 FET에서는, 전극들이 교차하지 않도록 형성되거나(도 1 참조), 전극들의 교차부가 가능한 작게 되도록 형성된다(도 2 참조). 이에 반하여, 본 발명에 따른 고주파 반도체 장치 21에서는, 게이트 연출 전극 35와 소스 연출 전극 30과의 사이 및 드레인 연출 전극 39와 소스 연출 전극 30 사이의 결합을 적극적으로 활용하여, 이들 입·출력용 전극들을 마이크로스트립-도체형 도파로 구조를 사용하여 구성함으로써, 게이트 연출 전극 35와 드레인 연출 전극 39의 기생 결합 성분들(기생 인덕턴스와 기생 용량)을 감소시킬 수 있다. 환언하면, RF 신호가 입·출력의 마이크로스트립 선로 40A, 40B의 상부 및 하부 전극들 사이에서 위상으로 전송되기 때문에, 상부와 하부 전극간의 기생 결합은 실질적으로 소실된다.
[구현예 2]
도 8a는 본 발명의 다른 구현예에 따른 고주파용 반도체 장치 51의 평면도이다. 도 8b는 도 8a의 선 X3-X3을 절단하여 얻은 단면도이다. 이 고주파 반도체 장치 51에서는, 소스 연출 전극 30의 입력측 가장자리와 평행하게 접지 도체 52가 배치되어, 소스 연출 전극 30의 가장자리와 접지 도체 52와의 사이에 입력측 슬롯 선로 54A를 형성한다. 입력측 슬롯 선로 54A는 입력측 마이크로스트립 선로 40A에 직각으로 접속되어, 슬롯 선로 54A와 마이크로스트립 선로 40A는 전자계결합된다. 동일한 양상으로, 소스 연출 전극 30의 출력측 가장자리와 평행하게 접지 도체 53이 배치되어, 소스 연출 전극 30의 가장자리와 접지 도체 53과의 사이에 출력측 슬롯 선로 54B를 형성한다. 출력측 슬롯 선로 54B는 출력측 마이크로스트립 선로 40B에 직각으로 접속되어, 슬롯 선로 54B와 마이크로스트립 선로 40B는 전자계결합된다. 비아 홀 55, 56은 접지 도체 52, 56은 접지 도체 52, 53에 각각 전기적으로 접속된다.
슬롯 선로 54A에서 입력된 RF 신호는 마이크로스트립 선로 40A를 경유하여 진성 장치부 22에 전송된다. 진성 장치부 22에서 출력된 RF 신호는 마이크로스트립 선로로 40B를 경유하여 슬롯 선로 54B에서 출력된다.
슬롯 선로 54A와 54B은 각각 비아 홀 41과 54 및 42와 56을 통하여 회로 기판을 슬롯 선로에 접속될 수 있기 때문에, 본 장치와 슬롯 선로들로 형성된 회로 기판과의 접속은 용이하다.
[구현예 3]
도 9는 본 발명의 또 다른 구현예에 따른 고주파용 반도체 장치 61을 나타낸 평면도이다. 본 구현예에서, 두개의 진성 장치부 22는 그들 사이에 적당한 거리를 두고 배치되며, 각 진성 장치부 22의 입·출력측에 마이크로스트립 선로 40A, 40B 각각을 형성한다. 소스 연출 전극 30과 접지 도체 64와의 사이에 Y-자 형상으로 분기된 입력측 슬롯 선로 62가 형성되고, 슬롯 선로 62의 각 분기부는 입력측 마이크로스트립 선로 40A와 전자결합한다. 슬롯 선로 62의 선단에서 λ/4(λ는 전자파의 파장을 의미한다) 떨어진 지점에서 이들이 결합할 때, 최대 결합이 얻어진다. 동일한 양상으로, 소스 연출 전극 30과 접지 전극 64와의 사이에 Y-자 형상으로 분기된 출력측 슬롯 선로 63이 형성되고, 슬롯 선로 63의 각 분기부는 출력측 마이크로스트립 선로 40B와 전자결합한다. 비아 홀 65는 소스 연출 전극의 중앙부에 전기적으로 접속되며, 비아 홀 66은 입력측에서 접지 도체 64에 전기적으로 접속되고, 비아 홀 67은 출력측에서 접지 도체 64에 전기적으로 접속된다.
본 구현예에서, 입력단에서 슬롯 선로 62에 입력된 RF 신호는 슬롯 선로 62에서 분리되어, 마이크로스트립 선로 40A로 전송되고, 각 진성 장치부 22에 입력된다. 진성 장치부 22로부터 출력된 RF 신호는 마이크로스트립 선로 40B를 경유하여 슬롯 선로 63으로 전송되어, 슬롯 선로 63에서 결합되어, 슬롯 선로 63에서 출력된다.
그러므로, 본 구현예에서도, 단일 진성 장치부를 갖는 반도체 장치에서보다 더 큰 출력 전력을 얻을 수 있다.
게이트 전극 36과 드레인 전극 31은 넓은 배선 패턴으로, 각 진성 장치부 22에 접속되기 때문에, 각 전극의 저항은 낮은 수준으로 억제된다.
[구현예 4]
도 10은 본 발명의 또 다른 구현예에 따른 고주파용 반도체 장치 71을 나타낸 사시도이다. 본 구현예에서, 복수개의 진성 장치부 22a와 22b는 직렬로 접속된다. 제1단 진성 장치부 22a의 드레인 전극 31과 제2단 진성 장치부 22b의 게이트 전극 36에 인가되는 전압이 서로 다르며, 따라서 제1단 진성 장치부 22a의 드레인 연출 전극 39와 제2단 진성 장치부 22b의 게이트 연출 전극 35는, 유전체층 34를 경유하여 대향하는 직류-차단 박막커패시터 구조(direct-current-cut thin-film opposing capacitor structure) 72와 용량 결합한다. 그러므로, 제1단 진성 장치부 22a와 제2단 진성 장치부 22b는 박막 커패시터 구조 72를 갖는 마이크로스트립 선로 40C에 접속된다.
제1단 진성 장치부 22a의 게이트 연출 전극 35에 동일한 박막 커패시터 구조 72가 형성된다. 게이트 패드부 32와 제1진성 장치부 22a는 박막 커패시터 구조 72를 갖는 마이크로스트립 선로 40a와 접속된다. 제2단 진성 장치부 22b의 드레인 연출 전극 39에도 동일한 박막 커패시터 구조 72가 형성된다. 제2단 진성 장치부 22b와 드레인 패드부 37은 박막 커패시터 구조 72를 갖는 마이크로스트립 선로 40B에 접속된다.
반도체 장치 71의 입력부 및 출력부에서는, 소스 연출 전극 30이 형성되지 않는 부분에 의해 슬롯 선로 73A와 73B가 형성된다. 입력측 슬롯 선로 73A는 입력측 마이크로스트립 선로 40A와 전자결합하고, 출력측 슬롯 선로 73B는 출력측 마이크로스트립 선로 40B와 전자결합한다.
게이트 전극 36에 DC 바이어스를 인가하기 위하여 사용된 게이트 바이어스 선 74는, 소스 연출 전극 30이 형성되지 않는 부분에서, 비아 홀 75에 제공된 패드 76으로부터 게이트 전극 36에 이르기까지 연장된다. 동일한 양상으로, 드레인 전극 31에 DC 바이어스를 인가하기 위하여 사용된 드레인 바이어스 선 77은, 소스 연출 전극 30이 형성되지 않는 부분에서, 비아 홀 78에 제공된 패드 79로부터 드레인 전극 31에 이르기까지 연장된다. 게이트 바이러스 선 74와 드레인 바이어스 선 77은 소스 연출 전극 30의 하면을 통과할 때에는 버퍼층 24 밑으로 통과하며, 소스 연출 전극 30으로부터 절연된다. 이들은 소스 연출 전극 30의 하부에 절연층을 1층 추가 배치하여 소스 연출 전극 30으로부터 절연시킬 수 있다.
두 진성 장치부 22a와 22b를 접속하는 마이크로스트립 선로 40C 선로폭과 선로 길이(=λ/4)는, 두 진성 장치부 22a, 22b와 임피던스가 정합하는 λ/4 변성기의 조건이 충족되도록 설정된다.
이런 구조를 갖는 반도체 장치 71에 따르면, 큰 전력 이득을 얻을 수 있으며, 동작 주파수를 증가시킬 수 있다. 도 11은 1-단 진성 장치부 22를 갖는 반도체 장치의 이득-주파수 특성(실선으로 나타냄)과 2-단 진성 장치부 22a와 22b를 갖는 반도체 장치의 이득-주파수 특성(점선으로 나타냄)을 나타낸 차트이다. 도 11에서 보는 바와 같이, 보통의 밀리파 장치의 전력 이득은, 60GHz 대역에서 대략 6dB이지만, 2-단 장치의 전력 이득은, 60GHz 대역에서 대략 12dB이고, 거의 90GHz 대역에서도 6dB의 전력 이득을 얻는다.
상기한 구현예들에서, 입력부 및 출력부의 마이크로파 전송선로로서, 마이크로스트립 선로, 스트립 선로 및 동면 선로들이 사용되었지만, 도파로를 구성하기만 하면 다른 선로들을 사용할 수도 있으며, 예를 들어, 게이트 전극과 소스 전극과의 사이 및 드레인 전극과 소스 전극과의 사이에 유전체막을 배치하는 H선로를 사용할 수 도 있다.
본 발명의 고주파용 반도체 장치에서는, 진성 장치부의 접속부분을 마이크로파 전송선로로 구성함으로써, 입력 신호는 전자계 분포를 파괴시키지 않으면서 도파로를 통해 전송된다. 따라서, 종래의 구조를 갖는 반도체 장치에 있어서의 기생 인덕턴스와 기생 용량 등의 문제를 제거할 수 있다. 본 발명에 따르면, 전력 이득이 크며, 동작 주파수가 높고, 낮은 노이즈 특성을 갖는 밀리파 반도체 장치를 구성할 수 있다.

Claims (4)

  1. 고주파용 반도체 장치에 있어서, 반도체 기판상에 부분적으로 형성된 진성 장치부; 상기한 진성 장치부에 게이트 전극을 사이에 끼고 배치된 소스 전극과 드레인 전극; 상기한 게이트 전극 또는 상기한 게이트 전극에 전기적으로 접속된 전극부와, 상기한 소스 전극 또는 상기한 소스 전극에 전기적으로 접속된 전극부 사이에 형성된 마이크로파 전송선로; 및 상기한 드레인 전극 또는 상기한 드레인 전극에 전기적으로 접속된 전극부와, 상기한 소스 전극 또는 전극 상기한 소스 전극에 전기적으로 접속된 전극부와의 사이에 형성된 마이크로파 전송선로를 포함하는 것을 특징으로 하는 고주파용 반도체 장치.
  2. 고주파용 반도체 장치에 있어서, 반도체 기판상에 부분적으로 형성된 진성 장치부; 상기한 진성 장치부에 게이트 전극을 사이에 끼고 배치된 소스 전극과 드레인 전극; 상기한 소스 전극 또는 상기한 소스 전극에 전기적으로 접속된 전극부와 위에, 유전체층을 경유하여 상기한 게이트 전극 또는 상기한 게이트 전극에 전기적으로 접속된 전극부를 대향하여 형성된 마이크로파 전송선로; 및 상기한 소스 전극 또는 상기한 소스 전극에 전기적으로 접속된 전극부 위에, 유전체층을 경유하여 상기한 드레인 전극 또는 상기한 드레인 전극에 전기적으로 접속된 전극부를 대향하여 형성된 마이크로파 전송선로를 포함하며, 상기한 소스 전극 또는 상기한 소스 전극에 전기적으로 접속된 전극부가 상기한 반도체 기판의 대부분을 피복하는 것을 특징으로 하는 고주파용 반도체 장치.
  3. 제1항에 있어서, 상기한 반도체 기판상에 상기한 복수개의 진성 장치부를 배치하고, 상기한 복수개의 진성 장치부들을 마이크로파 전송선로로 접속시키는 것을 특징으로 하는 고주파용 반도체 장치.
  4. 제2항에 있어서, 상기한 반도체 기판상에 상기한 복수개의 진성 장치부를 배치하고, 상기한 복수개의 진성 장치부들을 마이크로파 전송선로로 접속시키는 것을 특징으로 하는 고주파용 반도체 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임
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