KR100287477B1 - 고주파 반도체 장치 - Google Patents
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Abstract
본 발명의 진성 장치부(intrinsic device section)는 GaAs 기판 상에 드레인 영역(drain area), 중간 영역(intermediate area) 및 소스 영역(source area)을 적층시켜, 그것의 경사면에 채널 영역(channel area)을 형성함으로서 설치된다. 드레인 영역에 옴접속(ohmic connected)된 드레인 전극은 출력측 쪽으로 연장하며, 드레인 전극 상에 유전체층을 통하여 소스 영역에 옴접속된 소스 전극은 연장하여, 출력측에 마이크로파 전송 선로(micro-wave transmission line)가 형성된다. 채널 영역에 쇼트키(Schottky) 접속된 게이트 전극(gate electrode)은 입력측쪽으로 연장하며, 드레인 전극 상에 유전체층을 통하여 소스 전극은 연장하여, 출력측에 마이크로파 전송 선로가 형성된다.
Description
본 발명은 고주파 반도체 장치(high-frequency semiconductor devices)에 관한 것이다. 더욱 상세하게는, 본 발명은 증폭, 발진 및 변조용의 밀리미터파(millimetric-wave) 또는 준밀리미터파 회로 모듈(quasi-millimetric-wave circuit module)에 사용되는 고주파 전계 효과 트랜지스터(field effect transistor: FET)에 관한 것이다.
도 1은 현재에 널리 사용되는 고주파 FET에서, 반도체 표면에 형성된 전극의 구조를 도시한 평면도이다. 이러한 고주파 반도체 장치에서, 소스 패드부(source pad section) 1로부터 세 개의 소스 전극(source electrode) 2가 연장하며, 드레인 패드부(drain pad section) 3으로부터 연장한 두 개의 드레인 전극(drain electrode) 4는 소스 전극들 2의 사이에 배치된다. 드레인 전극들 4의 선단부와 소스 패드부 1의 사이에 배치된 두 개의 게이트 패드부(gate pad section) 5로부터 연장한 네 개의 극히 좁은 게이트 전극(gate electrode) 6은, 소스 전극 2와 드레인 전극 4의 사이에 끼인 영역에서 좁고 길게 늘어난 형상으로 연장한다. 다시 말해, 이러한 고주파 반도체 장치는 소스 전극 2, 게이트 전극 6 및 드레인 전극 4가 동일 평면 상에 형성되는 수평형(평면형) FET이다.
보다 높은 주파수를 갖는 유용한 FET를 만들기 위하여, 소스 전극과 드레인 전극 사이의 간격을 줄이고, 게이트 전극의 폭을 좁게 하는 것(게이트 길이를 짧게 하는 것)이 필요하다. 좁고 긴 형상의 게이트 전극은 큰 기생 저항(parasitic resistance) 및 기생 커패시턴스(parasitic capacitance)를 발생시키지만, 노이즈의 증가, 작동-주파수의 저하, 이득의 감소 및 입출력 반사 손실의 증대로 인하여 특성이 악화된다. 좁고 긴 형상의 게이트 전극을 형성하기 위하여, 고도의 미세 가공 기술(구체적으로, 고도의 사진 평판 기술: photolithography)이 요구된다. 그러나, 이것이 특성의 변화를 증대시키고, 생산률을 저하시킨다.
FET를 마이크로파가 운반하는 도파로(waveguide)로 고려할 때, FET는 극히 부자연스러운 구조를 가지며, 그것의 작동 범위는 FET를 집중-정수 회로 소자(lumped-constant circuit device)에 근사시킬 수 있는 저주파 범위로 한정된다.
도 2는 상기한 특성의 악화를 개선시킨 에어-브릿지-게이트-구조(air- bridge-gate-structure)를 갖는 FET의 전극 구조를 도시하는 평면도이다. 이러한 구조에서, 반도체 표면의 소스 패드부들 7 사이에 설치된 소스 전극 8은 전체 길이에 걸쳐 드레인 전극 9와 대향하며, 폭이 넓은 게이트 전극 11은 소스 전극 8에 대해 드레인 전극 9의 반대측에 배치된 게이트 패드부 10으로부터 소스 전극 8에 걸쳐서 연장하며, 게이트 전극 11의 선단부의 모서리는 소스 전극 8과 드레인 전극 9와의 사이에서 반도체 표면에 쇼트키(Schottky) 접속된다.
이러한 에어-브릿지-게이트-구조의 FET에서, 게이트 전극 11의 폭을 넓힐 수 있으므로, 게이트 전극 11의 기생 저항 및 기생 인덕턴스는 감소하며, 무선 주파수 (radio frequency: RF) 특성(구체적으로는, 노이즈 특성)은 개선된다.
게이트 전극 11이 소스 전극 8을 걸쳐 통과하는 부분에서, 소스 전극 8과 게이트 전극 11과의 사이에서 기생 커패시턴스가 발생하며, 작동 주파수가 저하된다. 이러한 기생 커패시턴스를 감소시키기 위해, 소스 전극 8의 폭을 좁혀야 한다. 소스 전극 8의 폭을 좁히면, 소스 전극 8에 여분의 기생 저항 및 여분의 기생 인덕턴스가 발생하므로, 이러한 방법으로는 특성을 개선시키는데 한계가 있다. 또한, 이러한 에어-브릿지-게이트-구조의 FET에서, 게이트 전극의 미세한 가공 기술은 수평형 FET에서와 동일한 방법으로 용이하게 이행되지 않는다.
이러한 에어-브릿지-게이트-구조의 FET를 도파로로 고려할 때, 그것은 수평형 FET와 유사하게 부자연스러운 구조를 가지며, 작동 범위는 FET를 집중-정수 회로 소자에 근사시킬 수 있는 저주파 범위로 한정된다.
밀리미터파 및 준밀리미터파 영역에서 고주파 FET의 특성이 악화되는 문제점을 해결하기 위하여, 상술한 바와 같이 게이트 전극의 가공 공정시에 정확성을 향상시키며, 게이트 전극과 드레인 전극에서의 배선 저항과, 기생 커패시터, 기생 인덕터 등의 기생 성분을 제거하는 것이 중요하다. 그러나, 종래의 FET 구조의 고주파 범위에서 특성의 악화를 억제시키는 것이 극히 어려우며, 밀리미터파와 준밀리미터파에 적합한 반도체 장치를 제조하는 것은 불가능하다.
본 발명은 종래의 장치가 갖는 상술한 결점들을 고려하여 수행된다. 따라서, 본 발명의 목적은 게이트 전극과 소스 전극과의 사이, 및 드레인 전극과 소스 전극과의 사이의 전극 구조에서 마이크로파 전송 선로(micro-wave transmission line)의 구조를 사용하여, 고주파 영역에서 반도체 장치의 특성 악화를 억제하는 것이다.
본 발명의 한 관점에 따르면, 상기한 목적은 절연성 기판(insulating substrate) 상에 드레인 영역(drain area), 채널 영역(channel area) 및 소스 영역(source area)을 적층시켜 부분적으로 형성된 진성 장치부(intrinsic device section); 드레인 영역에 접속된 드레인 전극 또는 드레인 전극에 전기적으로 접속된 전극 부분과, 소스 영역에 접속된 소스 전극 또는 소스 전극에 전기적으로 접속된 전극 부분과의 사이에 형성된 마이크로파 전송 선로; 및 채널 영역에 접속된 게이트 전극 또는 게이트 전극에 전기적으로 접속된 전극 부분과, 소스 영역에 접속된 소스 전극 또는 소스 전극에 전기적으로 접속된 전극 부분과의 사이에 형성된 마이크로파 전송 선로를 포함하는 고주파 반도체 장치를 설치함으로써 달성된다.
본 발명의 다른 관점에 따르면, 상기한 목적은, 아래로부터 드레인 영역, 채널 영역 및 소스 영역을 이 순서대로 적층시켜 절연성 기판 상에 부분적으로 형성된 진성 장치부; 드레인 영역에 접속된 드레인 전극 또는 드레인 전극에 전기적으로 접속된 전극 부분은 자신의 상방에 형성된 유전체층을 통하여, 소스 영역에 접속된 소스 전극 또는 소스 전극에 전기적으로 접속된 전극 부분과 대향하여, 드레인 전극 또는 드레인 전극에 전기적으로 접속된 전극 부분과, 소스 전극 또는 소스 전극에 전기적으로 접속된 전극 부분과의 사이에 형성된 마이크로파 전송 선로; 및채널 영역에 접속된 게이트 전극 또는 게이트 전극에 전기적으로 접속된 전극 부분은 자신의 상방에 형성된 유전체층을 통하여, 소스 영역에 접속된 소스 전극 또는 소스 전극에 전기적으로 접속된 전극 부분과 대향하여, 게이트 전극 또는 게이트 전극에 전기적으로 접속된 전극 부분과, 소스 전극 또는 소스 전극에 전기적으로 접속된 전극 부분과의 사이에 형성된 마이크로파 전송 선로를 포함하는 고주파 반도체 장치를 설치함으로써 달성된다.
본 발명의 또 다른 관점에 따르면, 상기한 목적은, 아래로부터 소스 영역, 채널 영역 및 드레인 영역을 이 순서대로 적층시켜 절연성 기판 상에 부분적으로 형성된 진성 장치부; 소스 영역에 접속된 소스 전극 또는 소스 전극에 전기적으로 접속된 전극 부분은 자신의 상방에 형성된 유전체층을 통하여, 채널 영역에 접속된 게이트 전극 또는 게이트 전극에 전기적으로 접속된 전극 부분과 대향하여, 소스 전극 또는 소스 전극에 전기적으로 접속된 전극 부분과, 게이트 전극 또는 게이트 전극에 전기적으로 접속된 전극 부분과의 사이에 형성된 마이크로파 전송 선로; 및 소스 영역에 접속된 소스 전극 또는 소스 전극에 전기적으로 접속된 전극 부분은 자신의 상방에 형성된 유전체층을 통하여, 드레인 영역에 접속된 드레인 전극 또는 드레인 전극에 전기적으로 접속된 전극 부분과 대향하여, 소스 전극 또는 소스 전극에 전기적으로 접속된 전극 부분과, 드레인 전극 또는 드레인 전극에 전기적으로 접속된 전극 부분과의 사이에 형성된 마이크로파 전송 선로를 포함하는 고주파 반도체 장치를 설치함으로써 달성된다.
본 발명에 따른 고주파 반도체 장치는 절연성 기판 상에 진성 장치부를 다수 배치시키며, 진성 장치부들이 마이크로파 전송 선로에 접속되도록 구성될 수 있다.
고주파 반도체 장치에서, 진성 장치부들이 다수 배치되며, 그것이 마이크로파 전송 선로에 접속되므로, 단일 진성 장치부와 비교하여 보다 큰 출력을 얻는다.
본 발명에 따른 고주파 반도체 장치에서, 드레인 영역, 채널 영역 및 소스 영역을 적층시켜 진성 장치부를 절연성 기판 상에 부분적으로 형성시키며, 채널 영역이 게이트 전극에 접속되므로, 이러한 반도체 장치의 게이트 길이는 채널 영역에서의 결정층의 두께에 따라 설정된다. 그러므로, 종래의 수평형 FET와 비교하여, 게이트 길이는 사진 평판 기술에 의해 형성된 게이트 전극의 폭에 따라 설정되므로, 게이트 길이의 억제성이 보다 향상되어, 길이가 극히 짧은 게이트를 얻을 수 있다.
본 발명에서, 마이크로파 전송 선로가 드레인 영역에 접속된 드레인 전극과 소스 영역에 접속된 소스 전극과의 사이에 형성되며, 마이크로파 전송 선로가 채널 영역에 접속된 게이트 전극과 소스 영역에 접속된 소스 전극과의 사이에 형성되므로, 게이트 전극과 소스 전극 사이의 기생 성분 및 드레인 전극과 소스 전극 사이의 기생 성분을 고주파 반도체 장치의 특성이 향상되도록 저하시킬 수 있다.
마이크로스트립선로(microstripline), 슬롯 선로(slot line), 공면 선로(coplanar line) 등과 같은 다양한 종류의 마이크로파 전송 선로를 사용할 수 있다. 본 발명에 따른 고주파 반도체 장치에서, 예를 들어, 소스 전극을 소스 전극과 드레인 전극과의 사이에 배치된 유전체층을 통하여 드레인 전극과 대향시키거나, 소스 전극을 게이트 전극과 소스 전극과의 사이에 배치된 유전체층을 통하여 게이트 전극과 대향시켜, 마이크로스트립선로와 유사한 마이크로파 전송 선로를 구성한다.
진성 장치부에 드레인 영역, 채널 영역 및 소스 영역을 적층시키는 방향에 따라서, 드레인 영역을 기판에 더 근접하게 배치시키거나, 소스 영역을 기판에 더 근접하게 배치시킬 수 있다.
도 1은 종래의 수평형 전계 효과 트랜지스터(field effect transistor: FET)의 전극 구조를 도시한 평면도이다.
도 2는 에어-브릿지-게이트 구조(air-bridge-gate-structure)를 갖는 종래의 FET의 전극 구조를 도시한 평면도이다.
도 3은 본 발명의 한 양태에 따른 고주파 반도체 장치의 구조를 도시한 평면도이다.
도 4는 도 3에 도시한 선 Ⅹ1-Ⅹ1를 따라 절단하여 도시한 단면도이다.
도 5는 도 4에 도시한 선 Ⅹ2-Ⅹ2를 따라 절단하여 도시한 단면도이다.
도 6A는 본 발명의 또 다른 양태에 따른 고주파 반도체 장치의 구조를 도시한 평면도이다. 도 6B는 도 6A에 도시한 Ⅹ3-Ⅹ3를 따라 절단하여 도시한 단면도이다.
도 7은 본 발명의 또 다른 양태에 따른 고주파 반도체 장치의 구조를 도시한 평면도이다.
도 8은 본 발명의 또 다른 양태에 따른 고주파 반도체 장치의 구조를 도시한 평면도이다.
도 9는 도 8에 도시한 선 Ⅹ4-Ⅹ4를 따라 절단하여 도시한 단면도이다.
도 10은 도 8에 도시한 선 Ⅹ5-Ⅹ5를 따라 절단하여 도시한 단면도이다.
도 11은 본 발명의 또 다른 양태에 따른 고주파 반도체 장치의 구조를 도시한 평면도이다.
도 12는 본 발명의 또 다른 양태에 따른 고주파 반도체 장치의 구조를 도시한 평면도이다.
＜도면의 주요 부호에 대한 설명＞
22 : GaAs 기판 24 : 드레인 영역
25 : 중간 영역 26 : 소스 영역
C : 채널 영역 27 : 진성 장치부
28 : 드레인 전극 31 : 게이트 전극
33 : 유전체층 35 : 소스 전극
40A, 40B : 마이크로스트립선로
44A, 44B : 슬롯 선로 52A, 52B : 고주파 FET
(제 1양태)
도 3은 본 발명의 하나의 양태에 따른 고주파 반도체 장치(고주파 FET) 21를 도시하는 평면도이다. 도 4는 도 3에 도시된 선 X1-X1를 따라 절단한 단면도이며, 도 5는 도 3에 도시된 선 X2-X2를 따라 절단한 단면도이다. 고주파 반도체 장치 21은 아래로부터 드레인 영역 24, 중간 영역 25 및 소스 영역 26이 이 순서대로 적층되는 수직형 FET 구조를 갖은 진성 장치부 27을 구비하고 있다.
(제 1양태의 제조 방법 및 구조)
이 양태에 따른 고주파 반도체 장치 21의 구조는 도 3∼도 5의 도면을 참조하여 제조 방법과 함께 기술할 것이다. 반절연성 GaAs 기판(GaAs 웨이퍼) 22 상에, 도핑되지 않은 GaAs층 23, n-GaAs/InGaAs로 이루어진 드레인 영역 24(막두께: 0.2㎛), 도핑되지 않은 GaAs(또는 AlGaAs)로 이루어진 중간 영역 25(막두께: 0.15㎛) 및 n-InGaAs/GaAs로 이루어진 소스 영역 26(막두께: 0.1㎛)이 분자빔 에피택셜(molecular beam epitaxitial: MBE)법으로 에피택셜 성장을 한다. 중간 영역 25는 p형이 될 수 있다.
도핑되지 않은 GaAs층 23, 드레인 영역 24, 중간 영역 25 및 소스 영역 26은 GaAs 기판 22의 적정 위치에서, 예를 들면, FET 영역의 중앙에서, 상면에서 내려다 볼 때 육각형의 형상을 갖은 메사형(mesa-type) 진성 장치부 27을 형성하도록 사진 평판술을 사용하여 에칭된다. 제 1의 에칭 공정에서, 진성 장치부 27의 일단은 드레인 영역이 노출될 때까지 에칭되며, 제 2의 에칭 공정에서, 진성 장치부 27은 도핑되지 않은 GaAs층 23이 노출될 때까지 에칭된다. 이렇게 형성된 진성 장치부 27은 드레인 영역 24, 중간 영역 25 및 소스 영역 26으로 구성된 3층 구조를 갖는다. 이 제조 단계에서, 진성 장치부 27의 일단(출력측)에서 드레인 영역 24는 진성 장치부 27의 바닥으로부터 연장하도록 노출되며, 진성 장치부 27의 다른 단(입력측)에서 도핑되지 않은 GaAs층 23은 드레인 영역 24가 노출되는 표면보다 낮게 노출된다.
따라서, 드레인 영역 24, 중간 영역 25 및 소스 영역 26을 적층시켜 형성된메사형 진성 장치부 27이 형성된 후에, n형 이온을 진성 장치부 27의 경사면에 주입시켜 채널 영역 C를 형성한다.
노출된 드레인 영역 24(실질적으로, GaAs 기판 22의 반) 상에, Au/Ge 등의 전극 재료로 제조된 드레인 전극 28이 형성된다. 드레인 전극 28은 도 3에 도시된 것처럼 특정한 패턴으로 형성된다. 드레인 전극 28은 내부 모서리의 진성 장치부 27과, 외부 모서리에 소스 패드부 29가 형성되는 영역을 제외하고 실질적으로 GaAs 기판 22의 반을 피복한다. 드레인 전극 28에 열처리를 하여, 드레인 영역 24에 전극이 옴접속된다.
드레인 전극 28의 제조 공정에서, 드레인 전극 28이 피복되지 않은 부분의 영역에서 드레인 전극 28과 동일한 전극 재료를 사용하여, 소스 패드부 29가 동시에 형성된다.
GaAs 기판 22의 전영역에 화학적 증착법(chemical vapor deposition: CVD)으로, SiO2또는 SiN으로 제조된 절연층 30을 퇴적시킴으로써, 드레인 전극 28의 선단부를 제외한 드레인 전극 28이 노출되며, 절연층 30의 표면은 평탄해진다. 절연층 30 상에, TiN 등의 쇼트키 전극 재료로 제조된 게이트 전극 31이 형성된다. 게이트 전극 31은 도 3에 도시된 것처럼 특정한 패턴으로 형성된다. 게이트 전극 31은 GaAs 기판 22의 다른 쪽의 반을 피복하며, 내부의 모서리가 절연층 30을 통해 드레인 전극 28과 일부가 겹쳐지며, 외부 모서리에서 소스 패드부 32가 형성되는 영역은 피복되지 않는다. 게이트 전극 31은 내부 모서리에서 진성 장치부 27를 피복하지 않으며, 채널 영역 C에 쇼트키 접속된다.
게이트 전극 31의 제조 공정에서, 게이트 전극 31이 제거되는 영역에서 게이트 전극 31과 동일한 전극 재료로 소스 패드부 32가 동시에 형성된다.
드레인 전극 28과 게이트 전극 31이 도 5에 도시된 것처럼 얇은 절연층 30을 통해 일부가 겹쳐지므로, 상기한 두 전극은 공통 RF 접지 전극(common RF ground electrode)으로 제공되는 박막 커패시터(절연층 30)에 의해 전기적으로 용량성 접속된다.
GaAs 기판 22의 전영역에, SiN, PSG 또는 SiO2등으로 제조된 두 개의 유전체층(절연체) 33이 형성된다. 유전체층 33은 중앙이 에칭되어 진성 장치부 27(소스 영역 26)의 상면을 노출시키며, 또한 유전체층 33의 단부가 에칭되어 소스 패드부 29, 32를 노출시킨다. 노출된 소스 영역 26의 상면에, Au/Ge 등의 전극 재료로 제조된 옴접촉 전극(ohmic-contact electrode) 34가 소스 영역 26과 옴접촉되어 형성된다.
유전체층 33 상에 소스 전극 35가 형성되어, 소스 전극 35의 중앙부는 소스 영역 26과 옴접촉하는 옴접촉 전극 34에 접속되며, 소스 전극 35의 각 단부는 소스 패드부 29, 32에 접속된다.
유전체층 33 및 소스 전극 35는 진성 장치부 27과 소스 패드부 29, 32를 접속시키는 벨트형 영역을 제외하고 사진 평판술을 이용하여 에칭되어 제거된다.
소스 패드부 29, 32, 게이트 전극 31 및 드레인 전극 28의 아래에서, GaAs 기판 22 상에 홀을 만들어 전기적으로 전도 처리하여, 바이어홀(via hole) 37, 36, 38, 39를 형성한다. 이와 같은 방법으로, 도 3∼도 5에 도시된 구조를 갖은 고주파 반도체 장치 21이 제조된다.
(본 발명의 양태에서의 작동)
상기와 같은 방법으로 제조된 고주파 반도체 장치 21에서, 진성 장치부 27은 드레인 영역 24, 중간 영역 25 및 소스 영역 26을 적층시켜 형성되며, 한 경사면에 채널 영역 C가 형성되는 수직형 FET 구조를 갖는다.
고주파 반도체 장치 21을 회로 기판(도시되지 않음)에 실장시켜, 입력측의 소스 패드부 32에 전기적으로 접속된 바이어홀 36은 회로 기판의 입력측 신호선에 접속되며, 출력측의 소스 패드부 29에 전기적으로 접속된 바이어홀 37은 회로 기판의 출력측 신호선에 접속되며, 드레인 전극 28에 전기적으로 접속된 바이어홀 39 및/또는 게이트 전극 31에 전기적으로 접속된 바이어홀 38은 회로 기판의 접지선에 접속되어 접지된다. 그러므로, 입력측에는 유전체층 33을 사이에 형성시켜 마이크로스트립선로 40A를 구성하는 전극들 중에서, 소스 전극 35(이하에서, 옴접촉 전극34를 포함한다)는 RF 신호선으로 제공되며, 게이트 전극 31은 RF 접지 전극으로 제공된다. 동일한 방법으로, 출력측에는 유전체층 33을 사이에 형성시켜 마이크로스트립선로 40B를 구성하는 전극들 중에서, 소스 전극 35는 RF 신호선으로 제공되며, 드레인 전극 28은 RF 접지 전극으로 제공된다.
상술한 바와 같이, 바이어홀 36∼39를 통해 GaAs 기판 22의 하면으로부터 신호를 입출력시킴으로써, 회로 기판의 입출력 신호와 고주파 반도체 장치 21의 마이크로스트립선로 40A, 40B와의 사이에서 기생 결합(parasitic coupling)에 의해 발생된 노이즈와 신호 누설이 저하된다.
입출력에서의 마이크로스트립선로 40A, 40B 각각의 특성 임피던스는 진성 장치부 27과 정합한다. 다시 말해, 입출력용 마이크로스트립선로 40A, 40B의 선로폭, 선로 길이, 선로 두께(즉, 소스 전극 35의 폭, 길이, 두께), 층들간의 막두께 및 층들간의 막의 유전율(즉, 유전체층 33의 두께와 유전율)은 진성 장치부 27의 특성 임피던스가 장치 외부의 표준치(50Ω)와 정합하도록 설계되어 조정된다. 예를 들어, 비유전율 ε는 2.5∼5.0, 두께는 10㎛, 폭은 25㎛인 유전체층 33을 사용하여 마이크로스트립선로 40A, 40B를 구성하면, 40∼70Ω의 특성 임피던스를 얻는다. 특성 임피던스는 밀리미터파대에서 30∼60㎛의 게이트폭을 갖은 진성 장치부 27의 입출력 임피던스와 실질적으로 동일하여, 정합 조건을 만족하는 구성을 얻을 수 있다.
바이어홀 38과 36을 통과하는 입력측의 게이트 전극 31과 소스 전극 35와의 사이에 입력되는 RF 신호는 전자파로 제공된 마이크로스트립선로 40A를 통해 전달되어, 진성 장치부 27에 도달한다. 전자파가 진성 장치부 27에 도달할 때, 게이트 전극 31과 소스 전극 35와의 사이의 진성 장치부 27 내에서, 전자파와 캐리어 (carrier)와의 전자 상호 작용에 의해, 소스 영역 26으로부터 채널 영역 C까지 캐리어가 주입되어, 캐리어는 드레인 영역 24에 도달한다. 캐리어가 드레인 영역 24에 도달할 때, 드레인 전극 28과 소스 전극 35와의 사이에서 캐리어의 운동에 의해 발생된 전자파는 출력측의 마이크로스트립선로 40B(드레인 전극 28과 소스 전극 35와의 사이의 유전체층 33)를 통해 전달되며, 바이어홀 39와 37을 통과해 회로 기판의 출력 신호선을 출력한다.
게이트 전극 31이 진성 장치부 27의 채널 영역 C에 쇼트키 접속되므로, 게이트 전극 31로부터 진성 장치부 27의 채널 영역 C까지 공핍층(depletion layer)이 연장한다. 공핍층은 소스 전극 35와 게이트 전극 31과의 사이의 전위차, 즉 마이크로스트립선로 40A를 통해 전달되는 전자파에 따라 크게 또는 작게 연장한다. 공핍층이 연장하면, 드레인 전극 28과 소스 전극 35와의 사이에 배치된 마이크로스트립선로 40A로부터 진성 장치부 27에까지 주입한 캐리어가 저하된다. 공핍층이 소스 영역 26의 상면까지 연장하면, 캐리어는 이동할 수 없으며, 고주파 반도체 장치 21의 작동이 멈춘다. 그러므로, 이 고주파 반도체 장치 21은 통상의 전계 효과형 트랜지스터와 동일한 방법으로 증폭, 발진 및 변조용의 밀리미터파와 준밀리미터파의 회로 모듈로 사용될 수 있다.
(본 발명의 양태의 특징)
고주파 반도체 장치의 성능을 향상시키기 위해, 종래의 수평형 FET에서 게이트 길이(또는 소스 전극과 드레인 전극과의 사이의 길이)를 줄이기 위해서는 고도의 사진 평판 기술이 필요하다. 반대로, 본 발명에 따른 고주파 반도체 장치 21로 수직형 FET 구조를 사용할 때, 게이트 길이는 중간 영역 25에서 에피택셜층의 두께에 의해 결정되므로, 억제의 정도를 대폭 향상시킬 수 있다. 예를 들면, 전자빔을 사용한 사진평판 공정에서의 수평 방향에서의 가공 정도는 최대 0.01㎛이며, 에피택셜 성장의 정도는 단일 원자층의 0.001㎛ 이하이며, 수평 방향에서의 차원의 정도는 억제 가능하다. 상술한 진성 장치부 27에서의 각 영역은 표준 밀리미터파 화합물 반도체 장치의 조성과 차원을 갖으며, 각 영역은 수직형 FET에서의 통상적인 미세 가공 기술에 의해 제조 가능하다.
고주파 반도체 장치의 성능을 향상시키는 다른 방법으로는 게이트 전극과 소스 전극과의 사이의 전자기장과, 게이트 전극과 드레인 전극과의 사이의 전자기장에서의 결합을 저하시킨다. 종래의 수평형 FET에서, 전극들은 서로 교차하지 않게 형성되며(도 1 참조), 또는 전극들의 교차부들이 가능한 적게 형성된다(도 2 참조). 반대로, 본 발명에 따른 고주파 반도체 장치 21에서, 게이트 전극 31과 소스 전극 35와의 사이와, 드레인 전극 28과 소스 전극 35와의 사이의 결합을 적극적으로 이용하여, 이 입출력 전극 31과 35; 28과 35는 마이크로스트립선로형 도파로 구조를 이용하여 제조되어, 게이트 전극 31과 드레인 전극 28의 기생 결합 성분(기생 인덕턴스와 기생 커패시턴스)을 감소시킨다. 다시 말해, 전자파는 입출력 마이크로스트립선로 40A, 40B의 상하 전극 31과 35; 28과 35의 사이를 위상을 통하여 전달하므로, 상하 전극들 사이의 기생 결합은 실질적으로 존재하지 않는다. 또한, 이 전극들과 반도체층 사이의 불필요한 결합은 반도체층이 RF 접지 전극(즉, 드레인 전극 28과 게이트 전극 31)에 의해 피복되므로 거의 발생하지 않는다.
드레인 전극 28과 게이트 전극 31과의 사이의 기생 결합에 대해, 진성 장치부 27의 양측에 상기 전극들을 배치시킴으로써, 충분한 거리가 확보되므로, 드레인 전극 28과 게이트 전극 31 사이의 기생 결합과 같은 문제점이 발생하지 않는다.
본 발명에서, 입출력 전극 31과 35; 28과 35는 바이어홀 38과 36; 39와 37을 통해 공면 선로(coplanar line)에 접속될 수 있다. 도 3에 도시된 바와 같이, 소스 전극 35에 전기적으로 접속된 바이어홀 36과 37의 양측에, 드레인 전극 28 또는 게이트 전극 31에 전기적으로 접속된 바이어홀 38과 39를 설치한다. 그러므로, 이 양태에서, 소스 전극 35에 전기적으로 접속된 바이어홀 36과 37을 공면 선로의 스트립 도체에 접속시키며, 드레인 전극 28 또는 게이트 전극 31에 전기적으로 접속된 바이어홀 38과 39를 공면 선로의 접지 도체에 접속시킴으로써, 고주파 반도체 장치 21의 하면은 공면 선로에 접속된다.
상술한 양태에서, 마이크로파 전송 선로로 마이크로스트립선로를 사용한다. RF 신호는 마이크로스트립선로 주위의 전자기장에 의해 출력부터 입력까지 피드백될 수 있다. 이 경우에, 마이크로파 전송 선로를 H 선로 구조에 사용할 때, 전자기장은 상하 전극들 사이에서 한정되는 전송 모드가 되므로, RF 신호의 피드백을 간단하게 억제할 수 있다.
(제 2 양태)
도 6a 및 6b는 본 발명의 다른 양태에 따른 고주파 반도체 장치 41의 평면도 및 단면도이다. 고주파 반도체 장치 41에서, 게이트 전극 31의 모서리에 평행하게 접지 도체 42를 설치하며, 게이트 전극 31의 모서리와 접지 도체 42와의 사이에 입력측의 슬롯 선로 44A를 형성한다. 입력측의 슬롯 선로 44A는 입력측의 마이크로스트립선로 40A에 직각으로 접속되어, 슬롯 선로 44A와 마이크로스트립선로 40A는 전자기적으로 결합한다. 동일한 방법으로, 드레인 전극 28의 모서리에 평행하게 접지 도체 45를 설치하며, 드레인 전극 28의 모서리와 접지 도체 45와의 사이에 출력측의 슬롯 선로 44B를 형성한다. 출력측의 슬롯 선로 44B는 출력측의 마이크로스트립선로 40B에 직각으로 접속되어, 슬롯 선로 44B와 마이크로스트립선로 40B는 전자기적으로 결합한다.
슬롯 선로 44A에 입력된 RF 신호는 마이크로스트립선로 40A를 통과해 진성 장치부 27에 전송된다. 진성 장치부 27로부터 출력된 RF 신호는 마이크로스트립선로 40B를 통과하며, 슬롯 선로 40B로부터 출력된다.
슬롯 선로 44A와 44B가 바이어홀 38과 43; 39와 46을 통해 회로 기판 상에 슬롯 선로에 접속될 수 있으므로, 장치는 슬롯 선로에 의해 형성된 회로 기판에 용이하게 접속된다.
(제 3 양태)
도 7은 본 발명의 또 다른 양태에 따른 고주파 반도체 장치 51의 구조를 도시하는 평면도이다. 고주파 반도체 장치 51에서, GaAs 기판 22의 중앙에 서로 적당한 거리 간격을 두고 두 개의 진성 장치부 27이 형성된다. 하나의 진성 장치부 27에 형성된 게이트 전극 31은 두 개의 진성 장치부 27의 채널 영역 C에 쇼트키 접속되며, 다른 진성 장치부 27에 형성된 드레인 전극 28은 두 개의 진성 장치부 27의 드레인 영역 24에 옴접속된다. 진성 장치부 27 각각의 소스 영역 26에 옴접속된 소스 전극 35는 진성 장치부 27로부터 게이트 전극 31까지 벨트 형상으로 연장하며,게이트 전극 31과 소스 전극 35와의 사이에 형성된 유전체층 33을 통해 입력측의 마이크로스트립선로 40A가 형성된다. 동일한 방법으로, 드레인 전극 28과 드레인 전극 28까지 벨트 형상으로 연장한 소스 전극 35와의 사이에 형성된 유전체층 33을 통해 출력측의 마이크로스트립선로 40B가 형성된다. 그러므로, 고주파 반도체 장치 51은 두 개의 고주파 FET 52A와 52B를 구비하고 있다. 고주파 FET 52A와 52B 각각의 입출력에서, 마이크로스트립선로 40A, 40B 각각이 형성된다.
이 양태에서, GaAs 기판 22 상에 접지 도체 53이 형성되며, 입력측에서 게이트 전극 31과 접지 도체 53과의 사이에 Y자 형상의 분기형(branch-type) 슬롯 선로 54를 설치되며, 분기형 슬롯 선로 54의 각 분기 부분은 입력측의 마이크로스트립선로 40A와 전자기적으로 결합한다. 결합점이 슬롯 선로 54의 선단부로부터 λ/4(λ: 전자파의 파장) 분리된 위치에 배치될 때, 결합 강도가 최대가 된다. 동일한 방법으로, 출력측에서 드레인 전극 28과 접지 도체 53과의 사이에 Y자 형상의 분기형 슬롯 선로 55를 설치하며, 분기형 슬롯 선로 55의 각 분기 부분은 출력측의 마이크로스트립선로 40B와 전자기적으로 결합한다. 바이어홀 56은 접지 도체 53을 통과한다.
RF 신호가 입력측의 슬롯 선로 54에 입력될 때, RF 신호는 슬롯 선로 54에서 두 개의 성분으로 분리된 후에, 각 성분은 각 마이크로스트립선로 40A를 통과하며, 고주파 FET 52A 또는 52B로 들어간다. 고주파 FET 52A, 52B로부터 출력된 RF 신호는 마이크로스트립선로 40B를 통과하며, 슬롯 선로 44B에 출력된다. 두 개의 RF 신호는 슬롯 선로 44B에서 합성되어, 슬롯 선로 44B로부터 출력한다. 상기 방법에서, 두 개의 고주파 FET 52A, 52B가 병렬로 접속된 구조로 구성된 고주파 반도체 장치 51에 따르면, 단일 고주파 FET에 비해 높은 출력 전력을 얻을 수 있다.
게이트 전극 31과 드레인 전극 28이 광범위한 배선 패턴으로 진성 장치부 27에 접속되므로, 각 전극의 저항은 낮은 레벨로 억제될 수 있다.
(제 4 양태)
도 8은 본 발명의 다른 양태에 따른 고주파 반도체 장치 61의 평면도이다. 도 9는 도 8에 도시된 선 X4X4를 절단하여 도시한 단면도이다. 도 10은 도 8에 도시된 선 X5X5를 절단하여 도시한 단면도이다. 고주파 반도체 장치 61은 아래로부터 소스 영역 26, 중간 영역 25 및 드레인 영역 24를 이 순서대로 적층시켜, 경사면에 이온 주입에 의해 채널 영역 C가 형성되는 수직형 FET 구조를 갖은 진성 장치부 27을 구비하고 있다.
이 양태에서, 진성 장치부 27, 게이트 패드부 64 및 드레인 패드부 63이 형성된 부분을 제외한 거의 모든 영역에서, GaAs 기판 22 상에 소스 전극 35가 형성된다. 보다 상세히하면, 입력측 표면의 반에, 진성 장치부 27의 아래에 도핑되지 않은 GaAs층 23 상에 소스 전극 35가 형성되며, 출력측 표면의 반에, 진성 장치부 27로부터 연장한 소스 영역 26 상에 소스 전극 35가 형성되며, 입력측 표면의 반에 형성된 소스 전극 35와 출력측 표면의 반에 형성된 소스 전극 35 사이에서 레벨차가 발생한다.
진성 장치부 27의 상면 상에 옴접촉 전극 62가 형성되며, 옴접촉 전극 62에 전기적으로 접속된 드레인 전극 28은 벨트 형상으로 형성된 유전체층 33의 상면을 따라 벨트 형상으로 출력측쪽으로 연장한다. 드레인 전극 28은 소스 영역 26의 단부에 형성된 드레인 패드부 63에 접속된다. 절연층 30 상에, 진성 장치부 27의 채널 영역 C에 쇼트키-접속된 쇼트키 접촉 전극 65가 설치되며, 쇼트키 접촉 전극 65에 전기적으로 접속된 게이트 전극 31은 벨트 형상으로 형성된 유전체층 33의 상면을 따라 벨트 형상으로 입력측쪽으로 연장한다. 게이트 전극 31은 절연층 30의 단부에 형성된 게이트 패드부 64에 접속된다.
이 양태에서, 진성 장치부 27에 소스 영역 26, 중간 영역 25 및 드레인 영역 24는 이 순서대로 도 3에 도시된 양태의 역순으로 적층된다. 입력측에, 소스 전극 35와 게이트 전극 31(이하에서는 쇼트키 접촉 전극 65를 포함한다)과의 사이에 형성된 유전체층 33에 의해 마이크로스트립선로 40A가 형성되며, 출력측에 소스 전극 35와 드레인 전극 28(이하에서는 옴접촉 전극 62를 포함한다)과의 사이에 형성된 유전체층 33에 의해 마이크로스트립선로 40B가 형성된다. 이 양태에서, 게이트 전극 31은 입력측의 RF 신호선으로 제공되며, 드레인 전극 28은 출력측의 RF 신호선으로 제공되며, 소스 전극 35는 RF 접지 전극으로 제공된다. 따라서, 입출력측의 마이크로스트립선로 40A, 40B 각각의 특성 임피던스가 진성 장치부 27의 임피던스와 정합한다는 것은 말할 필요도 없다.
도 3에 도시된 양태와 동일한 방법으로, 장치는 본 양태에서 회로 기판으로 설치된 공면 선로에 접속될 수 있다. 게이트 전극 31은 입력측의 RF 신호를 마이크로스트립선로 40A에 전송하며, 드레인 전극 28은 출력측의 RF 신호를 마이크로스트립선로 40B에 전송하며, 상기한 두 개의 전극은 종래의 FET와 동일한 방법으로 전기적으로 분리되므로, RF 신호는 출력측으로부터 입력측까지 거의 피드백되지 않는다. 이외에, 소스 전극 35가 GaAs 기판 22 상의 거의 전 영역에 형성되므로, 전극은 상기한 양태에서 간단하게 형성된다.
(제 5 양태)
도 11은 본 발명의 다른 양태에 따른 고주파 반도체 장치 71을 도시하는 평면도이다. 고주파 반도체 장치 71은 도 8에 도시된 구조의 진성 장치부 27 및 마이크로스트립선로 40A, 40B를 구비한 FET로서, 도 6A와 도 6B에 도시된 양태와 동일한 방법으로 입력측의 마이크로스트립선로 40A는 입력측의 슬롯 선로 44A와 전자기적으로 결합한다. 본 양태에서, 장치는 슬롯 선로가 설치된 회로 기판에 간단하게 접속될 수 있다.
(제 6 양태)
도 12는 본 발명의 다른 양태에 따른 고주파 반도체 장치 81을 도시하는 평면도이다. 이 양태에서, 도 8에 도시된 구조를 갖은 진성 장치부 27은 적당한 거리 간격을 두고 떨어져 설치되며, 도 8에 도시된 구조를 갖은 마이크로스트립선로 40A, 40B는 진성 장치부 27의 입출력측 각각에 형성된다. Y자 형상의 분기형 입력측의 슬롯 선로 54의 각 분기 부분은 입력측의 마이크로스트립선로 40A와 전자기적으로 결합하며, Y자 형상의 분기형의 입력측의 슬롯 선로 55의 각 분기 부분은 출력측의 마이크로스트립선로 40B와 전자기적으로 결합한다.
또한, 이 양태에서, 입력 단부에서 슬롯 선로 54에서 출력하는 RF 신호가 슬롯 선로 54에서 분기되어, 마이크로스트립선로 40A에 전송되며, 고주파 FET 52A에 입력된다. 고주파 FET 52A로부터 출력된 RF 신호는 마이크로스트립선로 40B를 통해 슬롯 선로 55에 전송되며, 슬롯 선로 55에서 합성되며, 슬롯 선로 55로부터 출력한다. 그러므로, 이 양태에서, 단일 고주파 FET에 비해 큰 출력 전압을 얻을 수 있다.
본 발명에 따른 고주파 반도체 장치에서, 진성 장치부는 수직형이므로, 억제성을 높게 유지하도록 게이트의 길이를 저하시킬 수 있다. 진성 장치부의 접속부를 마이크로파 전송 선로로 구성하므로, 입력 신호는 전자기장 분포의 방해 없이 도파로를 통해 전달된다. 그러므로, 종래 구조의 반도체 장치에서, 기생 인덕턴스 또는 기생 커패시턴스에 의해 발생했던 결점들이 해소될 수 있다. 본 발명에 따르면, 전력 이득이 증대되며, 작동 주파수가 높은 저소음의 밀리미터파 반도체 장치는 억제성이 우수하며, 특성의 재현성이 양호하게 제조된다.
Claims (6)
- 절연성 기판(insulating substrate) 상에 드레인 영역(drain area), 채널 영역(channel area) 및 소스 영역(source area)을 적층시켜 부분적으로 형성된 진성 장치부(intrinsic device section);상기한 드레인 영역에 접속된 드레인 전극(drain electrode) 또는 상기한 드레인 전극에 전기적으로 접속된 전극 부분(electrode section)과, 상기한 소스 영역에 접속된 소스 전극(source electrode) 또는 상기한 소스 전극에 전기적으로 접속된 전극 부분과의 사이에 형성된 마이크로파 전송 선로(micro-wave transmission line); 및상기한 채널 영역에 접속된 게이트 전극(gate electrode) 또는 상기한 게이트 전극에 전기적으로 접속된 전극 부분과, 상기한 소스 영역에 접속된 소스 전극 또는 상기한 소스 전극에 전기적으로 접속된 전극 부분과의 사이에 형성된 마이크로파 전송 선로를 포함함을 특징으로 하는 고주파 반도체 장치.
- 아래로부터 드레인 영역, 채널 영역 및 소스 영역을 이 순서대로 적층시켜 절연성 기판 상에 부분적으로 형성된 진성 장치부;상기한 드레인 영역에 접속된 드레인 전극 또는 상기한 드레인 전극에 전기적으로 접속된 전극 부분은 자신의 상방에 형성된 유전체층을 통하여, 상기한 소스 영역에 접속된 소스 전극 또는 상기한 소스 전극에 전기적으로 접속된 전극 부분과 대향하여, 상기한 드레인 전극 또는 상기한 드레인 전극에 전기적으로 접속된 상기한 전극 부분과, 상기한 소스 전극 또는 상기한 소스 전극에 전기적으로 접속된 상기한 전극 부분과의 사이에 형성된 마이크로파 전송 선로; 및상기한 채널 영역에 접속된 게이트 전극 또는 상기한 게이트 전극에 전기적으로 접속된 전극 부분은 자신의 상방에 형성된 유전체층을 통하여, 상기한 소스 영역에 접속된 소스 전극 또는 상기한 소스 전극에 전기적으로 접속된 전극 부분과 대향하여, 상기한 게이트 전극 또는 상기한 게이트 전극에 전기적으로 접속된 상기한 전극 부분과, 상기한 소스 전극 또는 상기한 소스 전극에 전기적으로 접속된 상기한 전극 부분과의 사이에 형성된 마이크로파 전송 선로를 포함함을 특징으로 하는 고주파 반도체 장치.
- 아래로부터 소스 영역, 채널 영역 및 드레인 영역을 이 순서대로 적층시켜 절연성 기판 상에 부분적으로 형성된 진성 장치부;상기한 소스 영역에 접속된 소스 전극 또는 상기한 소스 전극에 전기적으로 접속된 전극 부분은 자신의 상방에 형성된 유전체층을 통하여, 상기한 채널 영역에 접속된 게이트 전극 또는 상기한 게이트 전극에 전기적으로 접속된 전극 부분과 대향하여, 상기한 소스 전극 또는 상기한 소스 전극에 전기적으로 접속된 상기한 전극 부분과, 상기한 게이트 전극 또는 상기한 게이트 전극에 전기적으로 접속된 상기한 전극 부분과의 사이에 형성된 마이크로파 전송 선로; 및상기한 소스 영역에 접속된 소스 전극 또는 상기한 소스 전극에 전기적으로 접속된 전극 부분은 자신의 상방에 형성된 유전체층을 통하여, 상기한 드레인 영역에 접속된 드레인 전극 또는 상기한 드레인 전극에 전기적으로 접속된 전극 부분과 대향하여, 상기한 소스 전극 또는 상기한 소스 전극에 전기적으로 접속된 상기한 전극 부분과, 상기한 드레인 전극 또는 상기한 드레인 전극에 전기적으로 접속된 상기한 전극 부분과의 사이에 형성된 마이크로파 전송 선로를 포함함을 특징으로 하는 고주파 반도체 장치.
- 제 1항에 있어서, 상기한 절연성 기판 상에, 상기한 진성 장치부를 다수 배치시키며, 상기한 다수의 진성 장치부들은 상기한 마이크로파 전송 선로들에 의해 접속됨을 특징으로 하는 고주파 반도체 장치.
- 제 2항에 있어서, 상기한 절연성 기판 상에, 상기한 진성 장치부를 다수 배치시키며, 상기한 다수의 진성 장치부들은 상기한 마이크로파 전송 선로들에 의해 접속됨을 특징으로 하는 고주파 반도체 장치.
- 3항에 있어서, 상기한 절연성 기판 상에, 상기한 진성 장치부를 다수 배치시키며, 상기한 다수의 진성 장치부들은 상기한 마이크로파 전송 선로들에 의해 접속됨을 특징으로 하는 고주파 반도체 장치.
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Citations (2)
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|---|---|---|---|---|
| JPS5860575A (ja) * | 1981-10-07 | 1983-04-11 | Nec Corp | トランジスタ |
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|---|---|---|---|---|
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| US4479100A (en) * | 1982-05-27 | 1984-10-23 | Raytheon Company | Impedance matching network comprising selectable capacitance pads and selectable inductance strips or pads |
| JPS60107846A (ja) * | 1983-11-16 | 1985-06-13 | Mitsubishi Electric Corp | マイクロ波集積回路 |
| US4620207A (en) * | 1984-12-19 | 1986-10-28 | Eaton Corporation | Edge channel FET |
| US5256996A (en) * | 1987-10-06 | 1993-10-26 | The Board Of Trustees Of The Leland Stanford, Junior University | Integrated coplanar strip nonlinear transmission line |
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Patent Citations (2)
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|---|---|---|---|---|
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| EP1888879A2 (en) * | 2005-04-29 | 2008-02-20 | Tendix Development, LLC | Radial impulse engine, pump, and compressor systems, and associated methods of operation |
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