JPH1012634A - 高周波半導体デバイス - Google Patents
高周波半導体デバイスInfo
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- JPH1012634A JPH1012634A JP8181440A JP18144096A JPH1012634A JP H1012634 A JPH1012634 A JP H1012634A JP 8181440 A JP8181440 A JP 8181440A JP 18144096 A JP18144096 A JP 18144096A JP H1012634 A JPH1012634 A JP H1012634A
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Abstract
(57)【要約】
【課題】 ゲート・ソース電極間とドレイン・ソース電
極間にマイクロ波伝送線路の構造を取り入れることによ
り、半導体デバイスの高周波領域での特性劣化を抑え
る。 【解決手段】 ＧａＡｓ基板２２の上方に、ドレイン領
域２４、中間領域２５及びソース領域２６を積層し、そ
の一方斜面にチャネル領域Ｃを形成した真性デバイス部
２７を設ける。ドレイン領域２４にオーミック接合され
たドレイン電極２８は出力側へ延出され、ドレイン電極
２８の上には誘電体層３３を介して、ソース領域２６に
オーミック接合されたソース電極３５が延出されて出力
側のマイクロ波伝送線路４０Ｂが形成される。また、チ
ャネル領域Ｃにショットキー接合されたゲート電極３１
は入力側へ延出され、ゲート電極２８の上には誘電体層
３３を介してソース電極３５が延出されて入力側のマイ
クロ波伝送線路４０Ａが形成される。
極間にマイクロ波伝送線路の構造を取り入れることによ
り、半導体デバイスの高周波領域での特性劣化を抑え
る。 【解決手段】 ＧａＡｓ基板２２の上方に、ドレイン領
域２４、中間領域２５及びソース領域２６を積層し、そ
の一方斜面にチャネル領域Ｃを形成した真性デバイス部
２７を設ける。ドレイン領域２４にオーミック接合され
たドレイン電極２８は出力側へ延出され、ドレイン電極
２８の上には誘電体層３３を介して、ソース領域２６に
オーミック接合されたソース電極３５が延出されて出力
側のマイクロ波伝送線路４０Ｂが形成される。また、チ
ャネル領域Ｃにショットキー接合されたゲート電極３１
は入力側へ延出され、ゲート電極２８の上には誘電体層
３３を介してソース電極３５が延出されて入力側のマイ
クロ波伝送線路４０Ａが形成される。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は高周波半導体デバイ
スに関する。特に、増幅、発振、変調用のミリ波、準ミ
リ波の回路モジュールに使用される高周波用ＦＥＴ（電
界効果型トランジスタ）に関する。
スに関する。特に、増幅、発振、変調用のミリ波、準ミ
リ波の回路モジュールに使用される高周波用ＦＥＴ（電
界効果型トランジスタ）に関する。
【０００２】
【従来の技術】図１は、現在よく使用されている従来例
の高周波用ＦＥＴにあって、半導体表面に形成されてい
る電極の構造を示す平面図である。この高周波半導体デ
バイスでは、ソースパッド部１から３本のソース電極２
が延出され、ドレインパッド部３から延出された２本の
ドレイン電極４がソース電極２間に配置されている。さ
らに、ドレイン電極４の先端とソースパッド部１との間
に配置された２つのゲートパッド部５から延出された４
本の極めて細いゲート電極６がソース電極２及びドレイ
ン電極４に挟まれた領域で細長く伸びた構造を有してい
る。すなわち、この高周波半導体デバイスは、ソース電
極２、ゲート電極６及びドレイン電極４が同一平面上に
形成された横型（平面型）ＦＥＴとなっている。
の高周波用ＦＥＴにあって、半導体表面に形成されてい
る電極の構造を示す平面図である。この高周波半導体デ
バイスでは、ソースパッド部１から３本のソース電極２
が延出され、ドレインパッド部３から延出された２本の
ドレイン電極４がソース電極２間に配置されている。さ
らに、ドレイン電極４の先端とソースパッド部１との間
に配置された２つのゲートパッド部５から延出された４
本の極めて細いゲート電極６がソース電極２及びドレイ
ン電極４に挟まれた領域で細長く伸びた構造を有してい
る。すなわち、この高周波半導体デバイスは、ソース電
極２、ゲート電極６及びドレイン電極４が同一平面上に
形成された横型（平面型）ＦＥＴとなっている。
【０００３】このようなＦＥＴを高周波化するために
は、ソース電極とドレイン電極間の間隔を小さくし、ゲ
ート電極を細くする（ゲート長を短くする）必要がある
が、細長いゲート電極には大きな寄生抵抗と寄生インダ
クタンスが発生し、これに起因したノイズの増大、動作
周波数の低下、利得の減少、入出力反射損の増大等の特
性劣化をもたらしていた。また、細長いゲート電極を形
成するには、高度の微細加工技術（特に、高度のフォト
リソグラフィ）が必要であり、特性バラツキを増大さ
せ、歩留りを低下させていた。
は、ソース電極とドレイン電極間の間隔を小さくし、ゲ
ート電極を細くする（ゲート長を短くする）必要がある
が、細長いゲート電極には大きな寄生抵抗と寄生インダ
クタンスが発生し、これに起因したノイズの増大、動作
周波数の低下、利得の減少、入出力反射損の増大等の特
性劣化をもたらしていた。また、細長いゲート電極を形
成するには、高度の微細加工技術（特に、高度のフォト
リソグラフィ）が必要であり、特性バラツキを増大さ
せ、歩留りを低下させていた。
【０００４】さらに、このＦＥＴをマイクロ波が伝搬す
る導波路として見ると、極めて不自然な構造をしてお
り、動作範囲はＦＥＴが集中定数回路素子として近似で
きる低周波領域に限定されていた。
る導波路として見ると、極めて不自然な構造をしてお
り、動作範囲はＦＥＴが集中定数回路素子として近似で
きる低周波領域に限定されていた。
【０００５】図２は、上記のような素子の特定劣化を改
善したエアブリッジ・ゲート構造のＦＥＴの電極構造を
示す平面図である。この構造にあっては、半導体表面で
ソースパッド部７間に設けられたソース電極８にドレイ
ン電極９を全長にわたって対向させ、ソース電極８に関
してドレイン電極９と反対側に設けたゲートパッド部１
０からソース電極８の上方を跨ぐようにして幅広のゲー
ト電極１１を延出し、ゲート電極１１の先端縁をソース
電極８及びドレイン電極９間で半導体表面にショットキ
ー接合させたものである。
善したエアブリッジ・ゲート構造のＦＥＴの電極構造を
示す平面図である。この構造にあっては、半導体表面で
ソースパッド部７間に設けられたソース電極８にドレイ
ン電極９を全長にわたって対向させ、ソース電極８に関
してドレイン電極９と反対側に設けたゲートパッド部１
０からソース電極８の上方を跨ぐようにして幅広のゲー
ト電極１１を延出し、ゲート電極１１の先端縁をソース
電極８及びドレイン電極９間で半導体表面にショットキ
ー接合させたものである。
【０００６】このようなエアブリッジ・ゲート構造のＦ
ＥＴでは、ゲート電極１１を幅広にできるので、ゲート
電極１１の寄生抵抗と寄生インダクタンスが減少し、Ｒ
Ｆ特性（特に、ノイズ特性）を改善することができる。
ＥＴでは、ゲート電極１１を幅広にできるので、ゲート
電極１１の寄生抵抗と寄生インダクタンスが減少し、Ｒ
Ｆ特性（特に、ノイズ特性）を改善することができる。
【０００７】しかし、ゲート電極１１がソース電極８の
上方を横切る部分では、ソース電極８とゲート電極１１
間に寄生キャパシタンスが発生し、動作周波数の低下を
もたらす。この寄生キャパシタンスを減少させるために
は、ソース電極８の幅を細くすればよいが、ソース電極
８を細くすると、ソース電極８に余分の寄生抵抗や寄生
インダクタンスが生じるので、かかる方法では、特性改
善に限界があった。また、このエアブリッジ・ゲート構
造のＦＥＴにおいても、横型ＦＥＴと同様、ゲート電極
の微細加工技術は困難な技術であった。
上方を横切る部分では、ソース電極８とゲート電極１１
間に寄生キャパシタンスが発生し、動作周波数の低下を
もたらす。この寄生キャパシタンスを減少させるために
は、ソース電極８の幅を細くすればよいが、ソース電極
８を細くすると、ソース電極８に余分の寄生抵抗や寄生
インダクタンスが生じるので、かかる方法では、特性改
善に限界があった。また、このエアブリッジ・ゲート構
造のＦＥＴにおいても、横型ＦＥＴと同様、ゲート電極
の微細加工技術は困難な技術であった。
【０００８】さらに、このエアブリッジ・ゲート構造の
ＦＥＴを導波路として見た場合にも、横型ＦＥＴと同様
極めて不自然であり、動作範囲はＦＥＴが集中定数で近
似できる低周波領域に限定されていた。
ＦＥＴを導波路として見た場合にも、横型ＦＥＴと同様
極めて不自然であり、動作範囲はＦＥＴが集中定数で近
似できる低周波領域に限定されていた。
【０００９】以上述べたように、ミリ波及び準ミリ波領
域での高周波用ＦＥＴの特性劣化を解決するためには、
ゲート電極の加工精度を向上させるとともに、ゲート電
極とドレイン電極の配線抵抗、寄生キャパシタンスや寄
生インダクタンス等の寄生成分をなくすことが重要な課
題である。しかしながら、従来のＦＥＴ構造では、高周
波領域における特性劣化を抑えることが極めて困難で、
ミリ波及び準ミリ波に適した半導体デバイスを製作する
ことができなかった。
域での高周波用ＦＥＴの特性劣化を解決するためには、
ゲート電極の加工精度を向上させるとともに、ゲート電
極とドレイン電極の配線抵抗、寄生キャパシタンスや寄
生インダクタンス等の寄生成分をなくすことが重要な課
題である。しかしながら、従来のＦＥＴ構造では、高周
波領域における特性劣化を抑えることが極めて困難で、
ミリ波及び準ミリ波に適した半導体デバイスを製作する
ことができなかった。
【００１０】
【発明が解決しようとする課題】本発明は叙上の従来例
の欠点に鑑みてなされたものであり、その目的とすると
ころは、ゲート・ソース電極間、ドレイン・ソース電極
間の電極構造にマイクロ波伝送線路の構造を取り入れる
ことにより、半導体デバイスの高周波領域での特性劣化
を抑えることにある。
の欠点に鑑みてなされたものであり、その目的とすると
ころは、ゲート・ソース電極間、ドレイン・ソース電極
間の電極構造にマイクロ波伝送線路の構造を取り入れる
ことにより、半導体デバイスの高周波領域での特性劣化
を抑えることにある。
【００１１】
【課題を解決するための手段】請求項１に記載の高周波
半導体デバイスは、絶縁性基板の上方に、ドレイン領
域、チャネル領域及びソース領域を積層した真性デバイ
ス部を部分的に形成し、前記ドレイン領域に接続された
ドレイン電極もしくはドレイン電極に導通した電極部分
及び前記ソース領域に接続されたソース電極もしくはソ
ース電極に導通した電極部分の間にマイクロ波伝送線路
を形成し、前記チャネル領域に接続されたゲート電極も
しくはゲート電極に導通した電極部分と前記ソース領域
に接続されたソース電極もしくはソース電極に導通した
電極部分の間にマイクロ波伝送線路を形成したことを特
徴としている。
半導体デバイスは、絶縁性基板の上方に、ドレイン領
域、チャネル領域及びソース領域を積層した真性デバイ
ス部を部分的に形成し、前記ドレイン領域に接続された
ドレイン電極もしくはドレイン電極に導通した電極部分
及び前記ソース領域に接続されたソース電極もしくはソ
ース電極に導通した電極部分の間にマイクロ波伝送線路
を形成し、前記チャネル領域に接続されたゲート電極も
しくはゲート電極に導通した電極部分と前記ソース領域
に接続されたソース電極もしくはソース電極に導通した
電極部分の間にマイクロ波伝送線路を形成したことを特
徴としている。
【００１２】請求項２に記載の高周波半導体デバイス
は、下方からドレイン領域、チャネル領域及びソース領
域を積層した真性デバイス部を絶縁性基板の上方に部分
的に形成し、前記ドレイン領域に接続されたドレイン電
極もしくはドレイン電極に導通した電極部分の上方に誘
電体層を介して、前記ソース領域に接続されたソース電
極もしくはソース電極に導通した電極部分を対向させて
ドレイン電極もしくはドレイン電極に導通した電極部分
及びソース電極もしくはソース電極に導通した電極部分
の間にマイクロ波伝送線路を形成し、前記チャネル領域
に接続されたゲート電極もしくはゲート電極に導通した
電極部分の上方に誘電体層を介して、前記ソース領域に
接続されたソース電極もしくはソース電極に導通した電
極部分を対向させてゲート電極もしくはゲート電極に導
通した電極部分及びソース電極もしくはソース電極に導
通した電極部分の間にマイクロ波伝送線路を形成したこ
とを特徴としている。
は、下方からドレイン領域、チャネル領域及びソース領
域を積層した真性デバイス部を絶縁性基板の上方に部分
的に形成し、前記ドレイン領域に接続されたドレイン電
極もしくはドレイン電極に導通した電極部分の上方に誘
電体層を介して、前記ソース領域に接続されたソース電
極もしくはソース電極に導通した電極部分を対向させて
ドレイン電極もしくはドレイン電極に導通した電極部分
及びソース電極もしくはソース電極に導通した電極部分
の間にマイクロ波伝送線路を形成し、前記チャネル領域
に接続されたゲート電極もしくはゲート電極に導通した
電極部分の上方に誘電体層を介して、前記ソース領域に
接続されたソース電極もしくはソース電極に導通した電
極部分を対向させてゲート電極もしくはゲート電極に導
通した電極部分及びソース電極もしくはソース電極に導
通した電極部分の間にマイクロ波伝送線路を形成したこ
とを特徴としている。
【００１３】請求項３に記載の高周波半導体デバイス
は、下方からソース領域、チャネル領域及びドレイン領
域を積層した真性デバイス部を絶縁性基板の上方に部分
的に形成し、前記ソース領域に接続されたソース電極も
しくはソース電極に導通した電極部分の上方に誘電体層
を介して、前記チャネル領域に接続されたゲート電極も
しくはゲート電極に導通した電極部分を対向させてソー
ス電極もしくはソース電極に導通した電極部分及びゲー
ト電極もしくはゲート電極に導通した電極部分の間にマ
イクロ波伝送線路を形成し、前記ソース領域に接続され
たソース電極もしくはソース電極に導通した電極部分の
上方に誘電体層を介して、前記ドレイン領域に接続され
たドレイン電極もしくはドレイン電極に導通した電極部
分を対向させてソース電極もしくはソース電極に導通し
た電極部分及びドレイン電極もしくはドレイン電極に導
通した電極部分の間にマイクロ波伝送線路を形成したこ
とを特徴としている。
は、下方からソース領域、チャネル領域及びドレイン領
域を積層した真性デバイス部を絶縁性基板の上方に部分
的に形成し、前記ソース領域に接続されたソース電極も
しくはソース電極に導通した電極部分の上方に誘電体層
を介して、前記チャネル領域に接続されたゲート電極も
しくはゲート電極に導通した電極部分を対向させてソー
ス電極もしくはソース電極に導通した電極部分及びゲー
ト電極もしくはゲート電極に導通した電極部分の間にマ
イクロ波伝送線路を形成し、前記ソース領域に接続され
たソース電極もしくはソース電極に導通した電極部分の
上方に誘電体層を介して、前記ドレイン領域に接続され
たドレイン電極もしくはドレイン電極に導通した電極部
分を対向させてソース電極もしくはソース電極に導通し
た電極部分及びドレイン電極もしくはドレイン電極に導
通した電極部分の間にマイクロ波伝送線路を形成したこ
とを特徴としている。
【００１４】請求項４に記載の実施態様は、請求項１、
２又は３に記載の高周波半導体デバイスにおいて、絶縁
性基板の上方に前記真性デバイス部を複数配置し、これ
らの真性デバイス部間をマイクロ波伝送線路により接続
したことを特徴としている。
２又は３に記載の高周波半導体デバイスにおいて、絶縁
性基板の上方に前記真性デバイス部を複数配置し、これ
らの真性デバイス部間をマイクロ波伝送線路により接続
したことを特徴としている。
【００１５】
【作用】本発明にかかる高周波半導体デバイスにあって
は、ドレイン領域、チャネル領域及びソース領域を積層
した真性デバイス部を絶縁性基板上に部分的に形成し、
チャネル領域にゲート電極を接合しているので、このよ
うな半導体デバイスのゲート長はチャネル領域の結晶層
の厚さで決まる。したがって、従来の横型ＦＥＴのよう
にフォトリソグラフィにより形成されるゲート電極の幅
によって決まるゲート長に比べてゲート長の制御性が向
上し、非常に小さなゲート長を達成することができる。
は、ドレイン領域、チャネル領域及びソース領域を積層
した真性デバイス部を絶縁性基板上に部分的に形成し、
チャネル領域にゲート電極を接合しているので、このよ
うな半導体デバイスのゲート長はチャネル領域の結晶層
の厚さで決まる。したがって、従来の横型ＦＥＴのよう
にフォトリソグラフィにより形成されるゲート電極の幅
によって決まるゲート長に比べてゲート長の制御性が向
上し、非常に小さなゲート長を達成することができる。
【００１６】また、本発明にあっては、ドレイン領域に
接続されたドレイン電極等とソース領域に接続されたソ
ース電極等の間にマイクロ波伝送線路を形成し、チャネ
ル領域に接続されたゲート電極等とソース領域に接続さ
れたソース電極等の間にマイクロ波伝送線路を形成して
いるので、ゲート・ソース電極等の間やドレイン・ソー
ス電極等の間での寄生成分を低減することができ、高周
波半導体デバイスの特性を向上させることができる。
接続されたドレイン電極等とソース領域に接続されたソ
ース電極等の間にマイクロ波伝送線路を形成し、チャネ
ル領域に接続されたゲート電極等とソース領域に接続さ
れたソース電極等の間にマイクロ波伝送線路を形成して
いるので、ゲート・ソース電極等の間やドレイン・ソー
ス電極等の間での寄生成分を低減することができ、高周
波半導体デバイスの特性を向上させることができる。
【００１７】ここで、マイクロ波伝送線路としては、マ
イクロストリップ線路やスロット線路、コプレナ線路等
どのような形態のものであってもよい。例えば、請求項
２又は３に記載の高周波半導体デバイスでは、誘電体層
を介してソース電極等とドレイン電極等またはソース電
極等とゲート電極等を対向させることによって、マイク
ロストリップ線路のようなマイクロ波伝送線路を構成し
ている。
イクロストリップ線路やスロット線路、コプレナ線路等
どのような形態のものであってもよい。例えば、請求項
２又は３に記載の高周波半導体デバイスでは、誘電体層
を介してソース電極等とドレイン電極等またはソース電
極等とゲート電極等を対向させることによって、マイク
ロストリップ線路のようなマイクロ波伝送線路を構成し
ている。
【００１８】また、真性デバイス部におけるドレイン領
域、チャネル領域及びソース領域の積層方向は、請求項
２に記載のようにドレイン領域を基板側にしてもよく、
請求項３に記載のようにソース領域を基板側にしてもよ
い。
域、チャネル領域及びソース領域の積層方向は、請求項
２に記載のようにドレイン領域を基板側にしてもよく、
請求項３に記載のようにソース領域を基板側にしてもよ
い。
【００１９】また、請求項４に記載の高周波半導体デバ
イスでは、複数の真性デバイス部を配置し、これらをマ
イクロ波伝送線路により接続しているので、真性デバイ
ス部が単独の場合と比べて大きな出力電力を得ることが
できる。
イスでは、複数の真性デバイス部を配置し、これらをマ
イクロ波伝送線路により接続しているので、真性デバイ
ス部が単独の場合と比べて大きな出力電力を得ることが
できる。
【００２０】
（第１の実施形態）図３は本発明の一実施形態による高
周波半導体デバイス（高周波用ＦＥＴ）２１の構造を示
す平面図、図４は図３のＸ１−Ｘ１線断面図、図５は図
３のＸ２−Ｘ２線断面図である。この高周波半導体デバ
イス２１は、下方からドレイン領域２４、チャネル領域
２５およびソース領域２６を積層した縦型ＦＥＴ構造の
真性デバイス部２７を有するものである。
周波半導体デバイス（高周波用ＦＥＴ）２１の構造を示
す平面図、図４は図３のＸ１−Ｘ１線断面図、図５は図
３のＸ２−Ｘ２線断面図である。この高周波半導体デバ
イス２１は、下方からドレイン領域２４、チャネル領域
２５およびソース領域２６を積層した縦型ＦＥＴ構造の
真性デバイス部２７を有するものである。
【００２１】（第１の実施形態の製造方法及び構造）以
下、図３〜図５を参照し、この実施形態による高周波半
導体デバイス２１の構造を製造方法とともに説明する。
まず、半絶縁性ＧａＡｓ基板（ＧａＡｓウエハ）２２の
上に、ＭＢＥ（Moleculer Beam Epitaxitial）法によ
り、undoped−ＧａＡｓ層２３、ｎ−ＧａＡｓ／ＩｎＧ
ａＡｓからなるドレイン領域２４［膜厚０.２μｍ］、u
ndoped−ＧａＡｓ（又は、ＡｌＧａＡｓ）からなる中間
領域２５［膜厚 ０.１５μｍ］、ｎ−ＩｎＧａＡｓ／Ｇ
ａＡｓからなるソース領域２６［膜厚 ０.１μｍ］をエ
ピタキシャル成長させる。なお、中間領域２５として
は、ｐ-型のものを用いてもよい。
下、図３〜図５を参照し、この実施形態による高周波半
導体デバイス２１の構造を製造方法とともに説明する。
まず、半絶縁性ＧａＡｓ基板（ＧａＡｓウエハ）２２の
上に、ＭＢＥ（Moleculer Beam Epitaxitial）法によ
り、undoped−ＧａＡｓ層２３、ｎ−ＧａＡｓ／ＩｎＧ
ａＡｓからなるドレイン領域２４［膜厚０.２μｍ］、u
ndoped−ＧａＡｓ（又は、ＡｌＧａＡｓ）からなる中間
領域２５［膜厚 ０.１５μｍ］、ｎ−ＩｎＧａＡｓ／Ｇ
ａＡｓからなるソース領域２６［膜厚 ０.１μｍ］をエ
ピタキシャル成長させる。なお、中間領域２５として
は、ｐ-型のものを用いてもよい。
【００２２】ついで、このundoped−ＧａＡｓ層２３、
ドレイン領域２４、中間領域２５およびソース領域２６
をフォトリソグラフィを用いてエッチングすることによ
りＧａＡｓ基板２２の適宜位置、例えばＦＥＴ領域の中
央部に平面視で六角形状をしたメサ型の真性デバイス部
２７を形成する。この際には、第１のエッチング工程に
おいて、真性デバイス部２７の一方をドレイン層が露出
するまでエッチングし、第２のエッチング工程におい
て、undoped−ＧａＡｓ層２３が露出するまでエッチン
グする。こうして形成された真性デバイス部２７は、ド
レイン領域２４、中間領域２５およびソース領域２６の
３層構造となっており、この製造段階では、真性デバイ
ス部２７の一方（出力側）ではドレイン領域２４が真性
デバイス部２７の裾から延びるようにして露出してお
り、他方（入力側）ではドレイン領域２４の露出面より
も一段低くなるようにしてundoped−ＧａＡｓ層２３が
露出している。
ドレイン領域２４、中間領域２５およびソース領域２６
をフォトリソグラフィを用いてエッチングすることによ
りＧａＡｓ基板２２の適宜位置、例えばＦＥＴ領域の中
央部に平面視で六角形状をしたメサ型の真性デバイス部
２７を形成する。この際には、第１のエッチング工程に
おいて、真性デバイス部２７の一方をドレイン層が露出
するまでエッチングし、第２のエッチング工程におい
て、undoped−ＧａＡｓ層２３が露出するまでエッチン
グする。こうして形成された真性デバイス部２７は、ド
レイン領域２４、中間領域２５およびソース領域２６の
３層構造となっており、この製造段階では、真性デバイ
ス部２７の一方（出力側）ではドレイン領域２４が真性
デバイス部２７の裾から延びるようにして露出してお
り、他方（入力側）ではドレイン領域２４の露出面より
も一段低くなるようにしてundoped−ＧａＡｓ層２３が
露出している。
【００２３】こうして、ドレイン領域２４、中間領域２
５及びソース領域２６を積層したメサ型の真性デバイス
部２７を形成した後、真性デバイス部２７の一方斜面に
ｎ形イオンを注入してチャネル領域Ｃを形成する。
５及びソース領域２６を積層したメサ型の真性デバイス
部２７を形成した後、真性デバイス部２７の一方斜面に
ｎ形イオンを注入してチャネル領域Ｃを形成する。
【００２４】露出したドレイン領域２４（ＧａＡｓ基板
２２のほぼ半面）の上には、Ａｕ／Ｇｅ等の電極材料か
らなるドレイン電極２８が形成される。ドレイン電極２
８は、図３に示すような所定パターンに形成され、Ｇａ
Ａｓ基板２２のほぼ一方の半面を覆うと共に、内側端部
では真性デバイス部２７を迂回するように欠かれ、外側
端部ではソースパッド部２９の形成のための領域を欠か
れている。このドレイン電極２８は電極形成後、熱処理
され、ドレイン領域２４とオーミック接合する。
２２のほぼ半面）の上には、Ａｕ／Ｇｅ等の電極材料か
らなるドレイン電極２８が形成される。ドレイン電極２
８は、図３に示すような所定パターンに形成され、Ｇａ
Ａｓ基板２２のほぼ一方の半面を覆うと共に、内側端部
では真性デバイス部２７を迂回するように欠かれ、外側
端部ではソースパッド部２９の形成のための領域を欠か
れている。このドレイン電極２８は電極形成後、熱処理
され、ドレイン領域２４とオーミック接合する。
【００２５】このドレイン電極２８の作製工程において
は、同一工程により、ドレイン電極２８の欠かれている
領域において、ドレイン電極２８と同じ電極材料を用い
てソースパッド部２９が同時に形成される。
は、同一工程により、ドレイン電極２８の欠かれている
領域において、ドレイン電極２８と同じ電極材料を用い
てソースパッド部２９が同時に形成される。
【００２６】この上からＧａＡｓ基板２２の全面に、Ｃ
ＶＤ法により、ＳｉＯ2やＳｉＮ等の絶縁層３０を堆積
させ、ドレイン電極２８の先端部分を除いてドレイン電
極２８を露出させると共に絶縁層３０の表面を平坦化す
る。ついで、当該絶縁層３０の上にＴｉＮのようなショ
ットキー電極材料からなるゲート電極３１が形成され
る。ゲート電極３１は、図３に示すような所定パターン
に形成され、ＧａＡｓ基板２２のほぼ他方の半面を覆う
と共に、内側端部が絶縁層３０を介してドレイン電極２
８の内側端部と重なり合い、外側端部ではソースパッド
部３２の形成のための領域を欠かれている。なお、この
ゲート電極３１は、内側端部が真性デバイス部２７を迂
回するように欠かれているが、その欠かれた部分がチャ
ネル領域Ｃにショットキー接合している。
ＶＤ法により、ＳｉＯ2やＳｉＮ等の絶縁層３０を堆積
させ、ドレイン電極２８の先端部分を除いてドレイン電
極２８を露出させると共に絶縁層３０の表面を平坦化す
る。ついで、当該絶縁層３０の上にＴｉＮのようなショ
ットキー電極材料からなるゲート電極３１が形成され
る。ゲート電極３１は、図３に示すような所定パターン
に形成され、ＧａＡｓ基板２２のほぼ他方の半面を覆う
と共に、内側端部が絶縁層３０を介してドレイン電極２
８の内側端部と重なり合い、外側端部ではソースパッド
部３２の形成のための領域を欠かれている。なお、この
ゲート電極３１は、内側端部が真性デバイス部２７を迂
回するように欠かれているが、その欠かれた部分がチャ
ネル領域Ｃにショットキー接合している。
【００２７】このゲート電極３１の作製工程において
は、同一工程により、ゲート電極３１の欠かれている領
域において、ゲート電極３１と同じ電極材料を用いてソ
ースパッド部３２が同時に形成される。
は、同一工程により、ゲート電極３１の欠かれている領
域において、ゲート電極３１と同じ電極材料を用いてソ
ースパッド部３２が同時に形成される。
【００２８】こうしてドレイン電極２８とゲート電極３
１とは、図５に示すように、薄い絶縁層３０を介して一
部重なり合っているので、共通のＲＦ−接地電極として
薄膜キャパシタ（絶縁層３０）を通して電気的に容量性
結合している。
１とは、図５に示すように、薄い絶縁層３０を介して一
部重なり合っているので、共通のＲＦ−接地電極として
薄膜キャパシタ（絶縁層３０）を通して電気的に容量性
結合している。
【００２９】この後、ＧａＡｓ基板２２の全面には、Ｓ
ｉＮ、ＰＳＧやＳｉＯ2等の誘電体層（絶縁体）３３が
２層に形成される。ついで、誘電体層３３の中央部をエ
ッチングして真性デバイス部２７（ソース領域２６）の
上面を露出させると共に、誘電体層３３の端部をエッチ
ングしてソースパッド部２９，３２を露出させる。露出
させたソース領域２６の上面には、Ａｕ／Ｇｅ等の電極
材料によってソース領域２６にオーミック接触するオー
ミック接触電極３４が形成される。
ｉＮ、ＰＳＧやＳｉＯ2等の誘電体層（絶縁体）３３が
２層に形成される。ついで、誘電体層３３の中央部をエ
ッチングして真性デバイス部２７（ソース領域２６）の
上面を露出させると共に、誘電体層３３の端部をエッチ
ングしてソースパッド部２９，３２を露出させる。露出
させたソース領域２６の上面には、Ａｕ／Ｇｅ等の電極
材料によってソース領域２６にオーミック接触するオー
ミック接触電極３４が形成される。
【００３０】この誘電体層３３の上にソース電極３５を
形成すると、ソース電極３５の中央部はソース領域２６
にオーミック接触しているオーミック接触電極３４に接
続され、ソース電極３５の各端部がソースパッド部２
９，３２に接合される。
形成すると、ソース電極３５の中央部はソース領域２６
にオーミック接触しているオーミック接触電極３４に接
続され、ソース電極３５の各端部がソースパッド部２
９，３２に接合される。
【００３１】この後、誘電体層３３及びソース電極３５
は、図３に示すように、真性デバイス部２７とソースパ
ッド部２９，３２を結ぶ帯状領域を残してフォトリソグ
ラフィによりエッチング除去される。
は、図３に示すように、真性デバイス部２７とソースパ
ッド部２９，３２を結ぶ帯状領域を残してフォトリソグ
ラフィによりエッチング除去される。
【００３２】最後に、ソースパッド部２９，３２、ゲー
ト電極３１及びドレイン電極２８の下方において、Ｇａ
Ａｓ基板２２に孔を開口し、当該孔に導電処理を施して
バイアホール３７，３６，３８，３９を形成する。こう
して、図３〜図５に示したような構造の高周波半導体デ
バイス２１が製作される。
ト電極３１及びドレイン電極２８の下方において、Ｇａ
Ａｓ基板２２に孔を開口し、当該孔に導電処理を施して
バイアホール３７，３６，３８，３９を形成する。こう
して、図３〜図５に示したような構造の高周波半導体デ
バイス２１が製作される。
【００３３】（本実施形態の動作）こうして製作された
高周波半導体デバイス２１にあっては、真性デバイス部
２７は、ドレイン領域２４と中間領域２５とソース領域
２６が積層され、その一方斜面にチャネル領域Ｃを形成
された縦型ＦＥＴ構造を有している。
高周波半導体デバイス２１にあっては、真性デバイス部
２７は、ドレイン領域２４と中間領域２５とソース領域
２６が積層され、その一方斜面にチャネル領域Ｃを形成
された縦型ＦＥＴ構造を有している。
【００３４】しかして、高周波半導体デバイス２１を回
路基板（図示せず）に実装し、入力側のソースパッド部
３２に導通しているバイアホール３６を回路基板の入力
側信号線等に接続し、出力側のソースパッド部２９に導
通しているバイアホール３７を回路基板の出力側信号線
等に接続し、ドレイン電極２８に導通しているバイアホ
ール３９及び／又はゲート電極３１に導通しているバイ
アホール３８を回路基板のアースラインに接続して接地
する。よって、入力側では、誘電体層３３を挟んでマイ
クロストリップ線路４０Ａを構成している電極のうち、
ソース電極３５（オーミック接触電極３４を含む。以下
同じ）はＲＦ信号線となり、ゲート電極３１はＲＦ−接
地電極となっている。同様に、出力側では、誘電体層３
３を挟んでマイクロストリップ線路４０Ｂを構成してい
る電極のうち、ソース電極３５はＲＦ信号線となり、ド
レイン電極２８はＲＦ−接地電極となっている。
路基板（図示せず）に実装し、入力側のソースパッド部
３２に導通しているバイアホール３６を回路基板の入力
側信号線等に接続し、出力側のソースパッド部２９に導
通しているバイアホール３７を回路基板の出力側信号線
等に接続し、ドレイン電極２８に導通しているバイアホ
ール３９及び／又はゲート電極３１に導通しているバイ
アホール３８を回路基板のアースラインに接続して接地
する。よって、入力側では、誘電体層３３を挟んでマイ
クロストリップ線路４０Ａを構成している電極のうち、
ソース電極３５（オーミック接触電極３４を含む。以下
同じ）はＲＦ信号線となり、ゲート電極３１はＲＦ−接
地電極となっている。同様に、出力側では、誘電体層３
３を挟んでマイクロストリップ線路４０Ｂを構成してい
る電極のうち、ソース電極３５はＲＦ信号線となり、ド
レイン電極２８はＲＦ−接地電極となっている。
【００３５】このようにバイアホール３６〜３９を通し
てＧａＡｓ基板２２の下面から信号を入出力することに
より、回路基板の入出力信号線と高周波半導体デバイス
２１のマイクロストリップ線路４０Ａ，４０Ｂとの間の
寄生カップリングによる雑音や信号洩れを低減できる。
てＧａＡｓ基板２２の下面から信号を入出力することに
より、回路基板の入出力信号線と高周波半導体デバイス
２１のマイクロストリップ線路４０Ａ，４０Ｂとの間の
寄生カップリングによる雑音や信号洩れを低減できる。
【００３６】ここで、入出力双方のマイクロストリップ
線路４０Ａ，４０Ｂの特性インピーダンスは、真性デバ
イス部２７と整合が図られている。すなわち、入出力用
のマイクロストリップ線路４０Ａ，４０Ｂの線路幅、線
路長、線路厚（すなわち、ソース電極３５の幅、長さ、
厚み）、層間膜厚、層間膜の誘電率（すなわち、誘電体
層３３の厚み、誘電率）は、真性デバイス部２７の特性
インピーダンスが、デバイス外部の標準値（５０Ω）と
整合がとれるように設計ないし調整されている。例え
ば、比誘電率がε＝２.５〜５.０、厚さが１０μｍ、幅
が２５μｍの誘電体層３３を用いてマイクロストリップ
線路４０Ａ，４０Ｂを構成すると、４０〜７０Ωの特性
インピーダンスが得られる。この特性インピーダンス
は、３０〜６０μｍのゲート幅を持つ真性デバイス部２
７におけるミリ波帯での入出力インピーダンスとほぼ一
致しており、整合条件を満たす構成にすることができ
る。
線路４０Ａ，４０Ｂの特性インピーダンスは、真性デバ
イス部２７と整合が図られている。すなわち、入出力用
のマイクロストリップ線路４０Ａ，４０Ｂの線路幅、線
路長、線路厚（すなわち、ソース電極３５の幅、長さ、
厚み）、層間膜厚、層間膜の誘電率（すなわち、誘電体
層３３の厚み、誘電率）は、真性デバイス部２７の特性
インピーダンスが、デバイス外部の標準値（５０Ω）と
整合がとれるように設計ないし調整されている。例え
ば、比誘電率がε＝２.５〜５.０、厚さが１０μｍ、幅
が２５μｍの誘電体層３３を用いてマイクロストリップ
線路４０Ａ，４０Ｂを構成すると、４０〜７０Ωの特性
インピーダンスが得られる。この特性インピーダンス
は、３０〜６０μｍのゲート幅を持つ真性デバイス部２
７におけるミリ波帯での入出力インピーダンスとほぼ一
致しており、整合条件を満たす構成にすることができ
る。
【００３７】バイアホール３８，３６を通って入力側の
ゲート電極３１及びソース電極３５間に入力されたＲＦ
信号は電磁波としてマイクロストリップ線路４０Ａを伝
搬し、真性デバイス部２７に達する。電磁波が真性デバ
イス部２７に達すると、ゲート電極３１とソース電極３
５の間において当該電磁波と真性デバイス部２７内のキ
ャリアとの電磁相互作用によりソース領域２６からチャ
ネル領域Ｃへキャリアが注入され、キャリアはさらにド
レイン領域２４へ達する。ドレイン領域２４へキャリア
が達すると、ドレイン電極２８とソース電極３５との間
においてキャリアの運動によって発生した電磁波が出力
側のマイクロストリップ線路４０Ｂ（ドレイン電極２８
及びソース電極３５間の誘電体層３３）を伝搬し、バイ
アホール３９，３７を通って回路基板の出力信号線へ出
力される。
ゲート電極３１及びソース電極３５間に入力されたＲＦ
信号は電磁波としてマイクロストリップ線路４０Ａを伝
搬し、真性デバイス部２７に達する。電磁波が真性デバ
イス部２７に達すると、ゲート電極３１とソース電極３
５の間において当該電磁波と真性デバイス部２７内のキ
ャリアとの電磁相互作用によりソース領域２６からチャ
ネル領域Ｃへキャリアが注入され、キャリアはさらにド
レイン領域２４へ達する。ドレイン領域２４へキャリア
が達すると、ドレイン電極２８とソース電極３５との間
においてキャリアの運動によって発生した電磁波が出力
側のマイクロストリップ線路４０Ｂ（ドレイン電極２８
及びソース電極３５間の誘電体層３３）を伝搬し、バイ
アホール３９，３７を通って回路基板の出力信号線へ出
力される。
【００３８】また、ゲート電極３１は真性デバイス部２
７のチャネル領域Ｃとショットキー接合しているので、
ゲート電極３１から真性デバイス部２７のチャネル領域
Ｃへは空乏層が広がっており、この空乏層の広がりは、
ソース電極３５とゲート電極３１との間の電位差、すな
わちマイクロストリップ線路４０Ａを伝搬する電磁波に
より大きくなったり、小さくなったりする。しかして、
空乏層が広がると、ドレイン電極２８とソース電極３５
の間のマイクロストリップ線路４０Ａから真性デバイス
部２７へ注入されるキャリアが減少する。また、空乏層
がソース領域２６の上面まで伸びると、キャリアが移動
できなくなり、高周波半導体デバイス２１はシャット・
オフされる。よって、この高周波半導体デバイス２１
は、通常の電界効果型トランジスタと同様、増幅、発
振、変調用のミリ波、準ミリ波の回路モジュールとして
使用することができる。
７のチャネル領域Ｃとショットキー接合しているので、
ゲート電極３１から真性デバイス部２７のチャネル領域
Ｃへは空乏層が広がっており、この空乏層の広がりは、
ソース電極３５とゲート電極３１との間の電位差、すな
わちマイクロストリップ線路４０Ａを伝搬する電磁波に
より大きくなったり、小さくなったりする。しかして、
空乏層が広がると、ドレイン電極２８とソース電極３５
の間のマイクロストリップ線路４０Ａから真性デバイス
部２７へ注入されるキャリアが減少する。また、空乏層
がソース領域２６の上面まで伸びると、キャリアが移動
できなくなり、高周波半導体デバイス２１はシャット・
オフされる。よって、この高周波半導体デバイス２１
は、通常の電界効果型トランジスタと同様、増幅、発
振、変調用のミリ波、準ミリ波の回路モジュールとして
使用することができる。
【００３９】（本実施形態の特徴）高周波半導体デバイ
スの高性能化を実現する場合、従来の横型ＦＥＴでは、
ゲート長（あるいは、ソース・ドレイン電極の間隔）を
短くするためには、高度のフォトリソグラフィ技術が必
要であった。これに対し、本発明の高周波半導体デバイ
ス２１のように、縦型ＦＥＴ構造にすると、ゲート長は
中間領域２５のエピタキシャル層の厚さで決まるため、
制御性が大幅に向上する。例えば、電子ビームを用いた
フォトリソグラフィ工程における横方向の加工精度はせ
いぜい０.０１μｍであるが、エピタキシャル成長で
は、単一原子層の０.００１μｍ以下で縦方向に寸法精
度の制御が可能である。例えば、上記真性デバイス部２
７で述べた各領域の膜厚は、標準的なミリ波化合物半導
体デバイスの組成と寸法であるが、縦型ＦＥＴでは、通
常の微細加工技術により十分に製造可能である。
スの高性能化を実現する場合、従来の横型ＦＥＴでは、
ゲート長（あるいは、ソース・ドレイン電極の間隔）を
短くするためには、高度のフォトリソグラフィ技術が必
要であった。これに対し、本発明の高周波半導体デバイ
ス２１のように、縦型ＦＥＴ構造にすると、ゲート長は
中間領域２５のエピタキシャル層の厚さで決まるため、
制御性が大幅に向上する。例えば、電子ビームを用いた
フォトリソグラフィ工程における横方向の加工精度はせ
いぜい０.０１μｍであるが、エピタキシャル成長で
は、単一原子層の０.００１μｍ以下で縦方向に寸法精
度の制御が可能である。例えば、上記真性デバイス部２
７で述べた各領域の膜厚は、標準的なミリ波化合物半導
体デバイスの組成と寸法であるが、縦型ＦＥＴでは、通
常の微細加工技術により十分に製造可能である。
【００４０】また、高周波半導体デバイスの高性能化を
達成するもう一つの方法は、ゲート・ソース電極間およ
びゲート・ドレイン電極間で電磁界のカップリングを減
らすことであり、従来例の横型ＦＥＴでは電極の交差す
る部分が無いようにしたり（図１参照）、あるいは電極
の交差が極力小さくなるようにしたりしている（図２参
照）。これに対し、本発明の高周波半導体デバイス２１
では、ゲート・ソース電極３１，３５間およびドレイン
・ソース電極２８，３５間のカップリングを積極的に利
用し、これら入出力用の電極３１，３５；２８，３５を
マイクロストリップ線路型の導波路構造にすることで、
ゲート電極３１及びドレイン電極２８の寄生カップリン
グ成分（寄生インダクタンス、寄生キャパシタンス）を
削減している。すなわち、電磁波は入出力のマイクロス
トリップ線路４０Ａ，４０Ｂの上下電極３１，３５；２
８，３５間を位相を揃えて伝搬するので、上下電極間の
寄生カップリングは実質上存在しない。また、これらの
電極と半導体層との不要カップリングも、半導体層がＲ
Ｆ−接地電極（つまり、ドレイン電極２８およびゲート
電極３１）で覆われているためほとんど発生しない。
達成するもう一つの方法は、ゲート・ソース電極間およ
びゲート・ドレイン電極間で電磁界のカップリングを減
らすことであり、従来例の横型ＦＥＴでは電極の交差す
る部分が無いようにしたり（図１参照）、あるいは電極
の交差が極力小さくなるようにしたりしている（図２参
照）。これに対し、本発明の高周波半導体デバイス２１
では、ゲート・ソース電極３１，３５間およびドレイン
・ソース電極２８，３５間のカップリングを積極的に利
用し、これら入出力用の電極３１，３５；２８，３５を
マイクロストリップ線路型の導波路構造にすることで、
ゲート電極３１及びドレイン電極２８の寄生カップリン
グ成分（寄生インダクタンス、寄生キャパシタンス）を
削減している。すなわち、電磁波は入出力のマイクロス
トリップ線路４０Ａ，４０Ｂの上下電極３１，３５；２
８，３５間を位相を揃えて伝搬するので、上下電極間の
寄生カップリングは実質上存在しない。また、これらの
電極と半導体層との不要カップリングも、半導体層がＲ
Ｆ−接地電極（つまり、ドレイン電極２８およびゲート
電極３１）で覆われているためほとんど発生しない。
【００４１】さらに、ドレイン電極２８とゲート電極３
１との間の寄生カップリングも、真性デバイス部２７を
介して両側に配置することにより、充分な距離を確保す
ることができ、ドレイン電極２８とゲート電極３１との
間の寄生カップリングも問題にならない。
１との間の寄生カップリングも、真性デバイス部２７を
介して両側に配置することにより、充分な距離を確保す
ることができ、ドレイン電極２８とゲート電極３１との
間の寄生カップリングも問題にならない。
【００４２】また、この実施形態では、入出力側の電極
３１，３５；２８，３５をバイアホール３８，３６；３
９，３７を介してコプレナ線路と接続可能になってい
る。図３に示すように、ソース電極３５と導通したバイ
アホール３６，３７の両側にそれぞれドレイン電極２８
もしくはゲート電極３１と導通したバイアホール３８，
３９を設けている。従って、この実施形態にあっては、
ソース電極３５と導通したバイアホール３６，３７をコ
プレナ線路のストリップ導体に接続し、ドレイン電極２
８もしくはゲート電極３１と導通したバイアホール３
８，３９をコプレナ線路の接地導体に接続することによ
り、高周波半導体デバイス２１の下面をコプレナ線路に
接続することができる。
３１，３５；２８，３５をバイアホール３８，３６；３
９，３７を介してコプレナ線路と接続可能になってい
る。図３に示すように、ソース電極３５と導通したバイ
アホール３６，３７の両側にそれぞれドレイン電極２８
もしくはゲート電極３１と導通したバイアホール３８，
３９を設けている。従って、この実施形態にあっては、
ソース電極３５と導通したバイアホール３６，３７をコ
プレナ線路のストリップ導体に接続し、ドレイン電極２
８もしくはゲート電極３１と導通したバイアホール３
８，３９をコプレナ線路の接地導体に接続することによ
り、高周波半導体デバイス２１の下面をコプレナ線路に
接続することができる。
【００４３】なお、上記実施形態においては、マイクロ
波伝送線路としてマイクロストリップ線路を用いたが、
マイクロストリップ線路の場合、線路を取り巻く電磁界
により出力側から入力側へＲＦ信号の帰還がかかる場合
がある。このような恐れのある場合には、マイクロ波伝
送線路をＨ線路構造にすれば、電磁界は上下電極間に限
定される伝搬モードとなるため、ＲＦ信号の帰還を簡単
に防ぐことができる。
波伝送線路としてマイクロストリップ線路を用いたが、
マイクロストリップ線路の場合、線路を取り巻く電磁界
により出力側から入力側へＲＦ信号の帰還がかかる場合
がある。このような恐れのある場合には、マイクロ波伝
送線路をＨ線路構造にすれば、電磁界は上下電極間に限
定される伝搬モードとなるため、ＲＦ信号の帰還を簡単
に防ぐことができる。
【００４４】（第２の実施形態）図６（ａ）（ｂ）は本
発明の別な実施形態による高周波半導体デバイス４１の
平面図及び断面図である。この高周波半導体デバイス４
１においては、ゲート電極３１の縁と平行に接地導体４
２を設け、ゲート電極３１の縁と接地導体４２との間に
入力側のスロット線路４４Ａを形成し、入力側のスロッ
ト線路４４Ａと入力側のマイクロストリップ線路４０Ａ
とを直角に接続し、スロット線路４４Ａとマイクロスト
リップ線路４０Ａとを電磁結合させている。同様に、ド
レイン電極２８の縁と平行に接地導体４５を設け、ドレ
イン電極２８の縁と接地導体４５との間に出力側のスロ
ット線路４４Ｂを形成し、出力側のスロット線路４４Ｂ
と出力側のマイクロストリップ線路４０Ｂとを直角に接
続し、スロット線路４４Ｂとマイクロストリップ線路４
０Ｂとを電磁結合させている。
発明の別な実施形態による高周波半導体デバイス４１の
平面図及び断面図である。この高周波半導体デバイス４
１においては、ゲート電極３１の縁と平行に接地導体４
２を設け、ゲート電極３１の縁と接地導体４２との間に
入力側のスロット線路４４Ａを形成し、入力側のスロッ
ト線路４４Ａと入力側のマイクロストリップ線路４０Ａ
とを直角に接続し、スロット線路４４Ａとマイクロスト
リップ線路４０Ａとを電磁結合させている。同様に、ド
レイン電極２８の縁と平行に接地導体４５を設け、ドレ
イン電極２８の縁と接地導体４５との間に出力側のスロ
ット線路４４Ｂを形成し、出力側のスロット線路４４Ｂ
と出力側のマイクロストリップ線路４０Ｂとを直角に接
続し、スロット線路４４Ｂとマイクロストリップ線路４
０Ｂとを電磁結合させている。
【００４５】しかして、スロット線路４４Ａから入力さ
れたＲＦ信号はマイクロストリップ線路４０Ａを通って
真性デバイス部２７に達し、また真性デバイス部２７か
ら出力されたＲＦ信号もマイクロストリップ線路４０Ｂ
を通ってスロット線路４４Ｂから出力される。
れたＲＦ信号はマイクロストリップ線路４０Ａを通って
真性デバイス部２７に達し、また真性デバイス部２７か
ら出力されたＲＦ信号もマイクロストリップ線路４０Ｂ
を通ってスロット線路４４Ｂから出力される。
【００４６】なお、このスロット線路４４Ａ，４４Ｂは
バイアホール３８，４３；３９，４６を通して回路基板
のスロット線路に接続することができるので、スロット
線路で構成された回路基板との接続が容易になる。
バイアホール３８，４３；３９，４６を通して回路基板
のスロット線路に接続することができるので、スロット
線路で構成された回路基板との接続が容易になる。
【００４７】（第３の実施形態）図７は本発明のさらに
別な実施形態による高周波半導体デバイス５１の構造を
示す平面図である。この高周波半導体デバイス５１にあ
っては、ＧａＡｓ基板２２の中央部に適当な距離だけ離
して２つの真性デバイス部２７を形成し、真性デバイス
部２７の一方に形成されたゲート電極３１を両真性デバ
イス部２７のチャネル領域Ｃにショットキー接合させる
と共に真性デバイス部２７の他方に形成されたドレイン
電極２８を両真性デバイス部２７のドレイン領域２４に
オーミック接合している。さらに、それぞれの真性デバ
イス部２７のソース領域２６にオーミック接合したソー
ス電極３５を真性デバイス部２７からゲート電極３１側
へ帯状に延出し、ゲート電極３１とソース電極３５の間
に誘電体層３３を介在させて入力側のマイクロストリッ
プ線路４０Ａを形成してある。同様に、ドレイン電極２
８側へ帯状に延出したソース電極３５とドレイン電極２
８の間に誘電体層３３を介在させて出力側のマイクロス
トリップ線路４０Ｂを形成してある。従って、この高周
波半導体デバイス５１は２つの高周波用ＦＥＴ５２Ａと
５２Ｂを有しており、各高周波用ＦＥＴ５２Ａ，５２Ｂ
の入力側及び出力側にはそれぞれ個別にマイクロストリ
ップ線路４０Ａ，４０Ｂが形成されている。
別な実施形態による高周波半導体デバイス５１の構造を
示す平面図である。この高周波半導体デバイス５１にあ
っては、ＧａＡｓ基板２２の中央部に適当な距離だけ離
して２つの真性デバイス部２７を形成し、真性デバイス
部２７の一方に形成されたゲート電極３１を両真性デバ
イス部２７のチャネル領域Ｃにショットキー接合させる
と共に真性デバイス部２７の他方に形成されたドレイン
電極２８を両真性デバイス部２７のドレイン領域２４に
オーミック接合している。さらに、それぞれの真性デバ
イス部２７のソース領域２６にオーミック接合したソー
ス電極３５を真性デバイス部２７からゲート電極３１側
へ帯状に延出し、ゲート電極３１とソース電極３５の間
に誘電体層３３を介在させて入力側のマイクロストリッ
プ線路４０Ａを形成してある。同様に、ドレイン電極２
８側へ帯状に延出したソース電極３５とドレイン電極２
８の間に誘電体層３３を介在させて出力側のマイクロス
トリップ線路４０Ｂを形成してある。従って、この高周
波半導体デバイス５１は２つの高周波用ＦＥＴ５２Ａと
５２Ｂを有しており、各高周波用ＦＥＴ５２Ａ，５２Ｂ
の入力側及び出力側にはそれぞれ個別にマイクロストリ
ップ線路４０Ａ，４０Ｂが形成されている。
【００４８】さらに、この実施形態にあっては、ＧａＡ
ｓ基板２２の上に接地導体５３を設け、入力側において
は、ゲート電極３１と接地導体５３との間にＹ字状をし
た分岐型スロット線路５４を設け、分岐型スロット線路
５４の各分岐部分に入力側のマイクロストリップ線路４
０Ａを電磁結合させている。結合点は、スロット線路５
４の先端からλ／４（λは電磁波の波長）だけ離した位
置とすると、結合が最大となる。同じように、出力側に
おいては、ドレイン電極２８と接地導体５３との間にＹ
字状をした分岐型スロット線路５５を設け、分岐型スロ
ット線路５５の各分岐部分に出力側のマイクロストリッ
プ線路４０Ｂを電磁結合させている。なお、５６は接地
導体５３に導通したバイアホールである。
ｓ基板２２の上に接地導体５３を設け、入力側において
は、ゲート電極３１と接地導体５３との間にＹ字状をし
た分岐型スロット線路５４を設け、分岐型スロット線路
５４の各分岐部分に入力側のマイクロストリップ線路４
０Ａを電磁結合させている。結合点は、スロット線路５
４の先端からλ／４（λは電磁波の波長）だけ離した位
置とすると、結合が最大となる。同じように、出力側に
おいては、ドレイン電極２８と接地導体５３との間にＹ
字状をした分岐型スロット線路５５を設け、分岐型スロ
ット線路５５の各分岐部分に出力側のマイクロストリッ
プ線路４０Ｂを電磁結合させている。なお、５６は接地
導体５３に導通したバイアホールである。
【００４９】しかして、ＲＦ信号が入力側のスロット線
路５４に入力されると、ＲＦ信号はスロット線路５４で
２つに分割された後、各マイクロストリップ線路４０Ａ
内を通り、各高周波用ＦＥＴ５２Ａ，５２Ｂに入る。一
方、各高周波用ＦＥＴ５２Ａ，５２Ｂから出力されたＲ
Ｆ信号はマイクロストリップ線路４０Ｂを通って出力さ
れ、スロット線路４４Ｂへ入る。ついで、スロット線路
４４Ｂで２つのＲＦ信号が合成され、スロット線路４４
Ｂから出力される。このように２つの高周波用ＦＥＴ５
２Ａと５２Ｂを並列に接続した構造の高周波半導体デバ
イス５１によれば、単独の高周波用ＦＥＴの場合と比べ
て大きな出力電力を得ることができる。
路５４に入力されると、ＲＦ信号はスロット線路５４で
２つに分割された後、各マイクロストリップ線路４０Ａ
内を通り、各高周波用ＦＥＴ５２Ａ，５２Ｂに入る。一
方、各高周波用ＦＥＴ５２Ａ，５２Ｂから出力されたＲ
Ｆ信号はマイクロストリップ線路４０Ｂを通って出力さ
れ、スロット線路４４Ｂへ入る。ついで、スロット線路
４４Ｂで２つのＲＦ信号が合成され、スロット線路４４
Ｂから出力される。このように２つの高周波用ＦＥＴ５
２Ａと５２Ｂを並列に接続した構造の高周波半導体デバ
イス５１によれば、単独の高周波用ＦＥＴの場合と比べ
て大きな出力電力を得ることができる。
【００５０】また、ゲート電極３１及びドレイン電極２
８は、幅広い配線で真性デバイス部２７と接続している
ため、各々の電極の抵抗を低く抑えることができる。
８は、幅広い配線で真性デバイス部２７と接続している
ため、各々の電極の抵抗を低く抑えることができる。
【００５１】（第４の実施形態）図８は本発明のさらに
別な実施形態による高周波半導体デバイス６１を示す平
面図、図９は図８のＸ４−Ｘ４線断面図、図１０は図８
のＸ５−Ｘ５線断面図である。この高周波半導体デバイ
ス６１は、下方からソース領域２６、中間領域２５およ
びドレイン領域２４を積層し、その一方斜面にイオン注
入によりチャネル領域Ｃを形成した縦型ＦＥＴ構造の真
性デバイス部２７を有するものである。
別な実施形態による高周波半導体デバイス６１を示す平
面図、図９は図８のＸ４−Ｘ４線断面図、図１０は図８
のＸ５−Ｘ５線断面図である。この高周波半導体デバイ
ス６１は、下方からソース領域２６、中間領域２５およ
びドレイン領域２４を積層し、その一方斜面にイオン注
入によりチャネル領域Ｃを形成した縦型ＦＥＴ構造の真
性デバイス部２７を有するものである。
【００５２】この実施形態にあっては、真性デバイス部
２７とゲートパッド部６４及びドレインパッド部６３を
形成されている領域を除くほぼ全面において、ＧａＡｓ
基板２２の上方にソース電極３５が形成されている。詳
しくは、入力側半面においては、真性デバイス部２７の
下方のundoped−ＧａＡｓ層２３の上にソース電極３５
が形成されており、出力側半面においては、真性デバイ
ス部２７から延出されているソース領域２６の上にソー
ス電極３５が形成されており、入力側半面におけるソー
ス電極３５と出力側半面におけるソース電極３５との間
には段差が生じている。
２７とゲートパッド部６４及びドレインパッド部６３を
形成されている領域を除くほぼ全面において、ＧａＡｓ
基板２２の上方にソース電極３５が形成されている。詳
しくは、入力側半面においては、真性デバイス部２７の
下方のundoped−ＧａＡｓ層２３の上にソース電極３５
が形成されており、出力側半面においては、真性デバイ
ス部２７から延出されているソース領域２６の上にソー
ス電極３５が形成されており、入力側半面におけるソー
ス電極３５と出力側半面におけるソース電極３５との間
には段差が生じている。
【００５３】真性デバイス部２７の上面には、オーミッ
ク接触電極６２が形成され、オーミック接触電極６２と
導通したドレイン電極２８が帯状に形成された誘電体層
３３の上面に沿って帯状に出力側へ延出されており、ド
レイン電極２８はソース領域２６の端に形成されたドレ
インパッド部６３に接続されている。また、絶縁層３０
の上には、真性デバイス部２７のチャネル領域Ｃにショ
ットキー接合されたショットキー接触電極６５が設けら
れており、ショットキー接触電極６５と導通したゲート
電極３１が帯状に形成された誘電体層３３の上面に沿っ
て帯状に入力側へ延出されており、ゲート電極３１は絶
縁層３０の端に形成されたゲートパッド部６４に接続さ
れている。
ク接触電極６２が形成され、オーミック接触電極６２と
導通したドレイン電極２８が帯状に形成された誘電体層
３３の上面に沿って帯状に出力側へ延出されており、ド
レイン電極２８はソース領域２６の端に形成されたドレ
インパッド部６３に接続されている。また、絶縁層３０
の上には、真性デバイス部２７のチャネル領域Ｃにショ
ットキー接合されたショットキー接触電極６５が設けら
れており、ショットキー接触電極６５と導通したゲート
電極３１が帯状に形成された誘電体層３３の上面に沿っ
て帯状に入力側へ延出されており、ゲート電極３１は絶
縁層３０の端に形成されたゲートパッド部６４に接続さ
れている。
【００５４】しかして、この実施形態にあっては、真性
デバイス部２７におけるソース領域２６、中間領域２５
及びドレイン領域２４の順序が図３の実施形態とは逆に
なっているが、入力側においては、ソース電極３５及び
ゲート電極３１（ショットキー接触電極６５を含む。以
下同じ）間に形成された誘電体層３３によってマイクロ
ストリップ線路４０Ａが形成され、出力側においては、
ソース電極３５及びドレイン電極２８（オーミック接触
電極６２を含む。以下同じ）間に形成された誘電体層３
３によってマイクロストリップ線路４０Ｂが形成されて
いる。ただし、この実施形態においては、ゲート電極３
１が入力側のＲＦ信号線となり、ドレイン電極２８が出
力側のＲＦ信号線となり、ソース電極３５がＲＦ−接地
電極となっている。入力側及び出力側のマイクロストリ
ップ線路４０Ａ，４０Ｂの特性インピーダンスについて
も、真性デバイス部２７とインピーダンス整合がとれて
いることはもちろんである。
デバイス部２７におけるソース領域２６、中間領域２５
及びドレイン領域２４の順序が図３の実施形態とは逆に
なっているが、入力側においては、ソース電極３５及び
ゲート電極３１（ショットキー接触電極６５を含む。以
下同じ）間に形成された誘電体層３３によってマイクロ
ストリップ線路４０Ａが形成され、出力側においては、
ソース電極３５及びドレイン電極２８（オーミック接触
電極６２を含む。以下同じ）間に形成された誘電体層３
３によってマイクロストリップ線路４０Ｂが形成されて
いる。ただし、この実施形態においては、ゲート電極３
１が入力側のＲＦ信号線となり、ドレイン電極２８が出
力側のＲＦ信号線となり、ソース電極３５がＲＦ−接地
電極となっている。入力側及び出力側のマイクロストリ
ップ線路４０Ａ，４０Ｂの特性インピーダンスについて
も、真性デバイス部２７とインピーダンス整合がとれて
いることはもちろんである。
【００５５】また、この実施形態にあっても、回路基板
等に設けられたコプラナ線路に接続できるようになって
いる点も図３の実施形態と同じである。また、ゲート電
極３１が入力側のＲＦ信号を伝搬するマイクロストリッ
プ線路４０Ａであり、ドレイン電極２８が出力側のＲＦ
信号を伝搬するマイクロストリップ線路４０Ｂであり、
両者は従来のＦＥＴと同様に電気的に分離しているた
め、出力側から入力側へのＲＦ信号の帰還はほとんどな
い。さらに、この実施形態では、ＧａＡｓ基板２２のほ
ぼ全面にソース電極３５を形成するので、電極形成を簡
単にすることができる。
等に設けられたコプラナ線路に接続できるようになって
いる点も図３の実施形態と同じである。また、ゲート電
極３１が入力側のＲＦ信号を伝搬するマイクロストリッ
プ線路４０Ａであり、ドレイン電極２８が出力側のＲＦ
信号を伝搬するマイクロストリップ線路４０Ｂであり、
両者は従来のＦＥＴと同様に電気的に分離しているた
め、出力側から入力側へのＲＦ信号の帰還はほとんどな
い。さらに、この実施形態では、ＧａＡｓ基板２２のほ
ぼ全面にソース電極３５を形成するので、電極形成を簡
単にすることができる。
【００５６】（第５の実施形態）図１１は本発明のさら
に別な実施形態による高周波半導体デバイス７１を示す
平面図である。この高周波半導体デバイス７１は、図８
に示したような構造の真性デバイス部２７及びマイクロ
ストリップ線路４０Ａ，４０Ｂを有するＦＥＴにおい
て、図６（ａ）（ｂ）の実施形態と同様に、入力側のマ
イクロストリップ線路４０Ａに入力側のスロット線路４
４Ａを電磁結合させ、出力側のマイクロストリップ線路
４０Ｂに出力側のスロット線路４４Ｂを電磁結合させた
ものである。この実施形態でも、スロット線路を設けら
れた回路基板との接続を容易にすることができる。
に別な実施形態による高周波半導体デバイス７１を示す
平面図である。この高周波半導体デバイス７１は、図８
に示したような構造の真性デバイス部２７及びマイクロ
ストリップ線路４０Ａ，４０Ｂを有するＦＥＴにおい
て、図６（ａ）（ｂ）の実施形態と同様に、入力側のマ
イクロストリップ線路４０Ａに入力側のスロット線路４
４Ａを電磁結合させ、出力側のマイクロストリップ線路
４０Ｂに出力側のスロット線路４４Ｂを電磁結合させた
ものである。この実施形態でも、スロット線路を設けら
れた回路基板との接続を容易にすることができる。
【００５７】（第６の実施形態）図１２は本発明のさら
に別な実施形態による高周波半導体デバイス８１を示す
平面図である。この実施態様にあっては、図８に示した
ような構造の真性デバイス部２７を適当な距離だけ離し
て設け、各真性デバイス部２７の入力側及び出力側にそ
れぞれ図８に示した様な構造のマイクロストリップ線路
４０Ａ，４０Ｂを形成し、Ｙ字状に分岐した入力側のス
ロット線路５４の各分岐部分を入力側のマイクロストリ
ップ線路４０Ａに電磁結合し、同じくＹ字状に分岐した
出力側のスロット線路５５の各分岐部分を出力側のマイ
クロストリップ線路４０Ｂに電磁結合させたものであ
る。
に別な実施形態による高周波半導体デバイス８１を示す
平面図である。この実施態様にあっては、図８に示した
ような構造の真性デバイス部２７を適当な距離だけ離し
て設け、各真性デバイス部２７の入力側及び出力側にそ
れぞれ図８に示した様な構造のマイクロストリップ線路
４０Ａ，４０Ｂを形成し、Ｙ字状に分岐した入力側のス
ロット線路５４の各分岐部分を入力側のマイクロストリ
ップ線路４０Ａに電磁結合し、同じくＹ字状に分岐した
出力側のスロット線路５５の各分岐部分を出力側のマイ
クロストリップ線路４０Ｂに電磁結合させたものであ
る。
【００５８】この実施形態にあっても、入力端からスロ
ット線路５４に入力されたＲＦ信号はスロット線路５４
で分岐してマイクロストリップ線路４０Ａへ伝送され、
各高周波用ＦＥＴ５２Ａに入力される。また、高周波用
ＦＥＴ５２Ａから出力されたＲＦ信号はマイクロストリ
ップ線路４０Ｂを伝送されてスロット線路５５に入り、
スロット線路５５で合成されてスロット線路５５から出
力される。従って、この実施形態にあっても、単独の高
周波用ＦＥＴの場合と比べて大きな出力電力を得ること
ができる。
ット線路５４に入力されたＲＦ信号はスロット線路５４
で分岐してマイクロストリップ線路４０Ａへ伝送され、
各高周波用ＦＥＴ５２Ａに入力される。また、高周波用
ＦＥＴ５２Ａから出力されたＲＦ信号はマイクロストリ
ップ線路４０Ｂを伝送されてスロット線路５５に入り、
スロット線路５５で合成されてスロット線路５５から出
力される。従って、この実施形態にあっても、単独の高
周波用ＦＥＴの場合と比べて大きな出力電力を得ること
ができる。
【００５９】
【発明の効果】本発明の高周波半導体デバイスにあって
は、真性デバイス部を縦型にしているため、高い制御性
を維持しながらゲート長を短縮できる。また、真性デバ
イス部の接続部分をマイクロ波伝送線路として構成して
いるため、入力信号は電磁界分布を乱すことなく導波路
を伝搬する。従って、従来構造の半導体デバイスが抱え
ていた寄生インダクタンスや寄生キャパシタンス等の問
題を解消することができる。ゆえに、本発明によれば、
電力利得が大きく、動作周波数が高く、さらに低ノイズ
特性のミリ波半導体デバイスを制御性よく構成でき、特
性の再現性も良好になる。
は、真性デバイス部を縦型にしているため、高い制御性
を維持しながらゲート長を短縮できる。また、真性デバ
イス部の接続部分をマイクロ波伝送線路として構成して
いるため、入力信号は電磁界分布を乱すことなく導波路
を伝搬する。従って、従来構造の半導体デバイスが抱え
ていた寄生インダクタンスや寄生キャパシタンス等の問
題を解消することができる。ゆえに、本発明によれば、
電力利得が大きく、動作周波数が高く、さらに低ノイズ
特性のミリ波半導体デバイスを制御性よく構成でき、特
性の再現性も良好になる。
【図１】従来例の横型ＦＥＴにおける電極構造を示す平
面図である。
面図である。
【図２】従来例のエアブリッジ・ゲート構造のＦＥＴに
おける電極構造を示す平面図である。
おける電極構造を示す平面図である。
【図３】本発明の一実施形態による高周波半導体デバイ
スの構造を示す平面図である。
スの構造を示す平面図である。
【図４】図３のＸ１−Ｘ１線断面図である。
【図５】図３のＸ２−Ｘ２線断面図である。
【図６】（ａ）は本発明の別な実施形態による高周波半
導体デバイスの構造を示す平面図、（ｂ）は（ａ）のＸ
３−Ｘ３線断面図である。
導体デバイスの構造を示す平面図、（ｂ）は（ａ）のＸ
３−Ｘ３線断面図である。
【図７】本発明のさらに別な実施形態による高周波半導
体デバイスを示す平面図である。
体デバイスを示す平面図である。
【図８】本発明のさらに別な実施形態による高周波半導
体デバイスの構造を示す平面図である。
体デバイスの構造を示す平面図である。
【図９】図８のＸ４−Ｘ４線断面図である。
【図１０】図８のＸ５−Ｘ５線断面図である。
【図１１】本発明のさらに別な実施形態による高周波半
導体デバイスの構造を示す平面図である。
導体デバイスの構造を示す平面図である。
【図１２】本発明のさらに別な実施形態による高周波半
導体デバイスを示す平面図である。
導体デバイスを示す平面図である。
２２ ＧａＡｓ基板 ２４ ドレイン領域 ２５ 中間領域 Ｃ チャネル領域 ２６ ソース領域 ２７ 真性デバイス部 ２８ ドレイン電極 ３１ ゲート電極 ３３ 誘電体層 ３５ ソース電極 ４０Ａ，４０Ｂ マイクロ波伝送線路 ４４Ａ，４４Ｂ スロット線路 ５２Ａ，５２Ｂ 高周波用ＦＥＴ
Claims (4)
- 【請求項１】 絶縁性基板の上方に、ドレイン領域、チ
ャネル領域及びソース領域を積層した真性デバイス部を
部分的に形成し、前記ドレイン領域に接続されたドレイ
ン電極もしくはドレイン電極に導通した電極部分及び前
記ソース領域に接続されたソース電極もしくはソース電
極に導通した電極部分の間にマイクロ波伝送線路を形成
し、前記チャネル領域に接続されたゲート電極もしくは
ゲート電極に導通した電極部分と前記ソース領域に接続
されたソース電極もしくはソース電極に導通した電極部
分の間にマイクロ波伝送線路を形成したことを特徴とす
る高周波半導体デバイス。 - 【請求項２】 下方からドレイン領域、チャネル領域及
びソース領域を積層した真性デバイス部を絶縁性基板の
上方に部分的に形成し、前記ドレイン領域に接続された
ドレイン電極もしくはドレイン電極に導通した電極部分
の上方に誘電体層を介して、前記ソース領域に接続され
たソース電極もしくはソース電極に導通した電極部分を
対向させてドレイン電極もしくはドレイン電極に導通し
た電極部分及びソース電極もしくはソース電極に導通し
た電極部分の間にマイクロ波伝送線路を形成し、前記チ
ャネル領域に接続されたゲート電極もしくはゲート電極
に導通した電極部分の上方に誘電体層を介して、前記ソ
ース領域に接続されたソース電極もしくはソース電極に
導通した電極部分を対向させてゲート電極もしくはゲー
ト電極に導通した電極部分及びソース電極もしくはソー
ス電極に導通した電極部分の間にマイクロ波伝送線路を
形成したことを特徴とする高周波半導体デバイス。 - 【請求項３】 下方からソース領域、チャネル領域及び
ドレイン領域を積層した真性デバイス部を絶縁性基板の
上方に部分的に形成し、前記ソース領域に接続されたソ
ース電極もしくはソース電極に導通した電極部分の上方
に誘電体層を介して、前記チャネル領域に接続されたゲ
ート電極もしくはゲート電極に導通した電極部分を対向
させてソース電極もしくはソース電極に導通した電極部
分及びゲート電極もしくはゲート電極に導通した電極部
分の間にマイクロ波伝送線路を形成し、前記ソース領域
に接続されたソース電極もしくはソース電極に導通した
電極部分の上方に誘電体層を介して、前記ドレイン領域
に接続されたドレイン電極もしくはドレイン電極に導通
した電極部分を対向させてソース電極もしくはソース電
極に導通した電極部分及びドレイン電極もしくはドレイ
ン電極に導通した電極部分の間にマイクロ波伝送線路を
形成したことを特徴とする高周波半導体デバイス。 - 【請求項４】 請求項１、２又は３に記載の高周波半導
体デバイスにおいて、 絶縁性基板の上方に前記真性デバイス部を複数配置し、
これらの真性デバイス部間をマイクロ波伝送線路により
接続したことを特徴とする高周波半導体デバイス。
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