JP3386789B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及び半
導体装置の製造方法に関し、特にショットキゲート電極
を有し、高周波特性に優れた電界効果型半導体装置及び
その製造方法に関する。
導体装置の製造方法に関し、特にショットキゲート電極
を有し、高周波特性に優れた電界効果型半導体装置及び
その製造方法に関する。
【０００２】
【従来の技術】図４（Ａ）に、高周波帯域において増幅
を行うのに適した従来の電界効果型トランジスタの一例
を示す。半絶縁性のＧａＡｓ基板１００の表面上に、Ｓ
ｉがドープされたｎ型のＧａＡｓからなるチャネル層１
０１が形成されている。チャネル層１０１の上に、アン
ドープのＧａＡｓからなるキャップ層１０２が形成され
ている。キャップ層１０２に、ゲート電極形成用の開口
１０２ａが形成されている。
を行うのに適した従来の電界効果型トランジスタの一例
を示す。半絶縁性のＧａＡｓ基板１００の表面上に、Ｓ
ｉがドープされたｎ型のＧａＡｓからなるチャネル層１
０１が形成されている。チャネル層１０１の上に、アン
ドープのＧａＡｓからなるキャップ層１０２が形成され
ている。キャップ層１０２に、ゲート電極形成用の開口
１０２ａが形成されている。
【０００３】開口１０２ａの底面に露出したチャネル層
１０１の上に、ゲート電極１０５が形成されている。ゲ
ート電極１０５は、チャネル層１０１にショットキ接触
する。ゲート電極１０５の一方の側のキャップ層１０２
の上にドレイン電極１０６が形成され、他方の側のキャ
ップ層１０２の上にソース電極１０７が形成されてい
る。ドレイン電極１０６及びソース電極１０７は、キャ
ップ層１０２を介してチャネル層１０１にオーミック接
触している。ソース電極１０７は、ゲート電極１０５の
上方を通過し、ドレイン電極１０６の近傍まで延在して
いる。
１０１の上に、ゲート電極１０５が形成されている。ゲ
ート電極１０５は、チャネル層１０１にショットキ接触
する。ゲート電極１０５の一方の側のキャップ層１０２
の上にドレイン電極１０６が形成され、他方の側のキャ
ップ層１０２の上にソース電極１０７が形成されてい
る。ドレイン電極１０６及びソース電極１０７は、キャ
ップ層１０２を介してチャネル層１０１にオーミック接
触している。ソース電極１０７は、ゲート電極１０５の
上方を通過し、ドレイン電極１０６の近傍まで延在して
いる。
【０００４】図４（Ｂ）に、図４（Ａ）に示した電界効
果型トランジスタの平面図を示す。図４（Ｂ）の一点鎖
線Ａ４−Ａ４における断面図が図４（Ａ）に相当する。
２本のゲート電極１０５が相互に平行に配置されてい
る。２本のゲート電極１０５に挟まれた領域内にソース
電極１０７が配置され、その両端がゲート電極１０５に
重なっている。２本のゲート電極１０５の外側に、ドレ
イン電極１０６が配置されている。
果型トランジスタの平面図を示す。図４（Ｂ）の一点鎖
線Ａ４−Ａ４における断面図が図４（Ａ）に相当する。
２本のゲート電極１０５が相互に平行に配置されてい
る。２本のゲート電極１０５に挟まれた領域内にソース
電極１０７が配置され、その両端がゲート電極１０５に
重なっている。２本のゲート電極１０５の外側に、ドレ
イン電極１０６が配置されている。
【０００５】ソース電極１０７のうちゲート電極１０５
の上方を覆う部分が、ゲート電極１０５をドレイン電極
１０６から電気的にシールドする。これにより、ゲート
／ドレイン間の寄生容量Ｃgdを低減し、高周波特性の向
上を図ることができる。
の上方を覆う部分が、ゲート電極１０５をドレイン電極
１０６から電気的にシールドする。これにより、ゲート
／ドレイン間の寄生容量Ｃgdを低減し、高周波特性の向
上を図ることができる。
【０００６】
【発明が解決しようとする課題】図４（Ａ）及び（Ｂ）
に示した半導体装置では、ソース電極１０７がゲート電
極１０５を覆うため、ゲート／ソース間の寄生容量Ｃgs
が増大する。このため、ゲート／ドレイン間の寄生容量
Ｃgdの低減による高周波特性向上の効果が低減し、もし
くは相殺されてしまう場合がある。
に示した半導体装置では、ソース電極１０７がゲート電
極１０５を覆うため、ゲート／ソース間の寄生容量Ｃgs
が増大する。このため、ゲート／ドレイン間の寄生容量
Ｃgdの低減による高周波特性向上の効果が低減し、もし
くは相殺されてしまう場合がある。
【０００７】図４（Ｃ）に示すように、ソース電極１０
７のうちゲート電極１０５を覆う部分を櫛歯型にするこ
とにより、ゲート／ソース間の寄生容量Ｃgsの増大を抑
制することができる。ところが、櫛歯型の構成の場合、
櫛歯のない部分のシールド効果が十分ではない。例え
ば、櫛歯の無い部分において、ゲート電極１０５からド
レイン電極１０６へ向かう電気力線を遮蔽する効果が薄
い。特に、櫛歯の間隔が動作周波数における電磁波の波
長の１／４よりも大きい場合に、遮蔽効果が小さくな
る。
７のうちゲート電極１０５を覆う部分を櫛歯型にするこ
とにより、ゲート／ソース間の寄生容量Ｃgsの増大を抑
制することができる。ところが、櫛歯型の構成の場合、
櫛歯のない部分のシールド効果が十分ではない。例え
ば、櫛歯の無い部分において、ゲート電極１０５からド
レイン電極１０６へ向かう電気力線を遮蔽する効果が薄
い。特に、櫛歯の間隔が動作周波数における電磁波の波
長の１／４よりも大きい場合に、遮蔽効果が小さくな
る。
【０００８】本発明の目的は、ソース／ゲート間の寄生
容量の増大を抑制しつつ、ゲート電極をドレイン電極か
ら十分シールドすることが可能な半導体装置及びその製
造方法を提供することである。
容量の増大を抑制しつつ、ゲート電極をドレイン電極か
ら十分シールドすることが可能な半導体装置及びその製
造方法を提供することである。
【０００９】
【課題を解決するための手段】本発明の一観点による
と、半導体基板と、前記半導体基板の表面にショットキ
接触し、第１の方向に延在するゲート電極と、前記ゲー
ト電極の一方の側に、該ゲート電極とある間隔を隔てて
配置され、前記半導体基板にオーミック接触するドレイ
ン電極と、前記半導体基板の表面上に形成されたソース
電極であって、該ソース電極は、前記ゲート電極に関し
て前記ドレイン電極とは反対側の領域において該半導体
基板にオーミック接触する主部と、該半導体基板の表面
の法線方向に沿って見たとき、前記ゲート電極とドレイ
ン電極との間に配置され、前記第１の方向に延在するシ
ールド部と、前記ゲート電極の上方を通過して前記シー
ルド部と主部とを接続し、前記第１の方向に関する大き
さが、前記シールド部のそれよりも小さいオーバハング
部とを含む前記ソース電極とを有する半導体装置が提供
される。
と、半導体基板と、前記半導体基板の表面にショットキ
接触し、第１の方向に延在するゲート電極と、前記ゲー
ト電極の一方の側に、該ゲート電極とある間隔を隔てて
配置され、前記半導体基板にオーミック接触するドレイ
ン電極と、前記半導体基板の表面上に形成されたソース
電極であって、該ソース電極は、前記ゲート電極に関し
て前記ドレイン電極とは反対側の領域において該半導体
基板にオーミック接触する主部と、該半導体基板の表面
の法線方向に沿って見たとき、前記ゲート電極とドレイ
ン電極との間に配置され、前記第１の方向に延在するシ
ールド部と、前記ゲート電極の上方を通過して前記シー
ルド部と主部とを接続し、前記第１の方向に関する大き
さが、前記シールド部のそれよりも小さいオーバハング
部とを含む前記ソース電極とを有する半導体装置が提供
される。
【００１０】シールド部が、ゲート電極をドレイン電極
から電気的にシールドする。また、オーバハング部の第
１の方向に関する大きさが、シールド部のそれよりも小
さいため、ソース電極とゲート電極との重なり部分の面
積を小さくし、両者の間の寄生容量を小さくすることが
できる。
から電気的にシールドする。また、オーバハング部の第
１の方向に関する大きさが、シールド部のそれよりも小
さいため、ソース電極とゲート電極との重なり部分の面
積を小さくし、両者の間の寄生容量を小さくすることが
できる。
【００１１】本発明の他の観点によると、半導体基板
と、前記半導体基板の表面にショットキ接触し、第１の
方向に延在するゲート電極と、前記ゲート電極の一方の
側に、該ゲート電極とある間隔を隔てて配置され、前記
半導体基板にオーミック接触するドレイン電極と、前記
半導体基板の表面上に形成されたソース電極であって、
該ソース電極は、前記ゲート電極に関して前記ドレイン
電極とは反対側の領域において該半導体基板にオーミッ
ク接触するとともに、前記ゲート電極の上方を通過して
前記ドレイン電極とゲート電極との間まで延在し、該半
導体基板の表面の法線方向に沿って見たとき、前記ゲー
ト電極と部分的に重なる開口が形成されているソース電
極とを有する半導体装置が提供される。
と、前記半導体基板の表面にショットキ接触し、第１の
方向に延在するゲート電極と、前記ゲート電極の一方の
側に、該ゲート電極とある間隔を隔てて配置され、前記
半導体基板にオーミック接触するドレイン電極と、前記
半導体基板の表面上に形成されたソース電極であって、
該ソース電極は、前記ゲート電極に関して前記ドレイン
電極とは反対側の領域において該半導体基板にオーミッ
ク接触するとともに、前記ゲート電極の上方を通過して
前記ドレイン電極とゲート電極との間まで延在し、該半
導体基板の表面の法線方向に沿って見たとき、前記ゲー
ト電極と部分的に重なる開口が形成されているソース電
極とを有する半導体装置が提供される。
【００１２】ソース電極がドレイン電極とゲート電極と
の間まで延在するため、ゲート電極をドレイン電極から
電気的にシールドすることができる。ソース電極に、ゲ
ート電極と部分的に重なる開口が形成されているため、
ソース電極とゲート電極との重なり部分の面積を小さく
し、両者の間の寄生容量を小さくすることができる。
の間まで延在するため、ゲート電極をドレイン電極から
電気的にシールドすることができる。ソース電極に、ゲ
ート電極と部分的に重なる開口が形成されているため、
ソース電極とゲート電極との重なり部分の面積を小さく
し、両者の間の寄生容量を小さくすることができる。
【００１３】本発明の他の観点によると、半導体基板の
表面上に、該半導体基板にショットキ接触し、第１の方
向に延在するゲート電極と、該ゲート電極の両側に、該
ゲート電極とある間隔を隔てて配置された第１及び第２
のオーミック電極とを形成する工程と、前記ゲート電
極、及びその両側の半導体基板の表面を第１のレジスト
パターンで覆う工程と、前記レジストパターン及びオー
ミック電極上に、導電性の下地膜を形成する工程と、前
記下地膜の上に、第２及び第３のレジストパターンを形
成する工程であって、該第２のレジストパターンは、前
記ゲート電極よりも前記第１のオーミック電極側に配置
されされ、前記第１の方向に延在し、基板法線方向に沿
って見たとき、該第２のレジストパターンが前記第１の
レジストパターンと部分的に重なるように配置されてお
り、該第３のレジストパターンは、前記第２のレジスト
パターンよりも前記第２のオーミック電極側に配置さ
れ、前記ゲート電極と部分的に重なるように配置されて
いる前記第２及び第３のレジストパターンの形成工程
と、前記第２及び第３のレジストパターンをマスクとし
て、前記下地膜上に導電性材料をめっきする工程と、前
記第２及び第３のレジストパターンを除去する工程と、
前記第２及び第３のレジストパターンが除去されて形成
された開口の底に露出した前記下地膜を除去する工程
と、前記第１のレジストパターンを除去する工程とを有
する半導体装置の製造方法が提供される。
表面上に、該半導体基板にショットキ接触し、第１の方
向に延在するゲート電極と、該ゲート電極の両側に、該
ゲート電極とある間隔を隔てて配置された第１及び第２
のオーミック電極とを形成する工程と、前記ゲート電
極、及びその両側の半導体基板の表面を第１のレジスト
パターンで覆う工程と、前記レジストパターン及びオー
ミック電極上に、導電性の下地膜を形成する工程と、前
記下地膜の上に、第２及び第３のレジストパターンを形
成する工程であって、該第２のレジストパターンは、前
記ゲート電極よりも前記第１のオーミック電極側に配置
されされ、前記第１の方向に延在し、基板法線方向に沿
って見たとき、該第２のレジストパターンが前記第１の
レジストパターンと部分的に重なるように配置されてお
り、該第３のレジストパターンは、前記第２のレジスト
パターンよりも前記第２のオーミック電極側に配置さ
れ、前記ゲート電極と部分的に重なるように配置されて
いる前記第２及び第３のレジストパターンの形成工程
と、前記第２及び第３のレジストパターンをマスクとし
て、前記下地膜上に導電性材料をめっきする工程と、前
記第２及び第３のレジストパターンを除去する工程と、
前記第２及び第３のレジストパターンが除去されて形成
された開口の底に露出した前記下地膜を除去する工程
と、前記第１のレジストパターンを除去する工程とを有
する半導体装置の製造方法が提供される。
【００１４】第１のオーミック電極上のめっき層がドレ
イン電極となり、第２のオーミック電極上のめっき層が
ソース電極となる。第２のレジストパターンと第３のレ
ジストパターンとの間に形成されるめっき層が、ソース
電極のシールド部となる。
イン電極となり、第２のオーミック電極上のめっき層が
ソース電極となる。第２のレジストパターンと第３のレ
ジストパターンとの間に形成されるめっき層が、ソース
電極のシールド部となる。
【００１５】
【発明の実施の形態】図１及び図２を参照して、本発明
の実施例による電界効果型トランジスタについて説明す
る。
の実施例による電界効果型トランジスタについて説明す
る。
【００１６】図１（Ａ）は、実施例による電界効果型ト
ランジスタの平面図を示す。ＧａＡｓ基板の表面上に、
２本のゲート電極１０が配置されている。２本のゲート
電極１０は、相互に平行に配置され、図の縦方向に延在
する。また、２本のゲート電極１０は、共にその一端
（図１（Ａ）では下端）において一つのゲートパッド１
５に連続している。
ランジスタの平面図を示す。ＧａＡｓ基板の表面上に、
２本のゲート電極１０が配置されている。２本のゲート
電極１０は、相互に平行に配置され、図の縦方向に延在
する。また、２本のゲート電極１０は、共にその一端
（図１（Ａ）では下端）において一つのゲートパッド１
５に連続している。
【００１７】２本のゲート電極１０の間に、ドレイン電
極２１が配置されている。ドレイン電極２１と各ゲート
電極１０との間には、ほぼ一定の間隙が確保されてい
る。ドレイン電極２１は、その一端（図１（Ａ）では上
端）においてドレインパッド２２に連続している。
極２１が配置されている。ドレイン電極２１と各ゲート
電極１０との間には、ほぼ一定の間隙が確保されてい
る。ドレイン電極２１は、その一端（図１（Ａ）では上
端）においてドレインパッド２２に連続している。
【００１８】２つのソース電極２０の各々が、主部２０
Ａ、オーバハング部２０Ｂ、及びシールド部２０Ｃによ
り構成されている。主部２０Ａは、ゲート電極１０に関
してドレイン電極２１の反対側に配置されている。シー
ルド部２０Ｃは、各ゲート電極１０とドレイン電極２１
との間に配置され、ゲート電極１０と平行な方向に延在
する。ソース電極２０の各々は、４本のオーバハング部
２０Ｂを含む。各オーバハング部２０Ｂは、対応するゲ
ート電極１０と交差し、主部２０Ａとシールド部２０Ｃ
とを接続する。
Ａ、オーバハング部２０Ｂ、及びシールド部２０Ｃによ
り構成されている。主部２０Ａは、ゲート電極１０に関
してドレイン電極２１の反対側に配置されている。シー
ルド部２０Ｃは、各ゲート電極１０とドレイン電極２１
との間に配置され、ゲート電極１０と平行な方向に延在
する。ソース電極２０の各々は、４本のオーバハング部
２０Ｂを含む。各オーバハング部２０Ｂは、対応するゲ
ート電極１０と交差し、主部２０Ａとシールド部２０Ｃ
とを接続する。
【００１９】両端に配置されたオーバハング部２０Ｂ
は、それぞれ対応するシールド部２０Ｃの両端に接続さ
れている。相互に隣り合う２本のオーバハング部２０
Ｂ、シールド部２０Ｃ、及び主部２０Ａが、これらによ
って囲まれた開口２０Ｄを画定する。開口２０Ｄは、ゲ
ート電極１０と部分的に重なる。
は、それぞれ対応するシールド部２０Ｃの両端に接続さ
れている。相互に隣り合う２本のオーバハング部２０
Ｂ、シールド部２０Ｃ、及び主部２０Ａが、これらによ
って囲まれた開口２０Ｄを画定する。開口２０Ｄは、ゲ
ート電極１０と部分的に重なる。
【００２０】２つの主部２０Ａは、共に一つのソースパ
ッド２３に連続している。ソースパッド２３は、ゲート
パッド１５に関してドレイン電極２１の反対側に配置さ
れている。
ッド２３に連続している。ソースパッド２３は、ゲート
パッド１５に関してドレイン電極２１の反対側に配置さ
れている。
【００２１】図１（Ｂ）及び（Ｃ）は、それぞれ図１
（Ａ）の一点鎖線Ｂ１−Ｂ１及びＣ１−Ｃ１における断
面図を示す。半絶縁性のＧａＡｓ基板１の表面上にアン
ドープのＧａＡｓからなるバッファ層２が形成されてい
る。バッファ層２の上に、ｎ型ＧａＡｓからなる厚さ２
００ｎｍのチャネル層３が形成されている。チャネル層
３にドープされたｎ型不純物はＳｉであり、その濃度は
１×１０17ｃｍ-3である。
（Ａ）の一点鎖線Ｂ１−Ｂ１及びＣ１−Ｃ１における断
面図を示す。半絶縁性のＧａＡｓ基板１の表面上にアン
ドープのＧａＡｓからなるバッファ層２が形成されてい
る。バッファ層２の上に、ｎ型ＧａＡｓからなる厚さ２
００ｎｍのチャネル層３が形成されている。チャネル層
３にドープされたｎ型不純物はＳｉであり、その濃度は
１×１０17ｃｍ-3である。
【００２２】チャネル層３の上に、アンドープのＧａＡ
ｓからなる厚さ１００ｎｍのキャップ層４が形成されて
いる。キャップ層４に、紙面に垂直な方向に延在する２
つの開口４ａが形成されている。開口４ａの底面にチャ
ネル層３が露出している。各開口４ａの底面に露出した
チャネル層３の上に、タングステンシリサイド（ＷＳ
ｉ）からなるゲート電極１０が形成されている。ゲート
電極１０とチャネル層３との界面にショットキ接合が形
成される。ゲート長は約０．５μｍである。
ｓからなる厚さ１００ｎｍのキャップ層４が形成されて
いる。キャップ層４に、紙面に垂直な方向に延在する２
つの開口４ａが形成されている。開口４ａの底面にチャ
ネル層３が露出している。各開口４ａの底面に露出した
チャネル層３の上に、タングステンシリサイド（ＷＳ
ｉ）からなるゲート電極１０が形成されている。ゲート
電極１０とチャネル層３との界面にショットキ接合が形
成される。ゲート長は約０．５μｍである。
【００２３】キャップ層４の上に、オーミックコンタク
ト層１１が形成されている。オーミックコンタクト層１
１は、厚さ５０ｎｍのＡｕＧｅ層と厚さ１５０ｎｍのＡ
ｕ層とがこの順番に積層された２層構造を有する。オー
ミックコンタクト層１１のゲート電極１０側の縁は、溝
４ａの縁よりもやや後退しており、ゲート電極１０の側
面から約２μｍ離れている。
ト層１１が形成されている。オーミックコンタクト層１
１は、厚さ５０ｎｍのＡｕＧｅ層と厚さ１５０ｎｍのＡ
ｕ層とがこの順番に積層された２層構造を有する。オー
ミックコンタクト層１１のゲート電極１０側の縁は、溝
４ａの縁よりもやや後退しており、ゲート電極１０の側
面から約２μｍ離れている。
【００２４】オーミックコンタクト層１１の各々の下
に、ＡｕＧｅの拡散したコンタクト領域２５が形成され
ている。コンタクト領域２５は、チャネル層３の内部ま
で達し、オーミックコンタクト層１１とチャネル層３と
を電気的に接続する。
に、ＡｕＧｅの拡散したコンタクト領域２５が形成され
ている。コンタクト領域２５は、チャネル層３の内部ま
で達し、オーミックコンタクト層１１とチャネル層３と
を電気的に接続する。
【００２５】２つのゲート電極１０の間に配置されたオ
ーミックコンタクト層１１の上に、ドレイン電極２１が
形成されている。ゲート電極１０の各々に関してドレイ
ン電極２１の反対側に配置されたオーミックコンタクト
層１１の各々の上にソース電極２０の主部２０Ａが形成
されている。シールド部２０Ｃが、ゲート電極１０とド
レイン電極２１との間の基板表面の上方に、オーバハン
グ部２０Ｂによって支持されている。
ーミックコンタクト層１１の上に、ドレイン電極２１が
形成されている。ゲート電極１０の各々に関してドレイ
ン電極２１の反対側に配置されたオーミックコンタクト
層１１の各々の上にソース電極２０の主部２０Ａが形成
されている。シールド部２０Ｃが、ゲート電極１０とド
レイン電極２１との間の基板表面の上方に、オーバハン
グ部２０Ｂによって支持されている。
【００２６】シールド部２０Ｃは、ドレイン電極２１の
側面に対向し、両者の間の間隙は約１μｍである。オー
バハング部２０Ｂは、ゲート電極１０の上方を通過し、
その一端が主部２０Ａに連続し、他端がシールド部２０
Ｃに連続する。ゲート電極１０の上面からオーバハング
部２０Ｂの下面までの高さは約１．２μｍである。図１
（Ａ）に示した長方形の開口２０Ｄのゲート幅方向（図
において縦方向）の辺の長さは６μｍであり、ゲート長
方向（図において横方向）の辺の長さは３μｍである。
側面に対向し、両者の間の間隙は約１μｍである。オー
バハング部２０Ｂは、ゲート電極１０の上方を通過し、
その一端が主部２０Ａに連続し、他端がシールド部２０
Ｃに連続する。ゲート電極１０の上面からオーバハング
部２０Ｂの下面までの高さは約１．２μｍである。図１
（Ａ）に示した長方形の開口２０Ｄのゲート幅方向（図
において縦方向）の辺の長さは６μｍであり、ゲート長
方向（図において横方向）の辺の長さは３μｍである。
【００２７】ソース電極２０及びドレイン電極２１は、
めっき下地層１２と金めっき層１３との積層構造を有す
る。めっき下地層１２は、厚さ１００ｎｍのＴｉ層と厚
さ１００ｎｍのＡｕ層とがこの順番に積層された２層構
造を有する。金めっき層１３の厚さは約３μｍである。
めっき下地層１２と金めっき層１３との積層構造を有す
る。めっき下地層１２は、厚さ１００ｎｍのＴｉ層と厚
さ１００ｎｍのＡｕ層とがこの順番に積層された２層構
造を有する。金めっき層１３の厚さは約３μｍである。
【００２８】上記実施例では、ゲート電極１０とドレイ
ン電極２１との間に、シールド部２０Ｃが配置されてお
り、シールド部２０Ｃは、ソース電極２０の電位に固定
される。このため、ゲート電極１０がドレイン電極２１
から電気的にシールドされ、ドレイン電極２１の電圧変
動の影響を受けにくくなる。
ン電極２１との間に、シールド部２０Ｃが配置されてお
り、シールド部２０Ｃは、ソース電極２０の電位に固定
される。このため、ゲート電極１０がドレイン電極２１
から電気的にシールドされ、ドレイン電極２１の電圧変
動の影響を受けにくくなる。
【００２９】また、シールド部２０Ｃは、ゲート電極１
０とドレイン電極２１とに挟まれた帯状領域内に、その
一端から他端まで連続的に配置されている。このため、
開口部２０Ｄの大きさが動作周波数に対応する電磁波の
波長の１／４以上であっても、十分なシールド効果を発
揮することができる。
０とドレイン電極２１とに挟まれた帯状領域内に、その
一端から他端まで連続的に配置されている。このため、
開口部２０Ｄの大きさが動作周波数に対応する電磁波の
波長の１／４以上であっても、十分なシールド効果を発
揮することができる。
【００３０】電界効果型トランジスタの動作周波数は、
ゲート電極及びドレイン電極に接続されたインピーダン
スマッチング回路、例えば導波路ラインパターンのサイ
ズ等により特定することができる。また、電界効果型ト
ランジスタのチャネル長やチャンネルの不純物濃度等に
より動作周波数が推定できる場合もある。
ゲート電極及びドレイン電極に接続されたインピーダン
スマッチング回路、例えば導波路ラインパターンのサイ
ズ等により特定することができる。また、電界効果型ト
ランジスタのチャネル長やチャンネルの不純物濃度等に
より動作周波数が推定できる場合もある。
【００３１】図１（Ａ）に示したように、ソース電極２
０に開口２０Ｄが設けられているため、基板法線方向に
沿って見たとき、ゲート電極１０とソース電極２０との
重なり部分の面積が小さい。このため、ゲート電極のほ
ぼ全域がソース電極と重なる構成と比べて、ゲート／ソ
ース間の寄生容量を低減することができる。また、ゲー
ト電極１０の周囲が空洞にされているため、ゲート電極
が誘電体材料で覆われてる場合に比べて、高周波特性が
改善される。
０に開口２０Ｄが設けられているため、基板法線方向に
沿って見たとき、ゲート電極１０とソース電極２０との
重なり部分の面積が小さい。このため、ゲート電極のほ
ぼ全域がソース電極と重なる構成と比べて、ゲート／ソ
ース間の寄生容量を低減することができる。また、ゲー
ト電極１０の周囲が空洞にされているため、ゲート電極
が誘電体材料で覆われてる場合に比べて、高周波特性が
改善される。
【００３２】次に、図２を参照して、上記実施例による
電界効果型トランジスタの製造方法について説明する。
電界効果型トランジスタの製造方法について説明する。
【００３３】図２（Ａ）に示すように、半絶縁性のＧａ
Ａｓ基板１の表面上に、アンドープのＧａＡｓからなる
バッファ層２を形成する。バッファ層２の上に、Ｓｉが
ドープされたｎ型ＧａＡｓからなるチャネル層３を形成
する。チャネル層３の上に、アンドープのＧａＡｓから
なるキャップ層４を形成する。これらのＧａＡｓ層の形
成は、有機金属化学気相成長（ＭＯＣＶＤ）により行わ
れる。
Ａｓ基板１の表面上に、アンドープのＧａＡｓからなる
バッファ層２を形成する。バッファ層２の上に、Ｓｉが
ドープされたｎ型ＧａＡｓからなるチャネル層３を形成
する。チャネル層３の上に、アンドープのＧａＡｓから
なるキャップ層４を形成する。これらのＧａＡｓ層の形
成は、有機金属化学気相成長（ＭＯＣＶＤ）により行わ
れる。
【００３４】キャップ層４を部分的にエッチングし、溝
４ａを形成する。チャネル層３とキャップ層４との間
に、ＡｌＧａＡｓからなる厚さ２０ｎｍ程度のエッチン
グ停止層を形成しておくことにより、容易に溝４ａの深
さを制御することができる。キャップ層４のエッチング
は、例えば塩素系ガスを用いたドライエッチングにより
行われ、エッチング停止層のエッチングは、塩酸等を用
いたウェットエッチングにより行われる。エッチング停
止層をウェットエッチングすることにより、溝４ａの底
面にチャネル層３が露出する。
４ａを形成する。チャネル層３とキャップ層４との間
に、ＡｌＧａＡｓからなる厚さ２０ｎｍ程度のエッチン
グ停止層を形成しておくことにより、容易に溝４ａの深
さを制御することができる。キャップ層４のエッチング
は、例えば塩素系ガスを用いたドライエッチングにより
行われ、エッチング停止層のエッチングは、塩酸等を用
いたウェットエッチングにより行われる。エッチング停
止層をウェットエッチングすることにより、溝４ａの底
面にチャネル層３が露出する。
【００３５】溝４ａの底面上に、ＷＳｉからなるゲート
電極１０を形成する。ゲート電極１０は、厚さ５００ｎ
ｍのＷＳｉ層をスパッタリングにより形成した後、この
ＷＳｉ層をパターニングすることにより形成される。Ｗ
Ｓｉ層のパターニングは、エッチングガスとしてＣＦ4
とＯ2との混合ガスを用いたドライエッチングにより行
われる。
電極１０を形成する。ゲート電極１０は、厚さ５００ｎ
ｍのＷＳｉ層をスパッタリングにより形成した後、この
ＷＳｉ層をパターニングすることにより形成される。Ｗ
Ｓｉ層のパターニングは、エッチングガスとしてＣＦ4
とＯ2との混合ガスを用いたドライエッチングにより行
われる。
【００３６】溝４ａの両側のキャップ層４の上に、Ａｕ
Ｇｅ／Ａｕの２層構造を有するオーミックコンタクト層
１１を形成する。以下、オーミックコンタクト層１１の
形成方法を簡単に説明する。まず、オーミックコンタク
ト層１１を配置すべき領域に対応した開口を有するレジ
ストパターンを形成する。その上に、厚さ５０ｎｍのＡ
ｕＧｅ層と厚さ１５０ｎｍのＡｕ層とを蒸着する。レジ
ストパターンを除去するとともに、その上に形成された
ＡｕＧｅ／Ａｕ層をリフトオフする。レジストパターン
の開口部に、オーミックコンタクト層１１が残る。オー
ミックコンタクト層１１のゲート電極１０側の縁は、溝
４ａの縁よりも後退している。
Ｇｅ／Ａｕの２層構造を有するオーミックコンタクト層
１１を形成する。以下、オーミックコンタクト層１１の
形成方法を簡単に説明する。まず、オーミックコンタク
ト層１１を配置すべき領域に対応した開口を有するレジ
ストパターンを形成する。その上に、厚さ５０ｎｍのＡ
ｕＧｅ層と厚さ１５０ｎｍのＡｕ層とを蒸着する。レジ
ストパターンを除去するとともに、その上に形成された
ＡｕＧｅ／Ａｕ層をリフトオフする。レジストパターン
の開口部に、オーミックコンタクト層１１が残る。オー
ミックコンタクト層１１のゲート電極１０側の縁は、溝
４ａの縁よりも後退している。
【００３７】温度４５０℃で合金化のための熱処理を行
う。この熱処理により、ＡｕＧｅがキャップ層４及びチ
ャネル層３内に拡散し、コンタクト領域２５が形成され
る。
う。この熱処理により、ＡｕＧｅがキャップ層４及びチ
ャネル層３内に拡散し、コンタクト領域２５が形成され
る。
【００３８】ゲート電極１０及びその近傍の表面を覆う
レジストパターン３０を形成する。レジストパターン３
０は、オーミックコンタクト層１１のゲート電極１０側
の縁まで繋がっている。熱処理を行い、レジストパター
ン３０を変形させる。
レジストパターン３０を形成する。レジストパターン３
０は、オーミックコンタクト層１１のゲート電極１０側
の縁まで繋がっている。熱処理を行い、レジストパター
ン３０を変形させる。
【００３９】図２（Ｂ）に示すように、レジストパター
ン３０の上面が、中央部の盛り上がった滑らかな曲面に
なる。
ン３０の上面が、中央部の盛り上がった滑らかな曲面に
なる。
【００４０】レジストパターン３０及びオーミックコン
タクト層１１の上に、めっき下地層１２を形成する。め
っき下地層１２は、厚さ１００ｎｍのＴｉ層と厚さ１０
０ｎｍのＡｕ層との２層構造を有する。Ｔｉ層及びＡｕ
層は、スパッタリングもしくは蒸着により形成される。
タクト層１１の上に、めっき下地層１２を形成する。め
っき下地層１２は、厚さ１００ｎｍのＴｉ層と厚さ１０
０ｎｍのＡｕ層との２層構造を有する。Ｔｉ層及びＡｕ
層は、スパッタリングもしくは蒸着により形成される。
【００４１】めっき下地層１２の上に、レジストパター
ン３１Ａ及び３１Ｂを形成する。レジストパターン３１
Ａは、図１（Ａ）に示したシールド部２０Ｃとドレイン
電極２１との間の帯状領域に対応し、レジストパターン
３１Ｂは、開口２０Ｄに対応する。なお、ドレイン電極
２１、ドレインパッド２２、ソース電極２０、及びソー
スパッド２３以外のその他の領域もレジストパターンで
覆われる。レジストパターン３１Ａは、その下のレジス
トパターン３０に、そのドレイン電極側の縁の近傍にお
いて重なる。レジストパターン３１Ｂは、レジストパタ
ーン３１Ａよりもソース電極側に配置され、ゲート電極
１０と部分的に重なる。
ン３１Ａ及び３１Ｂを形成する。レジストパターン３１
Ａは、図１（Ａ）に示したシールド部２０Ｃとドレイン
電極２１との間の帯状領域に対応し、レジストパターン
３１Ｂは、開口２０Ｄに対応する。なお、ドレイン電極
２１、ドレインパッド２２、ソース電極２０、及びソー
スパッド２３以外のその他の領域もレジストパターンで
覆われる。レジストパターン３１Ａは、その下のレジス
トパターン３０に、そのドレイン電極側の縁の近傍にお
いて重なる。レジストパターン３１Ｂは、レジストパタ
ーン３１Ａよりもソース電極側に配置され、ゲート電極
１０と部分的に重なる。
【００４２】図２（Ｂ）は、図１（Ａ）の一点鎖線Ｂ１
−Ｂ１における断面図に相当する。このため、ゲート電
極１０の上方に開口２０Ｄに対応するレジストパターン
３１Ｂが現れている。めっき下地層１２を電極として用
い、その上に厚さ３μｍのＡｕめっき層１３を電解めっ
きにより形成する。電解めっき後、レジストパターン３
１Ａ及び３１Ｂを除去する。
−Ｂ１における断面図に相当する。このため、ゲート電
極１０の上方に開口２０Ｄに対応するレジストパターン
３１Ｂが現れている。めっき下地層１２を電極として用
い、その上に厚さ３μｍのＡｕめっき層１３を電解めっ
きにより形成する。電解めっき後、レジストパターン３
１Ａ及び３１Ｂを除去する。
【００４３】図１（Ｂ）及び（Ｃ）に示したように、レ
ジストパターン３１Ａ及び３１Ｂの下に露出しためっき
下地層１２を、ミリング等により除去する。このとき、
Ａｕめっき層１３がマスクとして作用する。除去された
めっき下地層１２の下にレジストパターン３０が露出す
る。このレジストパターン３０を、オゾンアッシング等
の方法で除去する。図１（Ａ）及び（Ｂ）に示したよう
に、ソース電極２０に開口２０Ｄが形成されているた
め、レジストパターン３０を容易に除去することができ
る。
ジストパターン３１Ａ及び３１Ｂの下に露出しためっき
下地層１２を、ミリング等により除去する。このとき、
Ａｕめっき層１３がマスクとして作用する。除去された
めっき下地層１２の下にレジストパターン３０が露出す
る。このレジストパターン３０を、オゾンアッシング等
の方法で除去する。図１（Ａ）及び（Ｂ）に示したよう
に、ソース電極２０に開口２０Ｄが形成されているた
め、レジストパターン３０を容易に除去することができ
る。
【００４４】上記第１の実施例では、４本のオーバハン
グ部２０Ｂを設けた場合を説明したが、オーバハング部
２０Ｂの本数は４本に限定されない。例えば、シールド
部２０Ｃの両端にそれぞれ連続する２本のオーバハング
部と、シールド部２０Ｃのほぼ中央に連続する１本のオ
ーバハング部との合計３本のオーバハング部を設けても
よいし、５本以上のオーバハング部を設けてもよい。開
口２０Ｄの大きさを動作周波数に対応する電磁波の波長
の１／４以下にする必要が無いため、波長の制約を受け
ることなくオーバハング部の配置を決定することができ
る。
グ部２０Ｂを設けた場合を説明したが、オーバハング部
２０Ｂの本数は４本に限定されない。例えば、シールド
部２０Ｃの両端にそれぞれ連続する２本のオーバハング
部と、シールド部２０Ｃのほぼ中央に連続する１本のオ
ーバハング部との合計３本のオーバハング部を設けても
よいし、５本以上のオーバハング部を設けてもよい。開
口２０Ｄの大きさを動作周波数に対応する電磁波の波長
の１／４以下にする必要が無いため、波長の制約を受け
ることなくオーバハング部の配置を決定することができ
る。
【００４５】次に、図３を参照して、第２の実施例によ
る電界効果型トランジスタについて説明する。
る電界効果型トランジスタについて説明する。
【００４６】図３は、第２の実施例による電界効果型ト
ランジスタの平面図を示す。第１の実施例では、図１
（Ａ）に示したように、両端に配置されたオーバハング
部２０Ｂがシールド部２０Ｃの端部に連続していた。第
２の実施例では、シールド部２０Ｃの両端がオーバハン
グ部２０Ｂに支持されておらず、シールド部２０Ｃは、
両端以外の部分のみで２本のオーバハング部２０Ｂによ
り支持されている。なお、オーバハング部２０Ｂを１本
にしてもよい。その他の構成は、図１（Ａ）に示した第
１の実施例の構成と同様である。
ランジスタの平面図を示す。第１の実施例では、図１
（Ａ）に示したように、両端に配置されたオーバハング
部２０Ｂがシールド部２０Ｃの端部に連続していた。第
２の実施例では、シールド部２０Ｃの両端がオーバハン
グ部２０Ｂに支持されておらず、シールド部２０Ｃは、
両端以外の部分のみで２本のオーバハング部２０Ｂによ
り支持されている。なお、オーバハング部２０Ｂを１本
にしてもよい。その他の構成は、図１（Ａ）に示した第
１の実施例の構成と同様である。
【００４７】第２の実施例の場合も、第１の実施例の場
合と同様に、ゲート幅方向のほぼ全域にわたってシール
ド部２０Ｃがゲート電極１０とドレイン電極２１との間
に配置されているため、十分なシールド効果を得ること
ができる。第２の実施例では、オーバハング部２０Ｂの
本数が第１の実施例のオーバハング部２０Ｂの本数より
も少ないため、ゲート／ソース間の寄生容量を、より小
さくすることができる。
合と同様に、ゲート幅方向のほぼ全域にわたってシール
ド部２０Ｃがゲート電極１０とドレイン電極２１との間
に配置されているため、十分なシールド効果を得ること
ができる。第２の実施例では、オーバハング部２０Ｂの
本数が第１の実施例のオーバハング部２０Ｂの本数より
も少ないため、ゲート／ソース間の寄生容量を、より小
さくすることができる。
【００４８】逆に、第１の実施例では、シールド部２０
Ｃと主部２０Ａとを接続するオーバハング部２０Ｂの本
数が多いため、両者の間のインダクタンスを小さくする
ことができる。また、シールド部２０Ｃの両端が支持さ
れているため、シールド部２０Ｃをより安定に支持する
ことができる。
Ｃと主部２０Ａとを接続するオーバハング部２０Ｂの本
数が多いため、両者の間のインダクタンスを小さくする
ことができる。また、シールド部２０Ｃの両端が支持さ
れているため、シールド部２０Ｃをより安定に支持する
ことができる。
【００４９】上記実施例では、ＧａＡｓ基板を用いた電
界効果型トランジスタについて説明したが、ＧａＡｓ基
板の代わりに、電子移動度の高い化合物半導体の基板を
用いてもよい。また、上記実施例では、ＭＥＳＦＥＴを
例にとって説明したが、上記実施例のソース電極の構造
は、高電子移動度トランジスタ（ＨＥＭＴ）にも適用可
能である。
界効果型トランジスタについて説明したが、ＧａＡｓ基
板の代わりに、電子移動度の高い化合物半導体の基板を
用いてもよい。また、上記実施例では、ＭＥＳＦＥＴを
例にとって説明したが、上記実施例のソース電極の構造
は、高電子移動度トランジスタ（ＨＥＭＴ）にも適用可
能である。
【００５０】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
【００５１】
【発明の効果】以上説明したように、本発明によると、
ゲート／ドレイン間にシールド部を配置して、ゲート電
極をドレイン電極から電気的にシールドすることによ
り、高周波特性を高めることができる。シールド部は、
ゲート電極上を通過するオーバハング部によりソース電
極主部に連続している。ゲート幅方向に関して、オーバ
ハング部をシールド部よりも小さくしているため、ゲー
ト／ソース間の寄生容量の増大を抑制することができ
る。
ゲート／ドレイン間にシールド部を配置して、ゲート電
極をドレイン電極から電気的にシールドすることによ
り、高周波特性を高めることができる。シールド部は、
ゲート電極上を通過するオーバハング部によりソース電
極主部に連続している。ゲート幅方向に関して、オーバ
ハング部をシールド部よりも小さくしているため、ゲー
ト／ソース間の寄生容量の増大を抑制することができ
る。
【図１】本発明の第１の実施例による電界効果型トラン
ジスタの平面図及び断面図である。
ジスタの平面図及び断面図である。
【図２】第１の実施例による電界効果型トランジスタの
製造方法を説明するための基板断面図である。
製造方法を説明するための基板断面図である。
【図３】本発明の第２の実施例による電界効果型トラン
ジスタの平面図である。
ジスタの平面図である。
【図４】従来の電界効果型トランジスタの断面図及び平
面図である。
面図である。
１ ＧａＡｓ基板
２ バッファ層
３ チャネル層
４ キャップ層
１０ ゲート電極
１１ オーミックコンタクト層
１２ めっき下地層
１３ 金めっき層
２０ ソース電極
２１ ドレイン電極
２２ ドレインパッド
２３ ソースパッド
２５ コンタクト領域
３０、３１ レジストパターン
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/338
H01L 29/812
H01L 21/3205
Claims (8)
- 【請求項１】 半導体基板と、 前記半導体基板の表面にショットキ接触し、第１の方向
に延在するゲート電極と、 前記ゲート電極の一方の側に、該ゲート電極とある間隔
を隔てて配置され、前記半導体基板にオーミック接触す
るドレイン電極と、 前記半導体基板の表面上に形成されたソース電極であっ
て、該ソース電極は、前記ゲート電極に関して前記ドレ
イン電極とは反対側の領域において該半導体基板にオー
ミック接触する主部と、該半導体基板の表面の法線方向
に沿って見たとき、前記ゲート電極とドレイン電極との
間に配置され、前記第１の方向に延在するシールド部
と、前記ゲート電極の上方を通過して前記シールド部と
主部とを接続し、前記第１の方向に関する大きさが、前
記シールド部のそれよりも小さいオーバハング部とを含
む前記ソース電極とを有する半導体装置。 - 【請求項２】 前記オーバハング部が複数本配置され、
その両端のオーバハング部が、それぞれ前記シールド部
の両端に接続されている請求項１に記載の半導体装置。 - 【請求項３】 前記シールド部及びオーバハング部と、
前記半導体基板の表面との間が空洞にされている請求項
１又は２に記載の半導体装置。 - 【請求項４】 前記シールド部のドレイン電極側の側面
と、前記ドレイン電極のゲート電極側の側面の一部と
が、ある間隙を隔てて対向している請求項１〜３のいず
れかに記載の半導体装置。 - 【請求項５】 半導体基板と、 前記半導体基板の表面にショットキ接触し、第１の方向
に延在するゲート電極と、 前記ゲート電極の一方の側に、該ゲート電極とある間隔
を隔てて配置され、前記半導体基板にオーミック接触す
るドレイン電極と、 前記半導体基板の表面上に形成されたソース電極であっ
て、該ソース電極は、前記ゲート電極に関して前記ドレ
イン電極とは反対側の領域において該半導体基板にオー
ミック接触するとともに、前記ゲート電極の上方を通過
して前記ドレイン電極とゲート電極との間まで延在し、
該半導体基板の表面の法線方向に沿って見たとき、前記
ゲート電極と部分的に重なる開口が形成されているソー
ス電極とを有する半導体装置。 - 【請求項６】 前記開口の第1の方向に関する大きさ
が、動作周波数に対応する電磁波の波長の１／４よりも
大きい請求項５に記載の半導体装置。 - 【請求項７】 前記ソース電極のドレイン電極側の側面
と、前記ドレイン電極のゲート電極側の側面の一部と
が、ある間隙を隔てて対向している請求項５または６に
記載の半導体装置。 - 【請求項８】 半導体基板の表面上に、該半導体基板に
ショットキ接触し、第１の方向に延在するゲート電極
と、該ゲート電極の両側に、該ゲート電極とある間隔を
隔てて配置された第１及び第２のオーミック電極とを形
成する工程と、 前記ゲート電極、及びその両側の半導体基板の表面を第
１のレジストパターンで覆う工程と、 前記レジストパターン及びオーミック電極上に、導電性
の下地膜を形成する工程と、 前記下地膜の上に、第２及び第３のレジストパターンを
形成する工程であって、該第２のレジストパターンは、
前記ゲート電極よりも前記第１のオーミック電極側に配
置されされ、前記第１の方向に延在し、基板法線方向に
沿って見たとき、該第２のレジストパターンが前記第１
のレジストパターンと部分的に重なるように配置されて
おり、該第３のレジストパターンは、前記第２のレジス
トパターンよりも前記第２のオーミック電極側に配置さ
れ、前記ゲート電極と部分的に重なるように配置されて
いる前記第２及び第３のレジストパターンの形成工程
と、 前記第２及び第３のレジストパターンをマスクとして、
前記下地膜上に導電性材料をめっきする工程と、 前記第２及び第３のレジストパターンを除去する工程
と、 前記第２及び第３のレジストパターンが除去されて形成
された開口の底に露出した前記下地膜を除去する工程
と、 前記第１のレジストパターンを除去する工程とを有する
半導体装置の製造方法。
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