JPH03191533A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPH03191533A JPH03191533A JP33159589A JP33159589A JPH03191533A JP H03191533 A JPH03191533 A JP H03191533A JP 33159589 A JP33159589 A JP 33159589A JP 33159589 A JP33159589 A JP 33159589A JP H03191533 A JPH03191533 A JP H03191533A
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Landscapes
- Junction Field-Effect Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は電界効果トランジスタ（ＦＥＴ） 、特にショ
ットキゲートを有するショットキゲート型ＦＥＴいわゆ
るＭＥＳ−ＰＥＴ 、或いは高電子移動度トランジスタ
、すなわち２次元電子ガスチャネル型のＦＥＴによるい
わゆるＨＥＭＴ等に適用する電界効果トランジスタに係
る。
ットキゲートを有するショットキゲート型ＦＥＴいわゆ
るＭＥＳ−ＰＥＴ 、或いは高電子移動度トランジスタ
、すなわち２次元電子ガスチャネル型のＦＥＴによるい
わゆるＨＥＭＴ等に適用する電界効果トランジスタに係
る。
本発明は、断面形状がチャネル長を規定する基部側の幅
より上部側で幅広とされたゲート電極を有する電界効果
トランジスタにおいて、そのチャネル形状をチャネル幅
方向に関して非直線的に屈曲ないしは湾曲したパターン
とし、ゲート電極の倒れや歪みの発生を回避して安定性
を保ち、特性の劣化や不良品の発生を抑制して、信鎖性
の向上をはかる。
より上部側で幅広とされたゲート電極を有する電界効果
トランジスタにおいて、そのチャネル形状をチャネル幅
方向に関して非直線的に屈曲ないしは湾曲したパターン
とし、ゲート電極の倒れや歪みの発生を回避して安定性
を保ち、特性の劣化や不良品の発生を抑制して、信鎖性
の向上をはかる。
近年超高周波回路への応用を目指して、低雑音かつ高利
得な半導体装置、或いはそのモノリシック集積回路ＩＣ
の研究開発が活発化している。
得な半導体装置、或いはそのモノリシック集積回路ＩＣ
の研究開発が活発化している。
マイクロ波応用としてはすでにＧａＡｓ系のＭＥＳ−Ｆ
ＥＴ、或いは同様のショットキゲート型の２次元電子ガ
スチャネルによる高電子移動度電界効果トランジスタＩ
ＩＥＭＴなどの半導体装置の実用化が進められている。
ＥＴ、或いは同様のショットキゲート型の２次元電子ガ
スチャネルによる高電子移動度電界効果トランジスタＩ
ＩＥＭＴなどの半導体装置の実用化が進められている。
これらトランジスタの高周波特性、例えばこの場合遮断
周波数ｆ７や最大周波数ｆ□８等の高周波特性の向上を
はかるために、益々短ゲート長化が要望されている。
周波数ｆ７や最大周波数ｆ□８等の高周波特性の向上を
はかるために、益々短ゲート長化が要望されている。
一方高周波トランジスタの特性を示す重要な指数の１つ
に最小雑音指数Ｎ１１があるｅ ＮＦｓｉｎはゲートソ
ース間容ｉ１ｃｇｓや、ソース抵抗Ｒ８、ゲート抵抗Ｒ
ｇ等の増加に伴って増大するので、このＮ ｙ、、ｒｎ
に対してゲート抵抗Ｒｇ、ソース抵抗Ｒｓ及びゲート・
ソース間容量Ｃｇｓは重要なパラメータとなる。
に最小雑音指数Ｎ１１があるｅ ＮＦｓｉｎはゲートソ
ース間容ｉ１ｃｇｓや、ソース抵抗Ｒ８、ゲート抵抗Ｒ
ｇ等の増加に伴って増大するので、このＮ ｙ、、ｒｎ
に対してゲート抵抗Ｒｇ、ソース抵抗Ｒｓ及びゲート・
ソース間容量Ｃｇｓは重要なパラメータとなる。
ところが、上述したように高周波特性の向上のために短
ゲート長化をはかると、その金属ゲート電極が細くなる
ことによって、付随的にゲート抵抗Ｒｇが増加する。従
って高周波特性例えばｒ丁、ｆ ＊＊＊の向上と最小雑
音指数ＮＦｖａ。７の低減化との関係は相客れないもの
となっている。
ゲート長化をはかると、その金属ゲート電極が細くなる
ことによって、付随的にゲート抵抗Ｒｇが増加する。従
って高周波特性例えばｒ丁、ｆ ＊＊＊の向上と最小雑
音指数ＮＦｖａ。７の低減化との関係は相客れないもの
となっている。
このような不都合を回避する方法として、金属ゲート電
極の断面形状を、ショットキゲートを形成する接触部す
なわち半導体基体との接触部においてはこれを狭隘化し
て短ゲート長化をはかるものの、これより上層の部分は
断面の形をほぼ丁字型、又はこれに類似したｒ字型等の
ゲート電極構造とすることが試みられている。
極の断面形状を、ショットキゲートを形成する接触部す
なわち半導体基体との接触部においてはこれを狭隘化し
て短ゲート長化をはかるものの、これより上層の部分は
断面の形をほぼ丁字型、又はこれに類似したｒ字型等の
ゲート電極構造とすることが試みられている。
第４図はこのようなＴ字型構造のゲート電極を有するＦ
ＥＴの製造過程の路線的断面図である。
ＥＴの製造過程の路線的断面図である。
第４図において、（１）はサブストレイト、（２）はチ
ャネル形成層、（３）は１字型ゲート電極、（４）はソ
ース電極、（５）はドレイン電極、（６）は絶縁層であ
る。
ャネル形成層、（３）は１字型ゲート電極、（４）はソ
ース電極、（５）はドレイン電極、（６）は絶縁層であ
る。
第４図に示すように、１字型ゲート電極（３）の上部の
幅Ｗｇは幅広で、例えば０．５〜０．７μ−とされ、基
部側の幅すなわちゲート長ｔ、ｇは幅狭で、例えば０．
１５〜０．２μ閘とされている。
幅Ｗｇは幅広で、例えば０．５〜０．７μ−とされ、基
部側の幅すなわちゲート長ｔ、ｇは幅狭で、例えば０．
１５〜０．２μ閘とされている。
しかしながらＩＣにおいては、そのゲート電極は、端子
導出或いは他との接続に供するべく比較的長く、すなわ
ちチャネル幅方向に長く、かつ直線的に延在形成させる
パターンが多くとられる。
導出或いは他との接続に供するべく比較的長く、すなわ
ちチャネル幅方向に長く、かつ直線的に延在形成させる
パターンが多くとられる。
ところがこの場合、上述したようにゲート長ｔ、ｇがよ
り幅狭化されると、このゲート電極（３）は例えば第４
図紙面に対してほぼ垂直な方向に直線状とされるため、
横方向すなわち第４図中矢印ａで示す方向に対して強度
が小であるため、製造工程のある段階で横方向の力が働
いたとき倒れたり、或いはその一部に歪みが生じる場合
がある。
り幅狭化されると、このゲート電極（３）は例えば第４
図紙面に対してほぼ垂直な方向に直線状とされるため、
横方向すなわち第４図中矢印ａで示す方向に対して強度
が小であるため、製造工程のある段階で横方向の力が働
いたとき倒れたり、或いはその一部に歪みが生じる場合
がある。
また、第４図に示すようにゲート電極（３）を絶縁層（
６）例えばＳｉＮ層で全面的に覆い、ゲート電極（３）
の基部を覆う場合においても、前述したゲート／ドレイ
ン間容量Ｃｇｓの低減化をは、力・る上で、誘電率が空
気より大である絶縁層の厚さをなるべく小とする必要が
あり、絶縁層（６）の厚さＬは例えば５００Å以下とさ
れている。このため、ゲート電極（３）の基部側の安定
性をこの絶縁層（６）によって充分に保つことは難しく
、特性の劣化や不良品の発生を来し、信頼性及び生産性
の低下を招（。
６）例えばＳｉＮ層で全面的に覆い、ゲート電極（３）
の基部を覆う場合においても、前述したゲート／ドレイ
ン間容量Ｃｇｓの低減化をは、力・る上で、誘電率が空
気より大である絶縁層の厚さをなるべく小とする必要が
あり、絶縁層（６）の厚さＬは例えば５００Å以下とさ
れている。このため、ゲート電極（３）の基部側の安定
性をこの絶縁層（６）によって充分に保つことは難しく
、特性の劣化や不良品の発生を来し、信頼性及び生産性
の低下を招（。
本発明は、上述したようなゲート電極の倒れや歪みの発
生を回避して安定性を保ち、特性の劣化や不良品の発生
を抑制して信頼性及び生産性の向上をはかる。
生を回避して安定性を保ち、特性の劣化や不良品の発生
を抑制して信頼性及び生産性の向上をはかる。
本発明による電界効果トランジスタの各側の要部の路線
的拡大平面図を第１図及び第２図に示す。
的拡大平面図を第１図及び第２図に示す。
本発明は、第１図に示すように断面形状がチャネル長を
規定する基部側の幅より上部側で幅広とされたゲート電
極を有する電界効果トランジスタにおいて、そのチャネ
ル形状を矢印すで示すチャネル幅方向に関して非直線的
に屈曲ないしは湾曲したパターンとする。
規定する基部側の幅より上部側で幅広とされたゲート電
極を有する電界効果トランジスタにおいて、そのチャネ
ル形状を矢印すで示すチャネル幅方向に関して非直線的
に屈曲ないしは湾曲したパターンとする。
上述したように本発明は、第１図に示すように矢印すで
示すチャネル幅方向に関して、全体としてはこの方向に
沿って直線的でありながら、１以上の屈曲部ないしは湾
曲部を有する、非直線的な形状のパターンとするので、
１字型ゲート電極（３）の基部側か幅狭となっているた
めに受ける横方向の力が、例えば矢印Ｃ及びｄで示すよ
うに複数の方向に分散される。従って矢印すで示すチャ
ネル幅方向に対して、チャネル幅に直交する矢印ａで示
す横方向に働く力は、実質的にその力の大きさが小とな
り、１字型ゲート電極（３）の倒れや、歪みの発生を回
避することができ、特性の劣化や不良品の発生を抑制し
て、信頼性及び生産性の向上をはかる。
示すチャネル幅方向に関して、全体としてはこの方向に
沿って直線的でありながら、１以上の屈曲部ないしは湾
曲部を有する、非直線的な形状のパターンとするので、
１字型ゲート電極（３）の基部側か幅狭となっているた
めに受ける横方向の力が、例えば矢印Ｃ及びｄで示すよ
うに複数の方向に分散される。従って矢印すで示すチャ
ネル幅方向に対して、チャネル幅に直交する矢印ａで示
す横方向に働く力は、実質的にその力の大きさが小とな
り、１字型ゲート電極（３）の倒れや、歪みの発生を回
避することができ、特性の劣化や不良品の発生を抑制し
て、信頼性及び生産性の向上をはかる。
本発明による電界効果トランジスタの各側をその路線的
平面図を示す第１図及び第２図と、断面図を示す第３図
りを参照して説明する。
平面図を示す第１図及び第２図と、断面図を示す第３図
りを参照して説明する。
（１２）は基体、（３）は断面形状が、チャネル長を規
定する基部側の幅より上部側で幅広とされたゲート電極
、例えば断面Ｔ字型のゲート電極を示す。
定する基部側の幅より上部側で幅広とされたゲート電極
、例えば断面Ｔ字型のゲート電極を示す。
（４）及び（５）はそれぞれソース及びドレイン電極で
ある。
ある。
ゲート電極（３）は、例えば第１図及び第２図で、矢印
すに示すチャネル幅方向に関して、全体としてはこの方
向に沿って直線的でありながら、例えば第１図に示すよ
うに波形に往復する複数の湾曲部ないしはジグザグに屈
曲する複数の屈曲部を有する非直線的な形状のパターン
とする。
すに示すチャネル幅方向に関して、全体としてはこの方
向に沿って直線的でありながら、例えば第１図に示すよ
うに波形に往復する複数の湾曲部ないしはジグザグに屈
曲する複数の屈曲部を有する非直線的な形状のパターン
とする。
ここに、１字型ゲート電極（３）とソース及びドレイン
電極（４）及び（５）との間隔Ｌｇｓ及びＬｇｄは、そ
れぞれ一定の幅に形成して、全チャネル幅に渡って一定
のＦＥＴの特性、すなわち例えば局部的にソース・ドレ
イン間電流が流れるなどＦＥＴの破損ないしは不安定な
動作が生じることがないようにする。
電極（４）及び（５）との間隔Ｌｇｓ及びＬｇｄは、そ
れぞれ一定の幅に形成して、全チャネル幅に渡って一定
のＦＥＴの特性、すなわち例えば局部的にソース・ドレ
イン間電流が流れるなどＦＥＴの破損ないしは不安定な
動作が生じることがないようにする。
次に、さらにこの本発明によるＦＥＴの理解を容易にす
るために、断面Ｔ字型ゲート電極の製造方法の一例を各
工程における路線的断面図を示す第３図Ａ−Ｄを参照し
て説明する。この場合基体（１２）は、例えば半絶縁性
ＧａＡｓサブストレイト（１）上に、例えばｎ型のチャ
ネル形成層（２）、例えば低不純物濃度のＧａＡｓ層を
、ＣＶＤ （化学的気相成長法）等によりエピタキシャ
ル成長させて構成した場合である。
るために、断面Ｔ字型ゲート電極の製造方法の一例を各
工程における路線的断面図を示す第３図Ａ−Ｄを参照し
て説明する。この場合基体（１２）は、例えば半絶縁性
ＧａＡｓサブストレイト（１）上に、例えばｎ型のチャ
ネル形成層（２）、例えば低不純物濃度のＧａＡｓ層を
、ＣＶＤ （化学的気相成長法）等によりエピタキシャ
ル成長させて構成した場合である。
第３図Ａに示すように基体（１２）上に全面的に電子ビ
ーム用しジスＩ−（２２）を形成し、次に遮光層（２３
）として例えばＭ層を全面的にスパッタ等により形成す
る。この後全面的にフォトレジスト（２４）を形成して
、所要の幅Ｗｇをもち、例えば第１図に示すように湾曲
部をもったパターンに、フォトリソグラフィの適用によ
りパターニングを行う。
ーム用しジスＩ−（２２）を形成し、次に遮光層（２３
）として例えばＭ層を全面的にスパッタ等により形成す
る。この後全面的にフォトレジスト（２４）を形成して
、所要の幅Ｗｇをもち、例えば第１図に示すように湾曲
部をもったパターンに、フォトリソグラフィの適用によ
りパターニングを行う。
次に第３図Ｂに示すように、遮光層（２３）に対してフ
ォトレジスト（２４）の開口（２４ａ）を通じて等方性
エツチングを行い、次にゲート長ｔ、ｇの幅をもち、例
えば第１図に示すような湾曲部をもったパターンに、電
子ビームＥＢの走査によるパターン露光を行って後、現
像処理をして露光部を除去することによってパターニン
グを行い、開口（２２ａ）を形成する。この電子ビーム
の走査はプログラム入力による機械的操作によって簡単
かつ精密に行うことができる。
ォトレジスト（２４）の開口（２４ａ）を通じて等方性
エツチングを行い、次にゲート長ｔ、ｇの幅をもち、例
えば第１図に示すような湾曲部をもったパターンに、電
子ビームＥＢの走査によるパターン露光を行って後、現
像処理をして露光部を除去することによってパターニン
グを行い、開口（２２ａ）を形成する。この電子ビーム
の走査はプログラム入力による機械的操作によって簡単
かつ精密に行うことができる。
次に第３図Ｃに示すように、開口（２２ａ）及び（２４
ａ）内を含んで全面的にスパッタリング等によりＭ等の
電極材料層（２５）を形成する。
ａ）内を含んで全面的にスパッタリング等によりＭ等の
電極材料層（２５）を形成する。
次にフォトレジスｌ−（２４）とこの上の電極材料層（
２５）、さらに電子ビーム用レジスト（２２）とこの上
の遮光層（２３）をそれぞれ除去し、第２図りに示すよ
うなＴ字型のゲート電極（３）を形成する。
２５）、さらに電子ビーム用レジスト（２２）とこの上
の遮光層（２３）をそれぞれ除去し、第２図りに示すよ
うなＴ字型のゲート電極（３）を形成する。
このような製造工程を経てＦＥＴを製造する場合、第３
図Ｂで説明したように、電子ビームＥＢによりパターニ
ングを行う場合、第３図において紙面に垂直な方向、す
なわち第１図及び第２図における矢印すで示す方向のパ
ターニングは、簡単かつ精密に行うことができ、このパ
ターニング法をソース及びドレイン電極の形成に適用す
ることにより、第１図及び第２図におけるソース・ゲー
ト間及びゲート・ドレイン間の距離Ｌｇｓ及びＬｇｄを
一定に保つことは容易に行うことができる。
図Ｂで説明したように、電子ビームＥＢによりパターニ
ングを行う場合、第３図において紙面に垂直な方向、す
なわち第１図及び第２図における矢印すで示す方向のパ
ターニングは、簡単かつ精密に行うことができ、このパ
ターニング法をソース及びドレイン電極の形成に適用す
ることにより、第１図及び第２図におけるソース・ゲー
ト間及びゲート・ドレイン間の距離Ｌｇｓ及びＬｇｄを
一定に保つことは容易に行うことができる。
なお、実際上ゲート電極（３）にはその端子導出、配線
導電層のコンタクト等が行われる幅広のポンディングパ
ッド部が設けられる。このポンディングパッド部におい
てはその断面形状をＴ字型等にする必要がな（、全厚み
に渡って幅広となし得ることから、このパッド部におい
ては第３図Ｂで説明した電子ビーム操作による露光作業
に代えて通常の光学的露光を行って、開口（２４ａ）の
幅と同等の幅を有する開口（２２ａ）とする。この場合
、図示しないがパッド部の形成部を含めて、基体（１２
）のＦＥＴ等の素子形成部以外のフィールド部には絶縁
層が形成されていて、これの上にゲート電極のパッド部
等が延在形成される。
導電層のコンタクト等が行われる幅広のポンディングパ
ッド部が設けられる。このポンディングパッド部におい
てはその断面形状をＴ字型等にする必要がな（、全厚み
に渡って幅広となし得ることから、このパッド部におい
ては第３図Ｂで説明した電子ビーム操作による露光作業
に代えて通常の光学的露光を行って、開口（２４ａ）の
幅と同等の幅を有する開口（２２ａ）とする。この場合
、図示しないがパッド部の形成部を含めて、基体（１２
）のＦＥＴ等の素子形成部以外のフィールド部には絶縁
層が形成されていて、これの上にゲート電極のパッド部
等が延在形成される。
また図示の例では、断面Ｔ字型のゲート電極によるＦＥ
Ｔに本発明を適用した場合であるが、ゲート電極の上部
幅広部がドレイン側に片寄った断面Ｆ字型のゲート電極
等、その断面形状が、チャネル長を規定する基部側の幅
より上部側で幅広とされたゲート電極を有するＦＥＴに
適用することもできる。
Ｔに本発明を適用した場合であるが、ゲート電極の上部
幅広部がドレイン側に片寄った断面Ｆ字型のゲート電極
等、その断面形状が、チャネル長を規定する基部側の幅
より上部側で幅広とされたゲート電極を有するＦＥＴに
適用することもできる。
上述したように本発明電界効果トランジスタは、第１図
及び第２図に示すようにそのゲート電極の形状を、矢印
すで示すチャネル幅方向に関して全体としてはこの方向
に沿って直線的でありながら、１以上の屈曲部ないしは
湾曲部を有する、非直線的な形状のパターンとする。こ
のような構成によれば、Ｔ字型のゲート電極（３）の各
断面では、その基部側か幅狭となっているために、製造
工程のある段階で、例えば矢印Ｃ及びｄで示すように横
方向への力が働いても、全体としては複数の方向にその
力が分散される。従って矢印すで示すチャネル幅方向に
対して、チャネル幅に直交する矢印ａで示す横方向に働
く力は、実質的にその力の大きさが小となり、Ｔ字型ゲ
ート電極（３）の歪みの発生を抑制し、ある箇所では屈
曲ないしは湾曲によってささえられるため、倒れを回避
することができ、特性の劣化や不良品の発生を抑制して
、信鯨性及び生産性の向上をはかることができる。
及び第２図に示すようにそのゲート電極の形状を、矢印
すで示すチャネル幅方向に関して全体としてはこの方向
に沿って直線的でありながら、１以上の屈曲部ないしは
湾曲部を有する、非直線的な形状のパターンとする。こ
のような構成によれば、Ｔ字型のゲート電極（３）の各
断面では、その基部側か幅狭となっているために、製造
工程のある段階で、例えば矢印Ｃ及びｄで示すように横
方向への力が働いても、全体としては複数の方向にその
力が分散される。従って矢印すで示すチャネル幅方向に
対して、チャネル幅に直交する矢印ａで示す横方向に働
く力は、実質的にその力の大きさが小となり、Ｔ字型ゲ
ート電極（３）の歪みの発生を抑制し、ある箇所では屈
曲ないしは湾曲によってささえられるため、倒れを回避
することができ、特性の劣化や不良品の発生を抑制して
、信鯨性及び生産性の向上をはかることができる。
また、上述したように本発明’ｆｉｔ膜トランジスタを
製造するに当って、何らの新しい工程を加える必要がな
く、容易に強度を増すことができ、生産性の向上をはか
ることができる。
製造するに当って、何らの新しい工程を加える必要がな
く、容易に強度を増すことができ、生産性の向上をはか
ることができる。
第１図及び第２図は本発明による電界効果トランジスタ
の各側の要部を示す路線的平面図、第３図Ａ−Ｄは、断
面Ｔ字型ゲート電極の製造方法の一例を示す路線的断面
図、第４図はＴ字型のゲート電極を有するＦＥＴの製造
過程を示す路線的断面図である。 （１）はサブストレイト、（２）はチャネル形成層、（
１２）は基体、（３）はゲート電極、（４）はソース電
極、（５）はドレイン電極、（６）は絶縁層、（２２）
は電子ビームレジスト、（２２ａ）は開口、（２３）は
遮光層、（２４）はフォトレジスト、（２４ａ）は開口
、（２５）は電極材料層、Ｌｇｓはゲート・ソース間距
離、Ｌｇｄはゲート・ドレイン間距離、Ｌｇはゲート長
、Ｗｇはゲート幅、ＥＢは電子ビーム、ｔは厚みである
。 代 理 人 松 隈 秀 盛 Ｔｆ型のゲ二ト電＆に哨するＦＥＴの 裏逍憑我玉ネす図 第４図 電を交刀果トランジスタの平面図 第１図 電界効果トランジスタの千ｆ１ｒｉＪ 第２図 第３図 手続補正書 平成 ２年 ５月 １６日 １、事件の表示 ・Ｖ成 １年 特 許 願 第３３１５９５号２、発明
の名称 電界効果トランジスタ ３、補正をする者 事件との関係 特許出願人 住 所 東京部品用２北品用６丁目７番３５号名称（２
１Ｂ）ソニー株式会社 代表取締役 大 賀 典 雄 ４、代理人 ８、補正の内容 （１） 明細書中、第４頁９行に「幅Ｗｇは幅広で、
例えば０．５〜０．７μｍ」とあるを「長さＬｇｚは比
較的長く、例えば０．７〜１．５μｍ」に訂正する。 （２）同、第４頁１０行に「ゲート長ｔ、ｇは幅狭で、
」とあるを「ゲート長Ｌｇは比較的短く、」に訂正する
。 （３）同、第５頁６行に「ドレイン間容量ＣｇＳ」とあ
るを「ドレイン間容ｉｔｃｇｄ」に訂正する。 （４）同、第５頁９行に「５００Å以下」とあるを、ｒ
ｉｏｏｏÅ以下」に訂正する。 （５）同、第８頁１行に「ここに、」とあるを「ここで
、第４図に示すように」に訂正する。 （６）同、第８頁１３〜１４行に「例えばｎ型のチャネ
ル形成層（２）、例えば低不純物濃度のＧａＡｓ層を、
ＣＶＤ （化学的気相成長法）」とあるを［例えばチャ
ネル形成層（２）を、ＭＯＣＶＤ （有機金属化学気相
成長法）」に訂正する。 （７）同、第８頁１９行に「スパッタ等」とあるを「蒸
着等」に訂正する。 （８）同、第９頁１行に「幅Ｗｇ Ｊとあるを［長さＬ
ｇｚＪに訂正する。 （９）同、第９頁６行に「ゲート長ＬｇＯ幅」とあるを
［ゲート長Ｌｇの長さ」に訂正する。 （１０） 同、第９頁１４行に「示すように、開口（
２２ａ） Ｊとあるを［示すように、リセス部をエツチ
ングにより形成した後、開口（２２ａ） Ｊに訂正する
。 （１１） 同、第９頁１５行に「スパッタリング等」
とあるを「蒸着等」に訂正する。 （１２） 同、第１０頁９行〜１０行に「距離Ｌｇｓ
及びＬｇｄを」とあるを「距離を」に訂正する。 （Ｉ３） 同、第１３頁７〜８行にｒＬｇｓはゲート
・ソース間距離、Ｌｇｄはゲート・ドレイン間距離、」
とあるを削除する。 （Ｉ４） 同、第１３頁８〜９行に「Ｗｇはゲート幅
」とあるを’１．．ｇｚは」二部メタルの長さ」に訂正
する。 （Ｉ５） 図面中、第１図〜第４図を別紙のとおりに
訂正する。 以上 第 図 第 図 宅界効未トランジ又夕の＋１１ｉ］ω 第２図 第３図
の各側の要部を示す路線的平面図、第３図Ａ−Ｄは、断
面Ｔ字型ゲート電極の製造方法の一例を示す路線的断面
図、第４図はＴ字型のゲート電極を有するＦＥＴの製造
過程を示す路線的断面図である。 （１）はサブストレイト、（２）はチャネル形成層、（
１２）は基体、（３）はゲート電極、（４）はソース電
極、（５）はドレイン電極、（６）は絶縁層、（２２）
は電子ビームレジスト、（２２ａ）は開口、（２３）は
遮光層、（２４）はフォトレジスト、（２４ａ）は開口
、（２５）は電極材料層、Ｌｇｓはゲート・ソース間距
離、Ｌｇｄはゲート・ドレイン間距離、Ｌｇはゲート長
、Ｗｇはゲート幅、ＥＢは電子ビーム、ｔは厚みである
。 代 理 人 松 隈 秀 盛 Ｔｆ型のゲ二ト電＆に哨するＦＥＴの 裏逍憑我玉ネす図 第４図 電を交刀果トランジスタの平面図 第１図 電界効果トランジスタの千ｆ１ｒｉＪ 第２図 第３図 手続補正書 平成 ２年 ５月 １６日 １、事件の表示 ・Ｖ成 １年 特 許 願 第３３１５９５号２、発明
の名称 電界効果トランジスタ ３、補正をする者 事件との関係 特許出願人 住 所 東京部品用２北品用６丁目７番３５号名称（２
１Ｂ）ソニー株式会社 代表取締役 大 賀 典 雄 ４、代理人 ８、補正の内容 （１） 明細書中、第４頁９行に「幅Ｗｇは幅広で、
例えば０．５〜０．７μｍ」とあるを「長さＬｇｚは比
較的長く、例えば０．７〜１．５μｍ」に訂正する。 （２）同、第４頁１０行に「ゲート長ｔ、ｇは幅狭で、
」とあるを「ゲート長Ｌｇは比較的短く、」に訂正する
。 （３）同、第５頁６行に「ドレイン間容量ＣｇＳ」とあ
るを「ドレイン間容ｉｔｃｇｄ」に訂正する。 （４）同、第５頁９行に「５００Å以下」とあるを、ｒ
ｉｏｏｏÅ以下」に訂正する。 （５）同、第８頁１行に「ここに、」とあるを「ここで
、第４図に示すように」に訂正する。 （６）同、第８頁１３〜１４行に「例えばｎ型のチャネ
ル形成層（２）、例えば低不純物濃度のＧａＡｓ層を、
ＣＶＤ （化学的気相成長法）」とあるを［例えばチャ
ネル形成層（２）を、ＭＯＣＶＤ （有機金属化学気相
成長法）」に訂正する。 （７）同、第８頁１９行に「スパッタ等」とあるを「蒸
着等」に訂正する。 （８）同、第９頁１行に「幅Ｗｇ Ｊとあるを［長さＬ
ｇｚＪに訂正する。 （９）同、第９頁６行に「ゲート長ＬｇＯ幅」とあるを
［ゲート長Ｌｇの長さ」に訂正する。 （１０） 同、第９頁１４行に「示すように、開口（
２２ａ） Ｊとあるを［示すように、リセス部をエツチ
ングにより形成した後、開口（２２ａ） Ｊに訂正する
。 （１１） 同、第９頁１５行に「スパッタリング等」
とあるを「蒸着等」に訂正する。 （１２） 同、第１０頁９行〜１０行に「距離Ｌｇｓ
及びＬｇｄを」とあるを「距離を」に訂正する。 （Ｉ３） 同、第１３頁７〜８行にｒＬｇｓはゲート
・ソース間距離、Ｌｇｄはゲート・ドレイン間距離、」
とあるを削除する。 （Ｉ４） 同、第１３頁８〜９行に「Ｗｇはゲート幅
」とあるを’１．．ｇｚは」二部メタルの長さ」に訂正
する。 （Ｉ５） 図面中、第１図〜第４図を別紙のとおりに
訂正する。 以上 第 図 第 図 宅界効未トランジ又夕の＋１１ｉ］ω 第２図 第３図
Claims (1)
- 【特許請求の範囲】 断面形状が、チャネル長を規定する基部側の幅より上部
側で幅広とされたゲート電極を有する電界効果トランジ
スタにおいて、 そのチャネル形状をチャネル幅方向に関して非直線的に
屈曲ないしは湾曲したパターンとしたこと を特徴とする電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33159589A JPH03191533A (ja) | 1989-12-21 | 1989-12-21 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33159589A JPH03191533A (ja) | 1989-12-21 | 1989-12-21 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03191533A true JPH03191533A (ja) | 1991-08-21 |
Family
ID=18245409
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33159589A Pending JPH03191533A (ja) | 1989-12-21 | 1989-12-21 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03191533A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001028425A (ja) * | 1999-07-15 | 2001-01-30 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| JP2008118087A (ja) * | 2006-11-03 | 2008-05-22 | Postech Foundation | 高電子移動度トランジスタのｔ−ゲート形成方法及びそのゲート構造 |
| JP2011124282A (ja) * | 2009-12-08 | 2011-06-23 | Sharp Corp | 電界効果トランジスタ |
| US9691865B2 (en) | 2015-08-28 | 2017-06-27 | Kabushiki Kaishi Toshiba | High frequency semiconductor device |
-
1989
- 1989-12-21 JP JP33159589A patent/JPH03191533A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001028425A (ja) * | 1999-07-15 | 2001-01-30 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| US6713793B1 (en) * | 1999-07-15 | 2004-03-30 | Mitsubishi Denki Kabushiki Kaisha | Field effect transistor structure with bent gate |
| JP2008118087A (ja) * | 2006-11-03 | 2008-05-22 | Postech Foundation | 高電子移動度トランジスタのｔ−ゲート形成方法及びそのゲート構造 |
| US7932540B2 (en) | 2006-11-03 | 2011-04-26 | Postech Foundation | T-gate forming method for high electron mobility transistor and gate structure thereof |
| JP2011124282A (ja) * | 2009-12-08 | 2011-06-23 | Sharp Corp | 電界効果トランジスタ |
| US9691865B2 (en) | 2015-08-28 | 2017-06-27 | Kabushiki Kaishi Toshiba | High frequency semiconductor device |
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