JPS6161550B2 - - Google Patents
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- JPS6161550B2 JPS6161550B2 JP15044479A JP15044479A JPS6161550B2 JP S6161550 B2 JPS6161550 B2 JP S6161550B2 JP 15044479 A JP15044479 A JP 15044479A JP 15044479 A JP15044479 A JP 15044479A JP S6161550 B2 JPS6161550 B2 JP S6161550B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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- Electrodes Of Semiconductors (AREA)
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Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に関し、特に半
導体層上に設けた絶縁膜とレジストの２層より成
る互いに近接した２つの壁を使用して選択的に電
極金属の蒸着を行なう工程を含む半導体装置の製
造方法に関するものである。
導体層上に設けた絶縁膜とレジストの２層より成
る互いに近接した２つの壁を使用して選択的に電
極金属の蒸着を行なう工程を含む半導体装置の製
造方法に関するものである。
シヨツトキ障壁ゲート電界効果トランジスタ
（以下MES FETと称す）は、金属と半導体の接
触により形成されるシヨツトキ接合をゲートに利
用したもので、優れた特性を有することから、マ
イクロ波領域における低雑音増幅素子、高出力増
幅素子あるいは発振素子として賞用されている。
第１図はMES FETの従来の製造方法を示す工程
説明図であり、半絶縁性半導体基板１上に動作層
２をエピタキシヤル成長させ（同図Ａ）、メサエ
ツチングにより所望の領域に動作層を限定した後
（同図Ｂ）、Au−Ge−Ni系合金から成るソース電
極３及びドレイン電極４を通常の真空蒸着、リソ
グラフイ技術を用いて形成し、その後約470℃で
数分の合金処理を行なつた後（同図ｃ）、ゲート
電極５を通常の真空蒸着、リソグラフイ技術を用
いてソース電極３とドレイン電極４の中間の動作
層２上に形成するものである。
（以下MES FETと称す）は、金属と半導体の接
触により形成されるシヨツトキ接合をゲートに利
用したもので、優れた特性を有することから、マ
イクロ波領域における低雑音増幅素子、高出力増
幅素子あるいは発振素子として賞用されている。
第１図はMES FETの従来の製造方法を示す工程
説明図であり、半絶縁性半導体基板１上に動作層
２をエピタキシヤル成長させ（同図Ａ）、メサエ
ツチングにより所望の領域に動作層を限定した後
（同図Ｂ）、Au−Ge−Ni系合金から成るソース電
極３及びドレイン電極４を通常の真空蒸着、リソ
グラフイ技術を用いて形成し、その後約470℃で
数分の合金処理を行なつた後（同図ｃ）、ゲート
電極５を通常の真空蒸着、リソグラフイ技術を用
いてソース電極３とドレイン電極４の中間の動作
層２上に形成するものである。
ところで、MES FETの高周波特性を向上させ
る為には、ゲート長ｌを極力小さくする必要があ
り、その為に素子製作上極めて微細な精密加工が
要求される。しかし、従来の製造方法において
は、ゲート電極５のパターンをレジストに形成す
る際に、そのゲートパターンのごく近傍にソース
電極３及びドレイン電極４による段差がある為
に、平坦面におけるときよりもフオトレジストパ
ターンの解像度が低下し、その結果、１μｍ程度
の短かいゲートパターンを確実に形成することが
困難であつた。特に、ゲート電極５を形成する前
にソース電極３及びドレイン電極４の合金処理を
行なつてその接触抵抗の低下を図ることが一般に
行なわれているが、接触抵抗を充分小さくしよう
と充分な高温で然も長時間の合金処理を行なう
と、ソース、ドレイン電極金属の凝集が起り、著
しく大きな段差が生じ易い。このことも、ゲート
用フオトレジストパターンの解像度を悪化させる
原因になつている。また、ゲート電極５は既に形
成されているソース電極３及びドレイン電極４の
中間に±0.2μｍの位置精度で形成する必要があ
るけれども、そのような高精度の位置合せは現在
の技術では極めて困難であり、従つて製造歩留り
が著しく低いという欠点もあつた。
る為には、ゲート長ｌを極力小さくする必要があ
り、その為に素子製作上極めて微細な精密加工が
要求される。しかし、従来の製造方法において
は、ゲート電極５のパターンをレジストに形成す
る際に、そのゲートパターンのごく近傍にソース
電極３及びドレイン電極４による段差がある為
に、平坦面におけるときよりもフオトレジストパ
ターンの解像度が低下し、その結果、１μｍ程度
の短かいゲートパターンを確実に形成することが
困難であつた。特に、ゲート電極５を形成する前
にソース電極３及びドレイン電極４の合金処理を
行なつてその接触抵抗の低下を図ることが一般に
行なわれているが、接触抵抗を充分小さくしよう
と充分な高温で然も長時間の合金処理を行なう
と、ソース、ドレイン電極金属の凝集が起り、著
しく大きな段差が生じ易い。このことも、ゲート
用フオトレジストパターンの解像度を悪化させる
原因になつている。また、ゲート電極５は既に形
成されているソース電極３及びドレイン電極４の
中間に±0.2μｍの位置精度で形成する必要があ
るけれども、そのような高精度の位置合せは現在
の技術では極めて困難であり、従つて製造歩留り
が著しく低いという欠点もあつた。
本発明はこのような従来の欠点を改善したもの
であり、その目的は、短ゲートMES FETを製造
歩留り良く製造し得るようにすることにある。本
発明に依れば、この目的は、動作層上に設けた絶
縁膜とレジストの２層より成る互いに近接した２
つの壁を用い且つ蒸着角度を適当に選定すること
により、所望の領域にのみ選択的に電極金属の蒸
着を行なうことにより達成される。以下実施例に
ついて詳細に説明する。
であり、その目的は、短ゲートMES FETを製造
歩留り良く製造し得るようにすることにある。本
発明に依れば、この目的は、動作層上に設けた絶
縁膜とレジストの２層より成る互いに近接した２
つの壁を用い且つ蒸着角度を適当に選定すること
により、所望の領域にのみ選択的に電極金属の蒸
着を行なうことにより達成される。以下実施例に
ついて詳細に説明する。
第２図は本発明の一実施例の工程説明図であ
る。
る。
まず同図Ａに示すように、半絶縁性GaAs基板
６の一主面上にｎ−GaAs動作層７を、その厚さ
が例えば0.2μｍ、キヤリア濃度が例えば１×
1017cm-3になるように気相エピタキシヤル法等に
より形成する。ドーパントは例えばTeを用い
る。
６の一主面上にｎ−GaAs動作層７を、その厚さ
が例えば0.2μｍ、キヤリア濃度が例えば１×
1017cm-3になるように気相エピタキシヤル法等に
より形成する。ドーパントは例えばTeを用い
る。
次に同図Ｂに示すように、メサエツチングを行
なつて動作層７を所望の領域に限定した後、同図
ｃに示すように、動作層７の上部に絶縁層たとえ
ばSiO2層８を、SiH4ガスを用いた低温CVD法に
より被着する。SiO2層８の厚さは例えば5000Å
する。
なつて動作層７を所望の領域に限定した後、同図
ｃに示すように、動作層７の上部に絶縁層たとえ
ばSiO2層８を、SiH4ガスを用いた低温CVD法に
より被着する。SiO2層８の厚さは例えば5000Å
する。
次にSiO2層８上に、ポジ型フオトレジスト
（例えばシブレー社製AZ−1350゜）を5000Åの厚
さに塗布し、通常の手段によつて同図Ｄに示すよ
うなフオトレジストパターン９，１０を形成す
る。このフオトレジストパターン９，１０は半導
体基板主面の一方向に延びており、互いの間隙は
例えば１μｍとする。この場合、平坦面上にフオ
トレジストパターンを形成するので、分解能の良
好なパターン形成が容易に行なえる。
（例えばシブレー社製AZ−1350゜）を5000Åの厚
さに塗布し、通常の手段によつて同図Ｄに示すよ
うなフオトレジストパターン９，１０を形成す
る。このフオトレジストパターン９，１０は半導
体基板主面の一方向に延びており、互いの間隙は
例えば１μｍとする。この場合、平坦面上にフオ
トレジストパターンを形成するので、分解能の良
好なパターン形成が容易に行なえる。
次に、フオトレジストパターン９，１０をマス
クとして、SiO2層８のエツチングを行ない、同
図Ｅに示すようおに残余のSiO2層８ａ，８ｂと
フオトレジストパターン９，１０の２層から成
る、互いに近接した２つの壁１１，１２を形成す
る。本実施例は、この２つの壁１１，１２を利用
して以下に述べるように電極金属の蒸着を選択的
に行なうものである。
クとして、SiO2層８のエツチングを行ない、同
図Ｅに示すようおに残余のSiO2層８ａ，８ｂと
フオトレジストパターン９，１０の２層から成
る、互いに近接した２つの壁１１，１２を形成す
る。本実施例は、この２つの壁１１，１２を利用
して以下に述べるように電極金属の蒸着を選択的
に行なうものである。
即ち、同図Ｆに示すように、まずソース電極１
３及びドレイン電極１４を形成する為に、オーミ
ツク電極用金属たとえばAuGeNi系合金を、基板
主面に対し斜め方向より蒸着し、２つの壁１１，
１２で挾まれれた領域以外の動作層７上に
AuGeNi系合金を被着する。この場合、２つの壁
１１，１２の外側領域のみに蒸着が行なわれ、壁
１１，１２の内側領域に蒸着が行なわれない為の
蒸着角度は、初等幾何学あるいは作図より容易に
求まる。例えば、壁１１，１２の高さを１μｍ、
その間隙を１μｍとした場合には、蒸着角度は基
板主面の垂直方向に対して45゜以上傾ける必要が
ある。しかし、壁の高さ及び間隙の不均一さが存
在するときの安全を見込んで、上記の場合、65゜
以上傾けて蒸着を行なうことが望ましい。
３及びドレイン電極１４を形成する為に、オーミ
ツク電極用金属たとえばAuGeNi系合金を、基板
主面に対し斜め方向より蒸着し、２つの壁１１，
１２で挾まれれた領域以外の動作層７上に
AuGeNi系合金を被着する。この場合、２つの壁
１１，１２の外側領域のみに蒸着が行なわれ、壁
１１，１２の内側領域に蒸着が行なわれない為の
蒸着角度は、初等幾何学あるいは作図より容易に
求まる。例えば、壁１１，１２の高さを１μｍ、
その間隙を１μｍとした場合には、蒸着角度は基
板主面の垂直方向に対して45゜以上傾ける必要が
ある。しかし、壁の高さ及び間隙の不均一さが存
在するときの安全を見込んで、上記の場合、65゜
以上傾けて蒸着を行なうことが望ましい。
次に、フオトレジストパターン９，１０を通常
の手法によつて剥離することにより、同図Ｇに示
すように、フオトレジストパターン９，１０上の
AuGeNi系合金を除去する。そして、H2雰囲気中
において、470℃、２分間程度の熱処理を行なつ
て、ソース電極１３及びドレイン電極１４のオー
ミツク性を良好なものとする。
の手法によつて剥離することにより、同図Ｇに示
すように、フオトレジストパターン９，１０上の
AuGeNi系合金を除去する。そして、H2雰囲気中
において、470℃、２分間程度の熱処理を行なつ
て、ソース電極１３及びドレイン電極１４のオー
ミツク性を良好なものとする。
その後、同図Ｈに示すように、シヨツトキ障壁
形成用金属たとえばAlをほぼ垂直方向から素子
主面全体に亘つて蒸着する。これにより、SiO2
層８ａ，８ｂに挾まれた動作層７上にAlが被着
され、シヨツトキゲート電極１５が形成される。
この際、SiO2層８ａ，８ｂの外側の領域にもAl
が蒸着されるけれども、この領域には既に
AuGeNi系合金が蒸着、熱処理された状態で存在
している為、AuGeNi系合金上にAlが重ねて被着
されるだけであり、オーミツク性は良好に保たれ
る。
形成用金属たとえばAlをほぼ垂直方向から素子
主面全体に亘つて蒸着する。これにより、SiO2
層８ａ，８ｂに挾まれた動作層７上にAlが被着
され、シヨツトキゲート電極１５が形成される。
この際、SiO2層８ａ，８ｂの外側の領域にもAl
が蒸着されるけれども、この領域には既に
AuGeNi系合金が蒸着、熱処理された状態で存在
している為、AuGeNi系合金上にAlが重ねて被着
されるだけであり、オーミツク性は良好に保たれ
る。
そして最後に、SiO2層８ａ，８ｂを通常のバ
ツフアエツチヤントによりエツチング除去する
と、同時にSiO2層８ａ，８ｂ上のAl層１６が除
去され、同図Ｉに示すような断面構造のMES
FETが実現される。
ツフアエツチヤントによりエツチング除去する
と、同時にSiO2層８ａ，８ｂ上のAl層１６が除
去され、同図Ｉに示すような断面構造のMES
FETが実現される。
以上の説明から判るように、本実施例に依れ
ば、レジストを段差が存在しない平坦面上に塗布
してフオトレジストパターン８ａ，８ｂを形成す
ることができるので、分解能の良好なパターンが
容易に形成でき、従つてゲート長を歩留り良く確
実に短くすることができる。また、ソース、ドレ
イン電極１３，１４とソース電極とは同一のフオ
トレジストパターンを用いて、所謂セルフアライ
メントにより形成されるので、電極パターン相互
間の精密な位置合わせ作業が不要となる。更に、
ソース、ドレイン電極１３，１４の熱処理後に
は、フオトレジストパターンを形成する工程がな
い為、熱処理によつてソース、ドレイン電極に凝
集が生じたとしても、その後の微細加工精度を悪
化させることがない。換言すれば、ソース、ドレ
イン電極金属の充分なる合金処理が可能となり、
そのオーミツク性を高めることができる。
ば、レジストを段差が存在しない平坦面上に塗布
してフオトレジストパターン８ａ，８ｂを形成す
ることができるので、分解能の良好なパターンが
容易に形成でき、従つてゲート長を歩留り良く確
実に短くすることができる。また、ソース、ドレ
イン電極１３，１４とソース電極とは同一のフオ
トレジストパターンを用いて、所謂セルフアライ
メントにより形成されるので、電極パターン相互
間の精密な位置合わせ作業が不要となる。更に、
ソース、ドレイン電極１３，１４の熱処理後に
は、フオトレジストパターンを形成する工程がな
い為、熱処理によつてソース、ドレイン電極に凝
集が生じたとしても、その後の微細加工精度を悪
化させることがない。換言すれば、ソース、ドレ
イン電極金属の充分なる合金処理が可能となり、
そのオーミツク性を高めることができる。
尚、以上の説明では、半導体材料としてGaAs
を用いたが、他にInP等を用いることができる。
またシヨツトキ障壁形成用金属もAlに限定され
ず、Ti，Cr，Mo，Taなどを用いることができ
る。更に絶縁膜はSiO2のみに限定されず他のも
ので代替することができる。。
を用いたが、他にInP等を用いることができる。
またシヨツトキ障壁形成用金属もAlに限定され
ず、Ti，Cr，Mo，Taなどを用いることができ
る。更に絶縁膜はSiO2のみに限定されず他のも
ので代替することができる。。
第３図は本発明の別の実施例における一工程説
明図であり、第２図と同一符号は同一部分を示
す。この実施例は、シヨツトキ障壁形成用金属の
蒸着角度を制御することにより、SiO2層８ａ，
８ｂの間隙よりも短いゲート長を実現する場合の
ものである。即ち、同図に示すように、２つの
SiO2層８ａ，８ｂに挾まれた動作層７上にシヨ
ツトキゲート電極１５が形成可能な範囲内で、矢
印の如く蒸着角度を任意に傾けることにより、レ
ジストパターンの分解能で決定されるSiO2層８
ａ，８ｂの最小間隙よりも更に短かいゲート長を
有するMES FETを製造することが可能になる。
明図であり、第２図と同一符号は同一部分を示
す。この実施例は、シヨツトキ障壁形成用金属の
蒸着角度を制御することにより、SiO2層８ａ，
８ｂの間隙よりも短いゲート長を実現する場合の
ものである。即ち、同図に示すように、２つの
SiO2層８ａ，８ｂに挾まれた動作層７上にシヨ
ツトキゲート電極１５が形成可能な範囲内で、矢
印の如く蒸着角度を任意に傾けることにより、レ
ジストパターンの分解能で決定されるSiO2層８
ａ，８ｂの最小間隙よりも更に短かいゲート長を
有するMES FETを製造することが可能になる。
以上説明したように、本発明は、動作層上に設
けた絶縁膜とレジストの２層より成る互いに近接
した２つの壁を用い、蒸着角度を適当に選定する
ことにより、所望の領域にのみ電極金属を蒸着す
るようにしたものであり、ソース、ドレイン電極
及びゲート電極をセルフアライメントで形成する
ことができる為、電極相互間の位置合せが不要と
なる利点がある。またソース、ドレイン電極の熱
処理後にフオトレジストパターンを形成する工程
がないので、熱処理によつてソース、ドレイン電
極が凝集したとしても、その後の微細加工精度を
悪化させることがない。更にフオトレジストパタ
ーンは平坦面上に形成されるので、レジストパタ
ーンの解像度が従来に比し高まる利点がある。従
つて、ゲート長の短いMES FETを歩留り良く容
易に製造することができるから、本発明をMES
FET或はMES FETを有する集積回路の製造に
適用すれば非常に有効である。
けた絶縁膜とレジストの２層より成る互いに近接
した２つの壁を用い、蒸着角度を適当に選定する
ことにより、所望の領域にのみ電極金属を蒸着す
るようにしたものであり、ソース、ドレイン電極
及びゲート電極をセルフアライメントで形成する
ことができる為、電極相互間の位置合せが不要と
なる利点がある。またソース、ドレイン電極の熱
処理後にフオトレジストパターンを形成する工程
がないので、熱処理によつてソース、ドレイン電
極が凝集したとしても、その後の微細加工精度を
悪化させることがない。更にフオトレジストパタ
ーンは平坦面上に形成されるので、レジストパタ
ーンの解像度が従来に比し高まる利点がある。従
つて、ゲート長の短いMES FETを歩留り良く容
易に製造することができるから、本発明をMES
FET或はMES FETを有する集積回路の製造に
適用すれば非常に有効である。
第１図は従来の製造方法の工程説明図、第２図
は本発明の実施例の工程説明図、第３図は本発明
の別の実施例における一工程説明図である。 ６は半絶縁性GaAs基板、７はｎ−GaAsの動作
層、８はSiO2層、９，１０はフオトレジストパ
ターン、１１，１２は壁、１３はソース電極、１
４はドレイン電極、１５はシヨツトキゲート電
極、１６はAl層である。
は本発明の実施例の工程説明図、第３図は本発明
の別の実施例における一工程説明図である。 ６は半絶縁性GaAs基板、７はｎ−GaAsの動作
層、８はSiO2層、９，１０はフオトレジストパ
ターン、１１，１２は壁、１３はソース電極、１
４はドレイン電極、１５はシヨツトキゲート電
極、１６はAl層である。
Claims (1)
- １ 半絶縁性半導体基板上に電気伝導性を有する
動作層を形成する工程と、前記動作層上に絶縁膜
とレジストの２層より成る互いに近接し且つ一方
向に延びた２つの壁を形成する工程と、斜め方向
から真空蒸着することにより前記２つの壁に挾ま
れた領域を除く前記動作層上にオーミツク電極用
金属を選択的に被着する工程と、前記レジストを
剥離すると同時に該レジスト上の前記オーミツク
電極用金属を除去する工程と、前記オーミツク電
極用金属を熱処理したのち前記２つの絶縁膜に挾
まれた前記動作層上にシヨツトキ障壁形成用金属
を被着する工程と、前記絶縁膜を剥離すると同時
に該絶縁膜上の前記シヨツトキ障壁形成用金属を
除去する工程とを含むことを特徴とする半導体装
置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15044479A JPS5673474A (en) | 1979-11-20 | 1979-11-20 | Manufacture of semiconductor device |
| US06/206,215 US4377899A (en) | 1979-11-19 | 1980-11-12 | Method of manufacturing Schottky field-effect transistors utilizing shadow masking |
| DE19803043289 DE3043289A1 (de) | 1979-11-19 | 1980-11-17 | Herstellungverfahren fuer eine halbleitereinrichtung |
| FR8024416A FR2474761B1 (fr) | 1979-11-19 | 1980-11-18 | Procede de fabrication de transistors a effet de champ a porte formant barriere de schottky |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15044479A JPS5673474A (en) | 1979-11-20 | 1979-11-20 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5673474A JPS5673474A (en) | 1981-06-18 |
| JPS6161550B2 true JPS6161550B2 (ja) | 1986-12-26 |
Family
ID=15497061
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15044479A Granted JPS5673474A (en) | 1979-11-19 | 1979-11-20 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5673474A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61177781A (ja) * | 1985-02-02 | 1986-08-09 | Sony Corp | 電界効果トランジスタの製造方法 |
| JPS61280672A (ja) * | 1985-05-20 | 1986-12-11 | Sanyo Electric Co Ltd | 化合物半導体装置の製造方法 |
-
1979
- 1979-11-20 JP JP15044479A patent/JPS5673474A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5673474A (en) | 1981-06-18 |
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