JP2555979B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】この発明は半導体装置の製造方法
に係わり、特にショットキ接合形ゲート構造の電界効果
トランジスタ（ＭＥＳ ＦＥＴ）の製造方法に関する。
に係わり、特にショットキ接合形ゲート構造の電界効果
トランジスタ（ＭＥＳ ＦＥＴ）の製造方法に関する。
【０００２】
【従来の技術】電界効果トランジスタの特性向上は、ゲ
ート電極とソース電極及びドレイン電極間の寄生抵抗の
低減、及びゲート電極抵抗の低減が重要であり、産業的
には生産性よく容易に製造できることが必要である。こ
のために従来よりいわゆるマッシュルーム型のＴ型ゲー
ト電極構造に関する製造方法が種々提案されている。
ート電極とソース電極及びドレイン電極間の寄生抵抗の
低減、及びゲート電極抵抗の低減が重要であり、産業的
には生産性よく容易に製造できることが必要である。こ
のために従来よりいわゆるマッシュルーム型のＴ型ゲー
ト電極構造に関する製造方法が種々提案されている。
【０００３】図１１は、特開昭６３−１７４３７４号公
報に開示されているような従来の電界効果トランジスタ
の製造方法について、製造工程に従って断面図で示した
ものである。
報に開示されているような従来の電界効果トランジスタ
の製造方法について、製造工程に従って断面図で示した
ものである。
【０００４】まず、図１１（Ａ）において、半絶縁性Ｇ
ａＡｓ基板２１上に厚さ０．５〜１μｍ程度のノンドー
プＧａＡｓ層２２、シリコンを２×１０18ｃｍ-3程度に
ドープした厚さ４０ｎｍ程度のｎ型ＡｌＧａＡｓ層２３
およびこれと同程度以上にシリコンをドープした厚さ１
２０μｍ程度のｎ型ＧａＡｓ層２４をＭＢＥ法またはＭ
ＯＣＶＤ法で順次エピタキシャル成長する。次に、ｎ型
ＧａＡｓ層２４上に第１の絶縁膜２６として厚さ０．３
μｍ程度のシリコン酸化膜（ＳｉＯ2 ）をＣＶＤ法によ
り堆積する。次に、第１の絶縁膜２６上に開口部を形成
したレジストマスク２７を設け、第１の絶縁膜２６を例
えばＣＦ4 ガスを用いたドライエッチング法により、ゲ
ート領域を設けるための開口部２６Ａを形成する。開口
部２６Ａの開口寸法Ｗ1 は例えば０．５μｍである。
ａＡｓ基板２１上に厚さ０．５〜１μｍ程度のノンドー
プＧａＡｓ層２２、シリコンを２×１０18ｃｍ-3程度に
ドープした厚さ４０ｎｍ程度のｎ型ＡｌＧａＡｓ層２３
およびこれと同程度以上にシリコンをドープした厚さ１
２０μｍ程度のｎ型ＧａＡｓ層２４をＭＢＥ法またはＭ
ＯＣＶＤ法で順次エピタキシャル成長する。次に、ｎ型
ＧａＡｓ層２４上に第１の絶縁膜２６として厚さ０．３
μｍ程度のシリコン酸化膜（ＳｉＯ2 ）をＣＶＤ法によ
り堆積する。次に、第１の絶縁膜２６上に開口部を形成
したレジストマスク２７を設け、第１の絶縁膜２６を例
えばＣＦ4 ガスを用いたドライエッチング法により、ゲ
ート領域を設けるための開口部２６Ａを形成する。開口
部２６Ａの開口寸法Ｗ1 は例えば０．５μｍである。
【０００５】次に、図１１（Ｂ）において、レジストマ
スク２７及び第１の絶縁膜２６をマスクにして、リアク
ティブイオンエッチング（ＲＩＥ）して、リセス構造２
４Ｒをｎ型ＧａＡｓ層２４に形成する。
スク２７及び第１の絶縁膜２６をマスクにして、リアク
ティブイオンエッチング（ＲＩＥ）して、リセス構造２
４Ｒをｎ型ＧａＡｓ層２４に形成する。
【０００６】次に図１１（Ｃ）において、レジストマス
ク２７を除去した後、ウエハ全面にプラズマＣＶＤ法等
により第２の絶縁膜２８としてＳｉＯ2 を再度堆積しリ
セス構造２４Ｒのサイドエッチング部分を充填する。
ク２７を除去した後、ウエハ全面にプラズマＣＶＤ法等
により第２の絶縁膜２８としてＳｉＯ2 を再度堆積しリ
セス構造２４Ｒのサイドエッチング部分を充填する。
【０００７】次に図１１（Ｄ）において、異方性ＲＩＥ
法により第２の絶縁膜２８をエッチングして、側壁膜２
８Ａを残すように開口寸法Ｗ2 が０．２５μｍ程度の開
口部を形成する。
法により第２の絶縁膜２８をエッチングして、側壁膜２
８Ａを残すように開口寸法Ｗ2 が０．２５μｍ程度の開
口部を形成する。
【０００８】次に図１１（Ｅ）において、第１の絶縁膜
２６上に、開口幅Ｗ3 が１μｍ程度の逆テーパ状の開口
を形成したホトレジストマスク２９を設け、ゲート電極
用金属として例えばチタン（下層）／白金（中間層）／
金（上層）（Ｔｉ／Ｐｔ／Ａｕ）を厚さ０．５μｍ程度
堆積して下層ゲート電極３０Ｇを形成する。
２６上に、開口幅Ｗ3 が１μｍ程度の逆テーパ状の開口
を形成したホトレジストマスク２９を設け、ゲート電極
用金属として例えばチタン（下層）／白金（中間層）／
金（上層）（Ｔｉ／Ｐｔ／Ａｕ）を厚さ０．５μｍ程度
堆積して下層ゲート電極３０Ｇを形成する。
【０００９】次に図１１（Ｆ）において、レジストマス
ク２９を溶剤により除去してレジストマスク２９上のゲ
ート金属材３０をリフトオフで除去し、次に、第１の絶
縁膜２６を下層ゲート電極３０ＧをマスクにしてＲＩＥ
で除去して下層ゲート電極３０Ｇ下内部にのみ第１の絶
縁膜２６Ａを残余させる。次に、オー・ミックコンタク
ト電極を得るために金・ゲルマニュウム（下層）／ニッ
ケル（中間層）／金（上層）（Ａｕ・Ｇｅ／Ｎｉ／Ａ
ｕ）２５を被着し、熱処理してオーミックに接続された
ドレイン電極２５Ｄおよびソース電極２５Ｓを形成す
る。この時、下層ゲート電極３０Ｇ上にもＡｕＧｅ／Ｎ
ｉ／Ａｕが上層ゲート電極２５Ｇとして設けられて従来
の電界効果トランジスタが得られる。
ク２９を溶剤により除去してレジストマスク２９上のゲ
ート金属材３０をリフトオフで除去し、次に、第１の絶
縁膜２６を下層ゲート電極３０ＧをマスクにしてＲＩＥ
で除去して下層ゲート電極３０Ｇ下内部にのみ第１の絶
縁膜２６Ａを残余させる。次に、オー・ミックコンタク
ト電極を得るために金・ゲルマニュウム（下層）／ニッ
ケル（中間層）／金（上層）（Ａｕ・Ｇｅ／Ｎｉ／Ａ
ｕ）２５を被着し、熱処理してオーミックに接続された
ドレイン電極２５Ｄおよびソース電極２５Ｓを形成す
る。この時、下層ゲート電極３０Ｇ上にもＡｕＧｅ／Ｎ
ｉ／Ａｕが上層ゲート電極２５Ｇとして設けられて従来
の電界効果トランジスタが得られる。
【００１０】このように本従来例では、ゲート電極をマ
スクとしてソース・ドレイン電極を蒸着しているため、
ソース・ドレイン電極とゲート電極を自己整合的に近接
して形成できるため、ソース寄生抵抗を低減できる。ま
た、ゲート電極上３０Ｇにもオーミック電極金属２５Ｇ
が形成されるため、ゲート抵抗も同時に低減することが
できる。また側壁膜の技術を用いているからショットキ
ー接合する微細のゲート電極パターンが得られる。
スクとしてソース・ドレイン電極を蒸着しているため、
ソース・ドレイン電極とゲート電極を自己整合的に近接
して形成できるため、ソース寄生抵抗を低減できる。ま
た、ゲート電極上３０Ｇにもオーミック電極金属２５Ｇ
が形成されるため、ゲート抵抗も同時に低減することが
できる。また側壁膜の技術を用いているからショットキ
ー接合する微細のゲート電極パターンが得られる。
【００１１】次に図１３および図１４を参照して、特開
昭６１−８９７６号公報を開示されているような、従来
技術のメッキ方法によるマッシュルーム形ゲート電極の
形成方法を工程順に説明する。
昭６１−８９７６号公報を開示されているような、従来
技術のメッキ方法によるマッシュルーム形ゲート電極の
形成方法を工程順に説明する。
【００１２】図１３（Ａ）において、表面動作層を有す
るＧａＡｓウエハ３１上に第１の誘電体膜３６を設け、
写真製版技術により、ゲート電極形成位置に開孔部３７
を設け、次に、全上面に第２の誘電体膜３８を設ける。
るＧａＡｓウエハ３１上に第１の誘電体膜３６を設け、
写真製版技術により、ゲート電極形成位置に開孔部３７
を設け、次に、全上面に第２の誘電体膜３８を設ける。
【００１３】次に図１３（Ｂ）において、第２の誘電体
膜３８からＲＩＥ法により、側壁膜（サイドウオール）
３８Ａを形成する。
膜３８からＲＩＥ法により、側壁膜（サイドウオール）
３８Ａを形成する。
【００１４】次に図１３（Ｃ）において、全面にチタン
・金等からなるメッキ下地金属膜３３を形成し、ゲート
電極領域を残してホトレジスト膜３４を設け、次に、下
地金属膜３３を電極として電界金メッキを施してマッシ
ュルーム型のゲート電極３５Ｇを形成する。
・金等からなるメッキ下地金属膜３３を形成し、ゲート
電極領域を残してホトレジスト膜３４を設け、次に、下
地金属膜３３を電極として電界金メッキを施してマッシ
ュルーム型のゲート電極３５Ｇを形成する。
【００１５】次に図１３（Ｄ）において、第１の誘電体
膜３６、サイドウオール３８Ａ、ホトレジスト膜３４お
よびその下のメッキ下地金属膜３３を除去して、底面に
下地金属膜３３Ｇを有するマッシュルーム型のゲート電
極３５Ｇが完成する。
膜３６、サイドウオール３８Ａ、ホトレジスト膜３４お
よびその下のメッキ下地金属膜３３を除去して、底面に
下地金属膜３３Ｇを有するマッシュルーム型のゲート電
極３５Ｇが完成する。
【００１６】本方法による製造方法では、金メッキ法に
よりゲート電極をマッシュルーム型にしてゲート寄生抵
抗を低減することができる。
よりゲート電極をマッシュルーム型にしてゲート寄生抵
抗を低減することができる。
【００１７】また、このマッシュルーム型ゲート電極を
マスクとして用い図１４に示すように基板３１の垂直方
向よりオーミック金属を蒸着して、自己整合的にソース
電極３７Ｓおよびドレイン電極３７Ｄを形成し、ゲート
電極３５Ｇ上に上部電極３７Ｇを形成することができ
る。
マスクとして用い図１４に示すように基板３１の垂直方
向よりオーミック金属を蒸着して、自己整合的にソース
電極３７Ｓおよびドレイン電極３７Ｄを形成し、ゲート
電極３５Ｇ上に上部電極３７Ｇを形成することができ
る。
【００１８】
【発明が解決しようとする課題】しかしながら図１１に
示す従来技術の半導体装置の製造方法では、ゲート電極
３０Ｇの形成の際の図１１（Ｅ）の工程において、レジ
ストマスク２９と第１絶縁膜２６との図形位置合わせが
必要であるが、この時、写真製版精度の影響でレジスト
マスク２９のパターン位置ずれによるゲート電極の変化
が図１２に示すように発生する。すなわち図１２におい
て、ｎ型ＡｌＧａＡｓ層２３とショットキー接合してい
るゲート領域の端と点線に示す本来のゲート電極の端と
の距離Ｔ1に対して、例えば図で右方向にずれた距離Ｔ
2 にゲート電極の端が位置し、その差ΔＴを生じる。こ
のためにゲート・ソースおよびドレイン間距離が変動
し、これによりソース抵抗が安定して得られないという
問題点があった。
示す従来技術の半導体装置の製造方法では、ゲート電極
３０Ｇの形成の際の図１１（Ｅ）の工程において、レジ
ストマスク２９と第１絶縁膜２６との図形位置合わせが
必要であるが、この時、写真製版精度の影響でレジスト
マスク２９のパターン位置ずれによるゲート電極の変化
が図１２に示すように発生する。すなわち図１２におい
て、ｎ型ＡｌＧａＡｓ層２３とショットキー接合してい
るゲート領域の端と点線に示す本来のゲート電極の端と
の距離Ｔ1に対して、例えば図で右方向にずれた距離Ｔ
2 にゲート電極の端が位置し、その差ΔＴを生じる。こ
のためにゲート・ソースおよびドレイン間距離が変動
し、これによりソース抵抗が安定して得られないという
問題点があった。
【００１９】また図１３，図１４に示す従来技術におい
ても、図１３（Ｃ）の工程においてホトレジスト膜３４
の形成はメッキ下地金属３３との図形位置合わせが必要
であるが、ここで写真製版精度に起因する位置ずれの問
題があり、例えば図１５（Ａ）に示すように正規の位置
より図で左方向にずれてホトレジスト膜３４が第１の絶
縁膜３６の開口部３７の中心に形成されず、Ａｕメッキ
ゲート電極３５Ｇは変形してしまう。そして、これをマ
スクに用いてオーミック金属を被着して自己整合的に得
られるソース，ドレイン電極３７Ｓ，３７Ｄは図１５
（Ｂ）に示すように良好なソース・ゲート間隔が得られ
ず、ソース抵抗が変動する原因となる。
ても、図１３（Ｃ）の工程においてホトレジスト膜３４
の形成はメッキ下地金属３３との図形位置合わせが必要
であるが、ここで写真製版精度に起因する位置ずれの問
題があり、例えば図１５（Ａ）に示すように正規の位置
より図で左方向にずれてホトレジスト膜３４が第１の絶
縁膜３６の開口部３７の中心に形成されず、Ａｕメッキ
ゲート電極３５Ｇは変形してしまう。そして、これをマ
スクに用いてオーミック金属を被着して自己整合的に得
られるソース，ドレイン電極３７Ｓ，３７Ｄは図１５
（Ｂ）に示すように良好なソース・ゲート間隔が得られ
ず、ソース抵抗が変動する原因となる。
【００２０】このように図１１に示す従来技術も図１
３，図１４に示す従来技術もゲート電極を形成する時の
写真製版における位置ずれの共通の問題点を有してお
り、このために生産歩留り低下の大きな一要因となって
いる。さらに、図１３，図１４の方法を用いてゲート抵
抗の低減を図るために金メッキを厚くすると必然的にマ
ッシュルームの傘の部分も増大する。したがって、これ
をマスクにオーム性金属を被着し、ソース・ドレイン電
極を自己整合的に形成すると、ゲート・ソース間および
ゲート・ドレイン間の距離も拡大する。従って寄生抵抗
も増大する問題があった。
３，図１４に示す従来技術もゲート電極を形成する時の
写真製版における位置ずれの共通の問題点を有してお
り、このために生産歩留り低下の大きな一要因となって
いる。さらに、図１３，図１４の方法を用いてゲート抵
抗の低減を図るために金メッキを厚くすると必然的にマ
ッシュルームの傘の部分も増大する。したがって、これ
をマスクにオーム性金属を被着し、ソース・ドレイン電
極を自己整合的に形成すると、ゲート・ソース間および
ゲート・ドレイン間の距離も拡大する。従って寄生抵抗
も増大する問題があった。
【００２１】本発明の目的は前記した問題点を解決する
ために、新規なＴ型（マッシュルーム型）ゲート電極を
自己整合的に得、且つ、ソース・ドレイン電極をも自己
整合的に形成する電界効果トランジスタの製造方法を提
供するものである。
ために、新規なＴ型（マッシュルーム型）ゲート電極を
自己整合的に得、且つ、ソース・ドレイン電極をも自己
整合的に形成する電界効果トランジスタの製造方法を提
供するものである。
【００２２】
【課題を解決するための手段】本発明の特徴は、所定の
結晶構造を有した半導体基板の表面上に第１のスペー
サ、次に第２のスペーサ、さらにゲート領域を設けるた
めの第１の開口部を有したホトレジスト膜を形成する工
程と、前記第２のスペーサに前記第１の開口部の寸法よ
りも大きな第２の開口部を形成する工程と、前記第１の
スペーサから前記半導体基板の表面部分にかけて前記第
１の開口部の寸法と同等の寸法の第３の開口部を形成す
る工程と、前記ホトレジスト膜を除去する工程と、前記
第２の開口部の側面および前記第３の開口部の側面に絶
縁膜による側壁膜を形成する工程と、前記第３の開口部
内に露出する前記半導体基板に被着してゲート材料とな
る金属膜を全面に形成する工程と、前記金属膜上に平坦
化材としてホトレジスト膜を設けて表面を平坦化する工
程と、前記平坦化材としてのホトレジスト膜をエッチバ
ックして、前記第２および第３の開口部により生じた前
記金属膜の表面凹部上の該ホトレジスト膜を残余せし
め、該金属膜の他の表面部分を露出させる工程と、前記
残余したホトレジスト膜をマスクにして前記露出した金
属膜の部分、前記第２のスペーサおよび前記第２の開口
部の側面の側壁膜を順次除去し、さらにこれら第２のス
ペーサおよび第２の開口部の側面の側壁膜下に位置する
前記第１のスペーサの箇所を除去して前記半導体基板の
表面を露出させる工程と、前記露出した半導体基板の表
面に金属電極をオーミック接続して被着する工程とを有
する半導体装置の製造方法にある。ここで、前記第１の
スペーサと前記第２のスペーサとの間に、該第２のスペ
ーサのエッチング速度よりも遅いエッチング速度を有す
る金属膜または絶縁膜を形成する工程を含むことができ
る。また、前記第１のスペーサと前記第２のスペーサと
の間にメッキ電流路となる導体膜を形成し、前記ゲート
材料となる金属膜の形成にはメッキ工程を含むことがで
きる。
結晶構造を有した半導体基板の表面上に第１のスペー
サ、次に第２のスペーサ、さらにゲート領域を設けるた
めの第１の開口部を有したホトレジスト膜を形成する工
程と、前記第２のスペーサに前記第１の開口部の寸法よ
りも大きな第２の開口部を形成する工程と、前記第１の
スペーサから前記半導体基板の表面部分にかけて前記第
１の開口部の寸法と同等の寸法の第３の開口部を形成す
る工程と、前記ホトレジスト膜を除去する工程と、前記
第２の開口部の側面および前記第３の開口部の側面に絶
縁膜による側壁膜を形成する工程と、前記第３の開口部
内に露出する前記半導体基板に被着してゲート材料とな
る金属膜を全面に形成する工程と、前記金属膜上に平坦
化材としてホトレジスト膜を設けて表面を平坦化する工
程と、前記平坦化材としてのホトレジスト膜をエッチバ
ックして、前記第２および第３の開口部により生じた前
記金属膜の表面凹部上の該ホトレジスト膜を残余せし
め、該金属膜の他の表面部分を露出させる工程と、前記
残余したホトレジスト膜をマスクにして前記露出した金
属膜の部分、前記第２のスペーサおよび前記第２の開口
部の側面の側壁膜を順次除去し、さらにこれら第２のス
ペーサおよび第２の開口部の側面の側壁膜下に位置する
前記第１のスペーサの箇所を除去して前記半導体基板の
表面を露出させる工程と、前記露出した半導体基板の表
面に金属電極をオーミック接続して被着する工程とを有
する半導体装置の製造方法にある。ここで、前記第１の
スペーサと前記第２のスペーサとの間に、該第２のスペ
ーサのエッチング速度よりも遅いエッチング速度を有す
る金属膜または絶縁膜を形成する工程を含むことができ
る。また、前記第１のスペーサと前記第２のスペーサと
の間にメッキ電流路となる導体膜を形成し、前記ゲート
材料となる金属膜の形成にはメッキ工程を含むことがで
きる。
【００２３】
【作用】本発明方法に依れば、ゲート電極において、半
導体と接触する下部ゲート電極部とその上部の庇を有し
た大きい部分とからなるいわゆるＴ型ゲート電極を形成
し、そのＴ型ゲート電極を用いてソース・ドレイン電極
を自己整合的に形成する方法に於て、下部ゲート電極領
域となる開口部を有した第１のスペーサと庇の領域とな
る開口部を有した第２のスペーサとからなり、これら第
１、第２のスペーサの開口部が互いに自己整合的に開口
されるため、ゲート電極左右に形成される庇の寸法が常
に同等な寸法のＴ型ゲート電極が得られる。このため、
これを用いて自己整合的に得られるゲート・ソースおよ
びゲート・ドレイン間距離は均一に得られ、従ってソー
スおよびドレイン抵抗は常に安定した特性が得られる。
導体と接触する下部ゲート電極部とその上部の庇を有し
た大きい部分とからなるいわゆるＴ型ゲート電極を形成
し、そのＴ型ゲート電極を用いてソース・ドレイン電極
を自己整合的に形成する方法に於て、下部ゲート電極領
域となる開口部を有した第１のスペーサと庇の領域とな
る開口部を有した第２のスペーサとからなり、これら第
１、第２のスペーサの開口部が互いに自己整合的に開口
されるため、ゲート電極左右に形成される庇の寸法が常
に同等な寸法のＴ型ゲート電極が得られる。このため、
これを用いて自己整合的に得られるゲート・ソースおよ
びゲート・ドレイン間距離は均一に得られ、従ってソー
スおよびドレイン抵抗は常に安定した特性が得られる。
【００２４】
【実施例】次に本発明による製造方法の第１の実施例に
ついて、図１乃至図３の断面工程図を用いて説明する。
ついて、図１乃至図３の断面工程図を用いて説明する。
【００２５】図１（Ａ）において、半絶縁性ＧａＡｓ基
板１上にノンドープＧａＡｓ層２、ｎ型ＡｌＧａＡｓ層
３さらにｎ+ 型ＧａＡｓ層４をエピタキシャル成長して
化合物半導体基板を構成する。この化合物半導体基板上
に第１のスペーサ５、例えば絶縁膜ＳｉＯ2 を通常の方
法、例えば気相成長法により膜厚２００ｎｍに成長し、
さらに、第２のスペーサ７として、第１のスペーサより
もエッチング速度の早い絶縁膜、例えばシリコン窒化膜
ＳｉＮを膜厚７００ｎｍにプラズマ気相成長法により成
長し、次に、ゲート領域形成用の開口部（第１の開口
部）８１を形成にホトレジスト膜８を設ける。開口部８
１の開口幅Ｗ1 は例えば５００ｎｍである。ここで、ノ
ンドープＧａＡｓ層２のｎ型ＡｌＧａＡｓ層３とのヘテ
ロ接合界面近傍に２次元電子ガスが形成される。
板１上にノンドープＧａＡｓ層２、ｎ型ＡｌＧａＡｓ層
３さらにｎ+ 型ＧａＡｓ層４をエピタキシャル成長して
化合物半導体基板を構成する。この化合物半導体基板上
に第１のスペーサ５、例えば絶縁膜ＳｉＯ2 を通常の方
法、例えば気相成長法により膜厚２００ｎｍに成長し、
さらに、第２のスペーサ７として、第１のスペーサより
もエッチング速度の早い絶縁膜、例えばシリコン窒化膜
ＳｉＮを膜厚７００ｎｍにプラズマ気相成長法により成
長し、次に、ゲート領域形成用の開口部（第１の開口
部）８１を形成にホトレジスト膜８を設ける。開口部８
１の開口幅Ｗ1 は例えば５００ｎｍである。ここで、ノ
ンドープＧａＡｓ層２のｎ型ＡｌＧａＡｓ層３とのヘテ
ロ接合界面近傍に２次元電子ガスが形成される。
【００２６】次に図１（Ｂ）において、ホトレジスト膜
８をマスクにしてＣＦ4 ガスを用いて異方性リアクティ
ブイオンエッチング（ＲＩＥ）法により膜厚７００ｎｍ
の第２のスペーサ７のＳｉＮ膜をエッチング開口し、次
に、等方性ＲＩＥ法によりエッチングしてホトレジスト
膜８の開口部８１よりも大きな開口寸法の開口部（第２
の開口部）７１を形成する。この開口部７１の開口寸法
Ｗ2 は例えば９００ｎｍである。
８をマスクにしてＣＦ4 ガスを用いて異方性リアクティ
ブイオンエッチング（ＲＩＥ）法により膜厚７００ｎｍ
の第２のスペーサ７のＳｉＮ膜をエッチング開口し、次
に、等方性ＲＩＥ法によりエッチングしてホトレジスト
膜８の開口部８１よりも大きな開口寸法の開口部（第２
の開口部）７１を形成する。この開口部７１の開口寸法
Ｗ2 は例えば９００ｎｍである。
【００２７】次に図１（Ｃ）において、ホトレジスト膜
８をマスクにしてアルゴンガスを用いてイオンミリング
法により第１のスペーサ５をＣＦ4 ガスを用いて異方性
ＲＩＥ法により、ホトレジスト膜８の開口部（第１の開
口部）８１の開口寸法Ｗ1 と同等の開口寸法Ｗ3 （５０
０ｎｍ）を有する開口部（第３の開口部の上部分）５１
をエッチング形成する。そのあと、化合物半導体基板の
ｎ+ 型ＧａＡｓ層４をＣＣｌ2 Ｆ2 ガスを用いたＲＩＥ
法によりエッチング開口して同様に５００ｎｍの開口寸
法の開口部（第３の開口部の下部分）４１を形成してｎ
型ＡｌＧａＡｎ層３を露出させる。
８をマスクにしてアルゴンガスを用いてイオンミリング
法により第１のスペーサ５をＣＦ4 ガスを用いて異方性
ＲＩＥ法により、ホトレジスト膜８の開口部（第１の開
口部）８１の開口寸法Ｗ1 と同等の開口寸法Ｗ3 （５０
０ｎｍ）を有する開口部（第３の開口部の上部分）５１
をエッチング形成する。そのあと、化合物半導体基板の
ｎ+ 型ＧａＡｓ層４をＣＣｌ2 Ｆ2 ガスを用いたＲＩＥ
法によりエッチング開口して同様に５００ｎｍの開口寸
法の開口部（第３の開口部の下部分）４１を形成してｎ
型ＡｌＧａＡｎ層３を露出させる。
【００２８】次に図２（Ａ）において、ホトレジスト膜
８を有機溶剤で除去すると、ｎ+ 型ＧａＡｓ層４の開口
部４１と第１のスペーサ５の開口部５１が開口寸法５０
０ｎｍで、第２のスペーサ７に９００ｎｍの開口寸法に
よるＴ型の凹部７１が形成した段付凹部形状が得られ
る。
８を有機溶剤で除去すると、ｎ+ 型ＧａＡｓ層４の開口
部４１と第１のスペーサ５の開口部５１が開口寸法５０
０ｎｍで、第２のスペーサ７に９００ｎｍの開口寸法に
よるＴ型の凹部７１が形成した段付凹部形状が得られ
る。
【００２９】次に図２（Ｂ）において、絶縁膜を例えば
気相成長法によるＳｉＯ2 膜を２００ｎｍの厚さに開口
部も含めた全面に成長し、次ぎにＣＦ4 ガスを用いたＲ
ＩＥ法により、この膜厚２００ｎｍのＳｉＯ2 膜をエッ
チングしてｎ+ 型ＧａＡｓ層４、第１のスペーサ５およ
び第２のスペーサ７の開口部４１，５１，７１の側面に
だけこのＳｉＯ2 膜を残して側壁膜９を形成する。従っ
て第２のスペーサの開口部７１は５００ｎｍの開口幅と
なり、第１のスペーサの開口部５１およびｎ+型ＧａＡ
ｓ層の開口部４１は１００ｎｍの開口寸法となる。
気相成長法によるＳｉＯ2 膜を２００ｎｍの厚さに開口
部も含めた全面に成長し、次ぎにＣＦ4 ガスを用いたＲ
ＩＥ法により、この膜厚２００ｎｍのＳｉＯ2 膜をエッ
チングしてｎ+ 型ＧａＡｓ層４、第１のスペーサ５およ
び第２のスペーサ７の開口部４１，５１，７１の側面に
だけこのＳｉＯ2 膜を残して側壁膜９を形成する。従っ
て第２のスペーサの開口部７１は５００ｎｍの開口幅と
なり、第１のスペーサの開口部５１およびｎ+型ＧａＡ
ｓ層の開口部４１は１００ｎｍの開口寸法となる。
【００３０】次に図２（Ｃ）において、開口部を含めた
全面に、初めに、ゲート金属材料１０の下地膜材１４と
して、例えばタングステン・シリコン合金（ＷＳｉ）を
３０ｎｍさらに低抵抗金属膜１５、例えば金（Ａｕ）を
６００ｎｍスパッタリング法で被着する。次に、全面に
ホトレジスト膜１１を塗布し開口部４１，５１，７１に
より形成された凹部のその表面を平坦に埋める。
全面に、初めに、ゲート金属材料１０の下地膜材１４と
して、例えばタングステン・シリコン合金（ＷＳｉ）を
３０ｎｍさらに低抵抗金属膜１５、例えば金（Ａｕ）を
６００ｎｍスパッタリング法で被着する。次に、全面に
ホトレジスト膜１１を塗布し開口部４１，５１，７１に
より形成された凹部のその表面を平坦に埋める。
【００３１】次に図３（Ａ）において、ホトレジスト膜
１１をエッチバックして開口部の凹部にのみホトレジス
ト膜１１Ａをのこして第２のスペーサ膜７上のゲート金
属材料１０の表面を露出し、次にイオンミリング法によ
り、前記ゲート金属１０をエッチングし第２のスペーサ
７の表面を露出する。これにより下地膜１４から形成さ
れてｎ型ＡｌＧａＡｓ層３とショットキー接合を形成す
るゲート電極下地膜１４Ｇと低抵抗金属膜１５から形成
されてゲート電極本体１５Ｇからゲート電極１０Ｇが構
成される。
１１をエッチバックして開口部の凹部にのみホトレジス
ト膜１１Ａをのこして第２のスペーサ膜７上のゲート金
属材料１０の表面を露出し、次にイオンミリング法によ
り、前記ゲート金属１０をエッチングし第２のスペーサ
７の表面を露出する。これにより下地膜１４から形成さ
れてｎ型ＡｌＧａＡｓ層３とショットキー接合を形成す
るゲート電極下地膜１４Ｇと低抵抗金属膜１５から形成
されてゲート電極本体１５Ｇからゲート電極１０Ｇが構
成される。
【００３２】次に図３（Ｂ）において、ＣＦ4 ガスを用
いた異方性ＲＩＥ方によりゲート電極１０Ｇをマスクに
して第２のスペーサ７とそれに連なる側壁膜９および第
１のスペーサ５をエッチング除去し、凹部のホトレジス
ト膜１１Ａを有機溶剤またはＯ2 アッシャで除去する。
ここでゲート電極１０Ｇ下内方の第１のスペーサの部分
５Ａは残余する。
いた異方性ＲＩＥ方によりゲート電極１０Ｇをマスクに
して第２のスペーサ７とそれに連なる側壁膜９および第
１のスペーサ５をエッチング除去し、凹部のホトレジス
ト膜１１Ａを有機溶剤またはＯ2 アッシャで除去する。
ここでゲート電極１０Ｇ下内方の第１のスペーサの部分
５Ａは残余する。
【００３３】次に図３（Ｃ）において、ゲートの垂直方
向からオーム性金属の金・ゲルマニウム（Ａｕ・Ｇｅ）
合金を真空蒸着法により、第１のスペーサ５の膜厚より
も薄い膜厚で、例えば１３０ｎｍ被着し、熱処理してソ
ースおよびドレイン電極１３Ｓ，１３Ｄを得、またゲー
ト電極１０Ｇ上にもこの合金属膜１３Ｇが形成される。
向からオーム性金属の金・ゲルマニウム（Ａｕ・Ｇｅ）
合金を真空蒸着法により、第１のスペーサ５の膜厚より
も薄い膜厚で、例えば１３０ｎｍ被着し、熱処理してソ
ースおよびドレイン電極１３Ｓ，１３Ｄを得、またゲー
ト電極１０Ｇ上にもこの合金属膜１３Ｇが形成される。
【００３４】以上のようにして得られる半導体装置は、
ゲート電極１０ＧはＡｕ金属が厚さ６００ｎｍでさらに
オーミック金属１３Ｇが１３０ｎｍが設けられ、上部の
長さが５００ｎｍ、下部の部分の長さが１００ｎｍ設け
られたＴ型ゲート電極が得られる。そして、ゲート・ソ
ースおよびゲート・ドレイン間はゲート上部の長さ−下
部の長さ、即ち庇の長さは２００ｎｍで均一に形成され
る。
ゲート電極１０ＧはＡｕ金属が厚さ６００ｎｍでさらに
オーミック金属１３Ｇが１３０ｎｍが設けられ、上部の
長さが５００ｎｍ、下部の部分の長さが１００ｎｍ設け
られたＴ型ゲート電極が得られる。そして、ゲート・ソ
ースおよびゲート・ドレイン間はゲート上部の長さ−下
部の長さ、即ち庇の長さは２００ｎｍで均一に形成され
る。
【００３５】尚、上記実施例において、第１のスペーサ
にＳｉＯ2 膜、第２のスペーサ膜にＳｉＮ膜を用いた場
合に付いて述べたが、第２のスペーサに他の絶縁膜、例
えばＳｉＯＮ膜を用いてもよいし、第２のスペーサには
図３（Ｂ）の工程におけるゲート金属材料との充分なエ
ッチング選択性があれば例えばポリサイドシリコン（Ｓ
ｉ）あるいはアルミニウム（Ａｌ）等の金属膜を用いて
も本発明の目的を達成することがてきる。
にＳｉＯ2 膜、第２のスペーサ膜にＳｉＮ膜を用いた場
合に付いて述べたが、第２のスペーサに他の絶縁膜、例
えばＳｉＯＮ膜を用いてもよいし、第２のスペーサには
図３（Ｂ）の工程におけるゲート金属材料との充分なエ
ッチング選択性があれば例えばポリサイドシリコン（Ｓ
ｉ）あるいはアルミニウム（Ａｌ）等の金属膜を用いて
も本発明の目的を達成することがてきる。
【００３６】次に本発明による製造方法の第２の実施例
について、図４乃至図６の断面工程図を用いて説明す
る。
について、図４乃至図６の断面工程図を用いて説明す
る。
【００３７】図４において、半絶縁性ＧａＡｓ基板１上
にノンドープＧａＡｓ層２、ｎ型ＡｌＧａＡｓ層３さら
にｎ+ ＧａＡｓ層４をエピタキシャル成長して構成した
化合物半導体基板上に第１のスペーサ５、例えばＳｉＯ
2 絶縁膜を通常の方法で例えば気相成長法により全面に
２００ｎｍ成長し、さらに、スットパ６０として例えば
アルミニウム（Ａｌ）金属を厚さ４０ｎｍ程度の膜厚で
全面に蒸着法などにより形成し、第２のスペーサ７とし
て、絶縁膜、例えばシリコン酸化膜（ＳｉＯ2）を７０
０ｎｍ程度の膜厚にプラズマ気相成長法により成長し、
次に、開口寸法が５００ｎｍでゲート領域形成用の開口
部８１を形成したホトレジスト膜８を設ける。
にノンドープＧａＡｓ層２、ｎ型ＡｌＧａＡｓ層３さら
にｎ+ ＧａＡｓ層４をエピタキシャル成長して構成した
化合物半導体基板上に第１のスペーサ５、例えばＳｉＯ
2 絶縁膜を通常の方法で例えば気相成長法により全面に
２００ｎｍ成長し、さらに、スットパ６０として例えば
アルミニウム（Ａｌ）金属を厚さ４０ｎｍ程度の膜厚で
全面に蒸着法などにより形成し、第２のスペーサ７とし
て、絶縁膜、例えばシリコン酸化膜（ＳｉＯ2）を７０
０ｎｍ程度の膜厚にプラズマ気相成長法により成長し、
次に、開口寸法が５００ｎｍでゲート領域形成用の開口
部８１を形成したホトレジスト膜８を設ける。
【００３８】次に図４（Ｂ）において、ホトレジスト膜
８をマスクにしてＣＦ4 ガスを用いて異方性ＲＩＥ法に
より第２のスペーサ７のＳｉＯ2 膜７００ｎｍをエッチ
ング開口しストッパ６０の表面を露出する。次に、等方
性ＲＩＥ法によりエッチバックしてホトレジスト膜８の
開口部８１よりも大きな開口寸法に、例えば９００ｎｍ
に第２のスペーサ７に開口部７１を形成する。この時ス
トッパ６０のエッチングレイトはＳｉＯ2 より極めて遅
いため開口部７１によるエッチングの影響は第１スペー
サに与えない長所がある。このため第２のスペーサを開
口する際して、異方性ＲＩＥによりホトレジスト膜８の
開口部８１と同寸法に開口したのちもエッチングを続け
てオーバーエッチングによる開口部７１でもよい。
８をマスクにしてＣＦ4 ガスを用いて異方性ＲＩＥ法に
より第２のスペーサ７のＳｉＯ2 膜７００ｎｍをエッチ
ング開口しストッパ６０の表面を露出する。次に、等方
性ＲＩＥ法によりエッチバックしてホトレジスト膜８の
開口部８１よりも大きな開口寸法に、例えば９００ｎｍ
に第２のスペーサ７に開口部７１を形成する。この時ス
トッパ６０のエッチングレイトはＳｉＯ2 より極めて遅
いため開口部７１によるエッチングの影響は第１スペー
サに与えない長所がある。このため第２のスペーサを開
口する際して、異方性ＲＩＥによりホトレジスト膜８の
開口部８１と同寸法に開口したのちもエッチングを続け
てオーバーエッチングによる開口部７１でもよい。
【００３９】次に図４（Ｃ）において、Ａｒガスを用い
たイオンミリング法により、ストッパ６０のＡｌを開口
し、次に、ＣＦ4 ガスを用いた異方性ＲＩＥ法によりス
トッパ６０をマスクにして第１のスペーサ５に開口部５
１を形成し半導体基板のｎ+型ＧａＡｓ層４の表面を露
出し、次に、第１のスペーサをマスクにして露出したｎ
+ ＧａＡａ層４の部分をＣＣｌ2 Ｆ2 ガスを用いた異方
性ＲＩＥ法によりエッチング開口して開口部４１を形成
し、ｎ型ＡｌＧａＡｓ層３の表面を露出する。従って、
第１のスペーサ５の開口部５１およびｎ+ 型ＧａＡｓ層
４の開口部４１はホトレジスト膜８の開口部８１と同等
寸法の５００ｎｍに開口される。
たイオンミリング法により、ストッパ６０のＡｌを開口
し、次に、ＣＦ4 ガスを用いた異方性ＲＩＥ法によりス
トッパ６０をマスクにして第１のスペーサ５に開口部５
１を形成し半導体基板のｎ+型ＧａＡｓ層４の表面を露
出し、次に、第１のスペーサをマスクにして露出したｎ
+ ＧａＡａ層４の部分をＣＣｌ2 Ｆ2 ガスを用いた異方
性ＲＩＥ法によりエッチング開口して開口部４１を形成
し、ｎ型ＡｌＧａＡｓ層３の表面を露出する。従って、
第１のスペーサ５の開口部５１およびｎ+ 型ＧａＡｓ層
４の開口部４１はホトレジスト膜８の開口部８１と同等
寸法の５００ｎｍに開口される。
【００４０】尚、本工程では、ストッパ６０を燐酸（Ｈ
3 ＰＯ4 ）を用いて第２のスペーサ７の開口部７１と同
寸法にその開口部６１をエッチング形成してもよい。
3 ＰＯ4 ）を用いて第２のスペーサ７の開口部７１と同
寸法にその開口部６１をエッチング形成してもよい。
【００４１】次に図５（Ａ）において、ホトレジスト膜
８を有機溶剤で除去し、燐酸で開口部７１内に露出して
いるストッパ６０を第２のスペーサ７の開口７１と同等
寸法にエッチング除去する。従って、ｎ+ ＧａＡｓ層４
の開口部４１と第１のスペーサ５の開口部５１とが開口
寸法５００ｎｍで、第２のスペーサ７の開口部７１およ
びストッパ６０の開口部６１とが９００ｎｍの開口寸法
による凹部に形成される。
８を有機溶剤で除去し、燐酸で開口部７１内に露出して
いるストッパ６０を第２のスペーサ７の開口７１と同等
寸法にエッチング除去する。従って、ｎ+ ＧａＡｓ層４
の開口部４１と第１のスペーサ５の開口部５１とが開口
寸法５００ｎｍで、第２のスペーサ７の開口部７１およ
びストッパ６０の開口部６１とが９００ｎｍの開口寸法
による凹部に形成される。
【００４２】次に図５（Ｂ）において、絶縁膜を例えば
気相成長法によるＳｉＯ2 膜を２００ｎｍの厚さに開口
部４１，５１，６１，７１も含めた全面に成長し、次
に、ＣＦ4 ガスを用いた異方性ＲＩＥ法により、この膜
厚２００ｎｍのＳｉＯ2 膜をエッチングしてｎ+ 型Ｇａ
Ａｓ層４、第１のスペーサ５およびストッパ６０、第２
のスペーサ７の開口部の側面にだけのこして側壁膜９を
それぞれ形成する。従ってストッパ６０および第２のス
ペーサ開口部は５００ｎｍの開口寸法となり、第１のス
ペーサの開口部およびｎ+ 型ＧａＡｓ層の開口部は１０
０ｎｍの開口寸法となる。
気相成長法によるＳｉＯ2 膜を２００ｎｍの厚さに開口
部４１，５１，６１，７１も含めた全面に成長し、次
に、ＣＦ4 ガスを用いた異方性ＲＩＥ法により、この膜
厚２００ｎｍのＳｉＯ2 膜をエッチングしてｎ+ 型Ｇａ
Ａｓ層４、第１のスペーサ５およびストッパ６０、第２
のスペーサ７の開口部の側面にだけのこして側壁膜９を
それぞれ形成する。従ってストッパ６０および第２のス
ペーサ開口部は５００ｎｍの開口寸法となり、第１のス
ペーサの開口部およびｎ+ 型ＧａＡｓ層の開口部は１０
０ｎｍの開口寸法となる。
【００４３】次に図５（Ｃ）において、開口部を含めた
全面に、初めに、ゲート金属材料１０の下地膜１４とし
て、例えばタングステン・シリコン合金（ＷＳｉ）を３
０ｎｍさらに低抵抗金属膜１５、例えば金（Ａｕ）を６
００ｎｍスパッタリング法で被着し、次に、全面にホト
レジスト膜１１を塗布し、開口部により形成された凹部
のその表面を平坦に埋める。
全面に、初めに、ゲート金属材料１０の下地膜１４とし
て、例えばタングステン・シリコン合金（ＷＳｉ）を３
０ｎｍさらに低抵抗金属膜１５、例えば金（Ａｕ）を６
００ｎｍスパッタリング法で被着し、次に、全面にホト
レジスト膜１１を塗布し、開口部により形成された凹部
のその表面を平坦に埋める。
【００４４】次に図６（Ａ）において、ホトレジスト膜
１１を通常用いられるＣＦ4 ＋Ｏ2ガスによるＲＩＥ法
によりエッチバックして開口部の凹部にのみホトレジス
ト膜１１Ａを残して第２のスペーサ膜上のゲート金属膜
表面を露出し、次に凹部のホトレジスト膜をマスクにし
てＡｒガスを用いたイオンミリング法により、前記ゲー
ト金属をエッチングし第２のスペーサ７の表面を露出し
て、ゲート電極下地膜１４Ｇとゲート電極本体１５Ｇか
らゲート電極１０Ｇを構成する。
１１を通常用いられるＣＦ4 ＋Ｏ2ガスによるＲＩＥ法
によりエッチバックして開口部の凹部にのみホトレジス
ト膜１１Ａを残して第２のスペーサ膜上のゲート金属膜
表面を露出し、次に凹部のホトレジスト膜をマスクにし
てＡｒガスを用いたイオンミリング法により、前記ゲー
ト金属をエッチングし第２のスペーサ７の表面を露出し
て、ゲート電極下地膜１４Ｇとゲート電極本体１５Ｇか
らゲート電極１０Ｇを構成する。
【００４５】次に図６（Ｂ）において、ＣＦ4 ガスを用
いた異方性ＲＩＥ方によりゲート電極１０Ｇをマスクに
して第２のスペーサとそれに連なる側壁膜をエッチング
除去し、次に、燐酸を用いてストッパ６０をエッチング
除去し、次に、ＣＦ4 ガスを用いてＲＩＥ法によりゲー
トをマスクにして第１のスペーサをエッチングすること
によりｎ+ 型ＧａＡｓ層４の表面を露出し、凹部のホト
レジスト膜を有機溶剤またはＯ2 アッシャで除去する。
いた異方性ＲＩＥ方によりゲート電極１０Ｇをマスクに
して第２のスペーサとそれに連なる側壁膜をエッチング
除去し、次に、燐酸を用いてストッパ６０をエッチング
除去し、次に、ＣＦ4 ガスを用いてＲＩＥ法によりゲー
トをマスクにして第１のスペーサをエッチングすること
によりｎ+ 型ＧａＡｓ層４の表面を露出し、凹部のホト
レジスト膜を有機溶剤またはＯ2 アッシャで除去する。
【００４６】次に図６（Ｃ）において、ゲートの垂直方
向からオーム性金属の金・ゲルマニウム（Ａｕ・Ｇｅ）
合金（下層）／ニッケル（Ｎｉ）（中間層）／金（Ａ
ｕ）（上層）を真空蒸着法により、第１のスペーサの膜
厚よりも薄い膜厚で例えば１３０ｎｍ被着し、熱処理し
てソースおよびドレイン電極１３Ｓ，１３Ｄを得、ゲー
ト電極上の合金膜１３Ｇを得る。
向からオーム性金属の金・ゲルマニウム（Ａｕ・Ｇｅ）
合金（下層）／ニッケル（Ｎｉ）（中間層）／金（Ａ
ｕ）（上層）を真空蒸着法により、第１のスペーサの膜
厚よりも薄い膜厚で例えば１３０ｎｍ被着し、熱処理し
てソースおよびドレイン電極１３Ｓ，１３Ｄを得、ゲー
ト電極上の合金膜１３Ｇを得る。
【００４７】以上のようにして得られる半導体装置は、
ゲート１０にはＡｕ金属が厚さ６００ｎｍでさらにオー
ミック金属が１３０ｎｍが設けられ、上部の長さが５０
０ｎｍ、下部のゲート電極部分の長さが１００ｎｍ設け
られたＴ型ゲート電極が得られる。そして、ゲート・ソ
ースおよびゲート・ドレイン間はゲート上部の長さ−下
部の長さ、即ち庇の長さが２００ｎｍで均一に形成され
る。
ゲート１０にはＡｕ金属が厚さ６００ｎｍでさらにオー
ミック金属が１３０ｎｍが設けられ、上部の長さが５０
０ｎｍ、下部のゲート電極部分の長さが１００ｎｍ設け
られたＴ型ゲート電極が得られる。そして、ゲート・ソ
ースおよびゲート・ドレイン間はゲート上部の長さ−下
部の長さ、即ち庇の長さが２００ｎｍで均一に形成され
る。
【００４８】また、上記本発明による第２の実施例によ
れば、図４（Ｂ）に示した第２のスペーサ７をエッチン
グ開口工程において、ストッパ６０を設けることにより
第１のスペーサ５への影響を防止することができる。従
って、第１のスペーサ５および第２のスペーサ７のエッ
チング選択性の制約を受けない。すなわち、例えばエッ
チング速度の早いＳｉＮを第１のスペーサに用い、エッ
チング速度の遅いＳｉＯ2 を第２のスペーサに用いても
可能であり、また、エッチング速度の同等の材質例え
ば、ＳｉＯ2 を第１のスペーサおよび第２のスペーサに
用いることもできる。
れば、図４（Ｂ）に示した第２のスペーサ７をエッチン
グ開口工程において、ストッパ６０を設けることにより
第１のスペーサ５への影響を防止することができる。従
って、第１のスペーサ５および第２のスペーサ７のエッ
チング選択性の制約を受けない。すなわち、例えばエッ
チング速度の早いＳｉＮを第１のスペーサに用い、エッ
チング速度の遅いＳｉＯ2 を第２のスペーサに用いても
可能であり、また、エッチング速度の同等の材質例え
ば、ＳｉＯ2 を第１のスペーサおよび第２のスペーサに
用いることもできる。
【００４９】尚、本実施例のストッパ６０としてＡｌ金
属を用いた場合に付いて説明したが、ドライエッチング
またはウエットエッチングの何れの方法においても、ス
トッパとしては第２のスペーサとのエッチング選択比が
充分あれば金属、絶縁物を問わず用いることができる。
属を用いた場合に付いて説明したが、ドライエッチング
またはウエットエッチングの何れの方法においても、ス
トッパとしては第２のスペーサとのエッチング選択比が
充分あれば金属、絶縁物を問わず用いることができる。
【００５０】次に本発明による製造方法の第３の実施例
について、図７乃至図１０の断面工程図を用いて説明す
る。
について、図７乃至図１０の断面工程図を用いて説明す
る。
【００５１】図７（Ａ）において、半絶縁性ＧａＡｓ基
板１上にノンドープＧａＡｓ層２、ｎ型ＡｌＧａＡｓ層
３さらにｎ+ ＧａＡｓ層４をエピタキシャル成長した化
合物半導体基板上に第１のスペーサ５、例えば絶縁膜Ｓ
ｉＯ2 を通常の方法、例えば気相成長法により２００ｎ
ｍ成長し、次に、メッキ用導体膜６として例えばチタン
（Ｔｉ）（下層）／金（Ａｕ）（上層）を１００ｎｍ程
度スパッタリング法などにより形成し、さらに、第２の
スペーサ７として、第１のスペーサよりもエッチング速
度の早い絶縁膜、例えば膜厚７００ｎｍの窒化膜ＳｉＮ
をプラズマ気相成長法により成長し、次に、ゲート領域
形成用の例えば５００ｎｍの開口部８１を形成したホト
レジスト膜８を設ける。
板１上にノンドープＧａＡｓ層２、ｎ型ＡｌＧａＡｓ層
３さらにｎ+ ＧａＡｓ層４をエピタキシャル成長した化
合物半導体基板上に第１のスペーサ５、例えば絶縁膜Ｓ
ｉＯ2 を通常の方法、例えば気相成長法により２００ｎ
ｍ成長し、次に、メッキ用導体膜６として例えばチタン
（Ｔｉ）（下層）／金（Ａｕ）（上層）を１００ｎｍ程
度スパッタリング法などにより形成し、さらに、第２の
スペーサ７として、第１のスペーサよりもエッチング速
度の早い絶縁膜、例えば膜厚７００ｎｍの窒化膜ＳｉＮ
をプラズマ気相成長法により成長し、次に、ゲート領域
形成用の例えば５００ｎｍの開口部８１を形成したホト
レジスト膜８を設ける。
【００５２】次に図７（Ｂ）において、ホトレジスト膜
８をマスクにしてＣＦ4 ガスを用いて異方性ＲＩＥ法に
より第２のスペーサ７のＳｉＮ膜をメッキ用導体膜６が
露出するまでエッチングし、さらにエッチングを続けて
ホトレジスト膜８の開口部８１の寸法よりも大きく例え
ば９００ｎｍの開口寸法の開口部７１を形成する。
８をマスクにしてＣＦ4 ガスを用いて異方性ＲＩＥ法に
より第２のスペーサ７のＳｉＮ膜をメッキ用導体膜６が
露出するまでエッチングし、さらにエッチングを続けて
ホトレジスト膜８の開口部８１の寸法よりも大きく例え
ば９００ｎｍの開口寸法の開口部７１を形成する。
【００５３】次に図７（Ｃ）において、メッキ用導体膜
６をホトレジスト膜８をマスクにしてＡｒガスを用いた
イオンミリング法によりエッチング除去し、第１のスペ
ーサ５を露出し、次にＣＦ4 ガスを用いて異方性ＲＩＥ
法により第１のスペーサ５をホトレジスト膜８をマスク
にしてホトレジスト膜８の開口寸法と同等にエッチング
開口して開口部５１を形成し、半導体基板のｎ+ 型Ｇａ
Ａｓ層４の表面を露出させる。すなわち５００ｎｍの寸
法に開口される。
６をホトレジスト膜８をマスクにしてＡｒガスを用いた
イオンミリング法によりエッチング除去し、第１のスペ
ーサ５を露出し、次にＣＦ4 ガスを用いて異方性ＲＩＥ
法により第１のスペーサ５をホトレジスト膜８をマスク
にしてホトレジスト膜８の開口寸法と同等にエッチング
開口して開口部５１を形成し、半導体基板のｎ+ 型Ｇａ
Ａｓ層４の表面を露出させる。すなわち５００ｎｍの寸
法に開口される。
【００５４】次に図８（Ａ）において、ホトレジスト膜
８を有機溶剤で除去した後、第１のスペーサ５をマスク
にしてｎ+ 型ＧａＡｓ層４をＣＣｌ2 Ｆ2 ガスを用いた
異方性ＲＩＥ法によりエッチング除去して開口部４１を
形成し、ｎ型ＡｌＧａＡｓ層３を露出する。従ってｎ+
型ＧａＡｓ層４の開口部４１、第１のスペーサ５の開口
部５１およびメッキ用導体膜６の開口部６１は５００ｎ
ｍの開口寸法に、また第２のスペーサ７の開口部７１は
９００ｎｍの開口寸法に形成される。
８を有機溶剤で除去した後、第１のスペーサ５をマスク
にしてｎ+ 型ＧａＡｓ層４をＣＣｌ2 Ｆ2 ガスを用いた
異方性ＲＩＥ法によりエッチング除去して開口部４１を
形成し、ｎ型ＡｌＧａＡｓ層３を露出する。従ってｎ+
型ＧａＡｓ層４の開口部４１、第１のスペーサ５の開口
部５１およびメッキ用導体膜６の開口部６１は５００ｎ
ｍの開口寸法に、また第２のスペーサ７の開口部７１は
９００ｎｍの開口寸法に形成される。
【００５５】次に図８（Ｂ）において、側壁膜となる絶
縁膜９を例えば気相成長法によるＳｉＯ2 膜を２００ｎ
ｍの厚さに開口部も含めた全面に成長させる。
縁膜９を例えば気相成長法によるＳｉＯ2 膜を２００ｎ
ｍの厚さに開口部も含めた全面に成長させる。
【００５６】次に図８（Ｃ）において、側壁膜となるＳ
ｉＯ2 膜をＣＦ4 ガスを用いた異方性ＲＩＥ法により開
口部の垂直方向からｎ型ＡｌＧａＡｓ層３が露出するま
でエッチングし、開口部４１，５１，６１，７１の側面
にのみＳｉＯ2 膜を残して側壁膜９をそれぞれ形成す
る。従って、ｎ+ 型ＧａＡｓ層４の開口部４１、第１の
スペーサ５の開口部５１およびメッキ用導体膜の開口部
６１は５００ｎｍで、第２のスペーサ７の開口部７１は
９００ｎｍの開口寸法に形成される。
ｉＯ2 膜をＣＦ4 ガスを用いた異方性ＲＩＥ法により開
口部の垂直方向からｎ型ＡｌＧａＡｓ層３が露出するま
でエッチングし、開口部４１，５１，６１，７１の側面
にのみＳｉＯ2 膜を残して側壁膜９をそれぞれ形成す
る。従って、ｎ+ 型ＧａＡｓ層４の開口部４１、第１の
スペーサ５の開口部５１およびメッキ用導体膜の開口部
６１は５００ｎｍで、第２のスペーサ７の開口部７１は
９００ｎｍの開口寸法に形成される。
【００５７】次に図９（Ａ）において、開口部を含めた
全面に、初めに、ゲート電極下地膜材１４の金属とし
て、例えばタングステン・シリコン合金（ＷＳｉ）を３
０ｎｍさらに必要であればメッキ被着を容易にする目的
で金（Ａｕ）を３０ｎｍスパッタリング法により形成
し、全面にホトレジスト膜１１を塗布し開口部４１，５
１，６１，７１により生じた凹部を平坦に埋める。
全面に、初めに、ゲート電極下地膜材１４の金属とし
て、例えばタングステン・シリコン合金（ＷＳｉ）を３
０ｎｍさらに必要であればメッキ被着を容易にする目的
で金（Ａｕ）を３０ｎｍスパッタリング法により形成
し、全面にホトレジスト膜１１を塗布し開口部４１，５
１，６１，７１により生じた凹部を平坦に埋める。
【００５８】次に図９（Ｂ）において、ホトレジスト膜
１１をエッチバックして開口部上の凹部にのみホトレジ
スト膜１１をのこし、第２のスペーサ膜上のショットキ
金属材１４の表面を露出して、次にイオンミリング法ま
たはＲＩＥ法により、第２のスペーサ７表面が露出する
までエッチングし、次に、凹部のホトレジスト膜１１を
溶剤を用いて除去する。ここでショッキ接合のゲート電
極下地膜１４Ｇが形状形成される。
１１をエッチバックして開口部上の凹部にのみホトレジ
スト膜１１をのこし、第２のスペーサ膜上のショットキ
金属材１４の表面を露出して、次にイオンミリング法ま
たはＲＩＥ法により、第２のスペーサ７表面が露出する
までエッチングし、次に、凹部のホトレジスト膜１１を
溶剤を用いて除去する。ここでショッキ接合のゲート電
極下地膜１４Ｇが形状形成される。
【００５９】次に図９（Ｃ）において、電気メッキ法に
よりメッキ用導体膜６を通じてゲート金属下地膜１４Ｇ
上に膜厚６００ｎｍのＡｕメッキ１２を形成してゲート
電極１０Ｇを構成する。
よりメッキ用導体膜６を通じてゲート金属下地膜１４Ｇ
上に膜厚６００ｎｍのＡｕメッキ１２を形成してゲート
電極１０Ｇを構成する。
【００６０】次に図１０（Ａ）において、ゲート電極１
０ＧをマスクにしてＲＩＥ法により第２のスペーサ７お
よびそれに連なる側壁膜９をエッチング除去する。この
時、弗化水素酸（ＨＦ）を用いたウエットエッチング法
でもよい。次に、メッキ用導体膜６をイオンミリング法
によりエッチング除去し、次に異方性ＲＩＥ法により第
１のスペーサ膜５をエッチング除去しｎ+ ＧａＡｓ層表
面を露出する。
０ＧをマスクにしてＲＩＥ法により第２のスペーサ７お
よびそれに連なる側壁膜９をエッチング除去する。この
時、弗化水素酸（ＨＦ）を用いたウエットエッチング法
でもよい。次に、メッキ用導体膜６をイオンミリング法
によりエッチング除去し、次に異方性ＲＩＥ法により第
１のスペーサ膜５をエッチング除去しｎ+ ＧａＡｓ層表
面を露出する。
【００６１】次に図１０（Ｂ）において、ゲートのメッ
キＡｕ１２の垂直方向からオーム性金属の金・ゲルマニ
ウム（Ａｕ・Ｇｅ）合金（下層）／Ｎｉ（中間層）／Ａ
ｕ（上層）を真空蒸着法により、第１のスペーサの膜厚
よりも薄い膜厚で例えば１３０ｎｍ被着し、熱処理して
ソースおよびドレイン電極１３Ｓ，１３Ｇを得、またこ
の金属膜がゲート電極１０Ｇ上に上部膜１３Ｇとして被
着する。
キＡｕ１２の垂直方向からオーム性金属の金・ゲルマニ
ウム（Ａｕ・Ｇｅ）合金（下層）／Ｎｉ（中間層）／Ａ
ｕ（上層）を真空蒸着法により、第１のスペーサの膜厚
よりも薄い膜厚で例えば１３０ｎｍ被着し、熱処理して
ソースおよびドレイン電極１３Ｓ，１３Ｇを得、またこ
の金属膜がゲート電極１０Ｇ上に上部膜１３Ｇとして被
着する。
【００６２】以上のようにして得られる半導体装置のゲ
ートは上部の長さが５００ｎｍ、下部のゲート電極部分
の長さが１００ｎｍで、低抵抗の金（Ａｕ）が厚メッキ
され、さらに、オーミック金属が被着したＴ型ゲート電
極が得られる。そして、ゲート・ソースおよびゲート・
ドレイン間はゲート上部の長さ−下部の長さ、即ち２０
０ｎｍで均一に形成される。
ートは上部の長さが５００ｎｍ、下部のゲート電極部分
の長さが１００ｎｍで、低抵抗の金（Ａｕ）が厚メッキ
され、さらに、オーミック金属が被着したＴ型ゲート電
極が得られる。そして、ゲート・ソースおよびゲート・
ドレイン間はゲート上部の長さ−下部の長さ、即ち２０
０ｎｍで均一に形成される。
【００６３】
【発明の効果】以上のように本発明は、下部ゲート電極
領域となる開口部を有した第１のスペーサと庇の領域と
なる開口部を有した第２のスペーサとからなり、これら
第１、第２のスペーサの開口部が互いに自己整合的に開
口されるため、ゲート電極左右に形成される庇に寸法が
常に同等な寸法のＴ型ゲート電極が得られる。このた
め、これを用いて自己整合的に得られるゲート・ソース
およびゲート・ドレイン間距離は均一に得られ、従って
ソースおよびドレイン抵抗は常に安定した特性が得られ
る。
領域となる開口部を有した第１のスペーサと庇の領域と
なる開口部を有した第２のスペーサとからなり、これら
第１、第２のスペーサの開口部が互いに自己整合的に開
口されるため、ゲート電極左右に形成される庇に寸法が
常に同等な寸法のＴ型ゲート電極が得られる。このた
め、これを用いて自己整合的に得られるゲート・ソース
およびゲート・ドレイン間距離は均一に得られ、従って
ソースおよびドレイン抵抗は常に安定した特性が得られ
る。
【図１】本発明の第１の実施例を工程順に示す断面図で
ある。
ある。
【図２】図１の続きの工程を順に示す断面図である。
【図３】図２の続きの工程を順に示す断面図である。
【図４】本発明の第２の実施例を工程順に示す断面図で
ある。
ある。
【図５】図４の続きの工程を順に示す断面図である。
【図６】図５の続きの工程を順に示す断面図である。
【図７】本発明の第３の実施例を工程順に示す断面図で
ある。
ある。
【図８】図７の続きの工程を順に示す断面図である。
【図９】図８の続きの工程を順に示す断面図である。
【図１０】図９の続きの工程を順に示す断面図である。
【図１１】従来技術を工程順に示す断面図である。
【図１２】図１１の従来技術の課題を説明する断面図で
ある。
ある。
【図１３】他の従来技術を工程順に示す断面図である。
【図１４】図１３により得られた電界効果トランジスタ
を示す断面図である。
を示す断面図である。
【図１５】図１３の従来技術の課題を説明する断面図で
ある。
ある。
１，２１ 半絶縁性ＧａＡｓ基板 ２，２２ ノンドープＧａＡｓ層 ３，２３ ｎ型ＡｌＧａＡｓ層 ４，２４ ｎ+ 型（ｎ型）ＧａＡｓ層 ５ 第１のスペーサ ６ メッキ用導体膜 ７ 第２のスペーサ ８，１１，２７，２９，３４ ホトレジスト膜 ９，２８Ａ，３８Ａ 側壁膜 １０ ゲート電極材 １０Ｇ，３５Ｇ ゲート電極 １３Ｇ ゲート電極上の合金膜 １３Ｓ ソース電極 １３Ｄ ドレイン電極 １４ 下地膜 １４Ｇ ゲート電極下地膜 １５ 低抵抗金属膜 １５Ｇ ゲート電極本体 ２１ 半絶縁性 ２４Ｒ リセス構造 ２５ オーミックコンタクト膜 ２６，２８ 絶縁膜 ３０ ゲート金属材 ３０Ｇ 下層ゲート電極 ３１ ＧａＡｓウエハ ３３Ｇ 下地金属膜 ３６，３８ 誘電体膜 ３７，４１，５１，６１，７１，８１ 開口部 ６０ ストッパー
Claims (3)
- 【請求項１】 所定の結晶構造を有した半導体基板の表
面上に第１のスペーサ、次に第２のスペーサ、さらにゲ
ート領域を設けるための第１の開口部を有したホトレジ
スト膜を形成する工程と、前記第２のスペーサに前記第
１の開口部の寸法よりも大きな第２の開口部を形成する
工程と、前記第１のスペーサから前記半導体基板の表面
部分にかけて前記第１の開口部の寸法と同等の寸法の第
３の開口部を形成する工程と、前記ホトレジスト膜を除
去する工程と、前記第２の開口部の側面および前記第３
の開口部の側面に絶縁膜による側壁膜を形成する工程
と、前記第３の開口部内に露出する前記半導体基板に被
着してゲート材料となる金属膜を全面に形成する工程
と、前記金属膜上に平坦化材としてホトレジスト膜を設
けて表面を平坦化する工程と、前記平坦化材としてのホ
トレジスト膜をエッチバックして、前記第２および第３
の開口部により生じた前記金属膜の表面凹部上の該ホト
レジスト膜を残余せしめ、該金属膜の他の表面部分を露
出させる工程と、前記残余したホトレジスト膜をマスク
にして前記露出した金属膜の部分、前記第２のスペーサ
および前記第２の開口部の側面の側壁膜を順次除去し、
さらにこれら第２のスペーサおよび第２の開口部の側面
の側壁膜下に位置する前記第１のスペーサの箇所を除去
して前記半導体基板の表面を露出させる工程と、前記露
出した半導体基板の表面に金属電極をオーミック接続し
て被着する工程とを有することを特徴とする半導体装置
の製造方法。 - 【請求項２】 前記第１のスペーサと前記第２のスペー
サとの間に、該第２のスペーサのエッチング速度よりも
遅いエッチング速度を有する金属膜または絶縁膜を形成
する工程を含むことを特徴とする請求項１記載の半導体
装置の製造方法。 - 【請求項３】 前記第１のスペーサと前記第２のスペー
サとの間にメッキ電流路となる導体膜を形成し、前記ゲ
ート材料となる金属膜の形成にはメッキ工程を含むこと
を特徴とする請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6116397A JP2555979B2 (ja) | 1994-05-30 | 1994-05-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6116397A JP2555979B2 (ja) | 1994-05-30 | 1994-05-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07326631A JPH07326631A (ja) | 1995-12-12 |
| JP2555979B2 true JP2555979B2 (ja) | 1996-11-20 |
Family
ID=14686036
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6116397A Expired - Fee Related JP2555979B2 (ja) | 1994-05-30 | 1994-05-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2555979B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100505623B1 (ko) * | 1999-01-12 | 2005-08-03 | 삼성전자주식회사 | Ｌｄｄ 구조의 모스 트랜지스터 및 그 제조방법 |
| CN105655383B (zh) * | 2014-11-10 | 2019-01-29 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN114334906B (zh) * | 2020-09-30 | 2024-06-14 | 本源量子计算科技（合肥）股份有限公司 | 一种套刻标记的制备方法 |
-
1994
- 1994-05-30 JP JP6116397A patent/JP2555979B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07326631A (ja) | 1995-12-12 |
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|---|---|---|---|
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