JP3225902B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に係り、特に化合物半導体装置の製造方法に関する
法に係り、特に化合物半導体装置の製造方法に関する
【０００２】
【従来の技術】マイクロ波及びミリ波帯での増幅素子と
してよく用いられている化合物半導体装置は、高出力特
性と高ゲート耐圧が実現できるリセス構造を用いてお
り、高速・低雑音特性を向上させるためにヘテロ接合を
有する半導体結晶材料を用いている。例えば、半絶縁性
砒化ガリウム（ＧａＡｓ）基板では、砒化アルミニウム
ガリウム（ＡｌＧａＡｓ）／ＧａＡｓまたは、砒化イン
ジウムガリウム（ＩｎＧａＡｓ）／ＡｌＧａＡｓ／Ｇａ
Ａｓなどを順次成長したへテロ接合を用いている。ま
た、半絶縁性リン化インジウム（ＩｎＰ）基板では、基
板上にＩｎＧａＡｓ／砒化インジウムアルミニウム（Ｉ
ｎＡｌＡｓ）／ＧａＡｓなどを成長したヘテロ接合が用
いられている。このような結晶材料では、ヘテロ接合選
択ドーピングと電子の２次元状態化により、高移動度が
実現されている。
してよく用いられている化合物半導体装置は、高出力特
性と高ゲート耐圧が実現できるリセス構造を用いてお
り、高速・低雑音特性を向上させるためにヘテロ接合を
有する半導体結晶材料を用いている。例えば、半絶縁性
砒化ガリウム（ＧａＡｓ）基板では、砒化アルミニウム
ガリウム（ＡｌＧａＡｓ）／ＧａＡｓまたは、砒化イン
ジウムガリウム（ＩｎＧａＡｓ）／ＡｌＧａＡｓ／Ｇａ
Ａｓなどを順次成長したへテロ接合を用いている。ま
た、半絶縁性リン化インジウム（ＩｎＰ）基板では、基
板上にＩｎＧａＡｓ／砒化インジウムアルミニウム（Ｉ
ｎＡｌＡｓ）／ＧａＡｓなどを成長したヘテロ接合が用
いられている。このような結晶材料では、ヘテロ接合選
択ドーピングと電子の２次元状態化により、高移動度が
実現されている。
【０００３】図４は、このヘテロ接合を有する半導体結
晶材料を用いたヘテロ接合電界効果型トランジスタ（Ｈ
ＪＦＥＴ：Hetero Junction Field Effect Transisto
r）を製造する従来の製造方法の一例の各工程における
装置断面図を示す。この従来の製造方法の類似例は特開
平８−１５３８７１号に開示されている。
晶材料を用いたヘテロ接合電界効果型トランジスタ（Ｈ
ＪＦＥＴ：Hetero Junction Field Effect Transisto
r）を製造する従来の製造方法の一例の各工程における
装置断面図を示す。この従来の製造方法の類似例は特開
平８−１５３８７１号に開示されている。
【０００４】まず、図４（ａ）に示すように、ＧａＡｓ
基板２１上に、エッチングストッパ層であるＡｌＧａＡ
ｓ層２２、半導体キャップ層であるＧａＡｓ層２３が順
次に積層され、その上にフォトレジスト２４を形成し、
これをマスクにして、塩素（Ｃｌ2）と六弗化硫黄（Ｓ
Ｆ6）の混合ガスや三塩化ホウ素（ＢＣｌ3）とＳＦ6の
混合ガスなどの塩素と弗素を含む混合ガスにてｎ型Ａｌ
ＧａＡｓ層２２に対して選択的にｎ型ＧａＡｓ層２３を
ドライエッチングして、リセス２５を形成する。
基板２１上に、エッチングストッパ層であるＡｌＧａＡ
ｓ層２２、半導体キャップ層であるＧａＡｓ層２３が順
次に積層され、その上にフォトレジスト２４を形成し、
これをマスクにして、塩素（Ｃｌ2）と六弗化硫黄（Ｓ
Ｆ6）の混合ガスや三塩化ホウ素（ＢＣｌ3）とＳＦ6の
混合ガスなどの塩素と弗素を含む混合ガスにてｎ型Ａｌ
ＧａＡｓ層２２に対して選択的にｎ型ＧａＡｓ層２３を
ドライエッチングして、リセス２５を形成する。
【０００５】次に、図４（ｂ）に示すように、全面に二
酸化シリコン（ＳｉＯ2）などの絶縁膜２６を成膜した
後、リソグラフィー技術とドライエッチング技術を用い
て、リセス２５内に開口部を形成する。
酸化シリコン（ＳｉＯ2）などの絶縁膜２６を成膜した
後、リソグラフィー技術とドライエッチング技術を用い
て、リセス２５内に開口部を形成する。
【０００６】続いて、全面にゲート電極となるタングス
テンシリサイド（ＷＳｉ）・窒化チタン（ＴｉＮ）・白
金（Ｐｔ）・金（Ａｕ）膜をそれぞれ１００ｎｍ、１５
０ｎｍ、１５ｎｍ、４００ｎｍの膜厚で蒸着法またはス
パッタ法にて順次積層成膜した後、リソグラフィー技術
を用いてフォトレジストマスクを形成し、ＲＩＥやイオ
ンミリングなどを用いてゲート電極頭部以外を除去し
て、図４（ｃ）に示すように、Ｔ字型ゲート電極２７を
形成する。さらに、図４（ｄ）に示すように、ソース電
極２８及びドレイン電極２９を形成して、半導体装置で
あるＨＪＦＥＴを製造する。
テンシリサイド（ＷＳｉ）・窒化チタン（ＴｉＮ）・白
金（Ｐｔ）・金（Ａｕ）膜をそれぞれ１００ｎｍ、１５
０ｎｍ、１５ｎｍ、４００ｎｍの膜厚で蒸着法またはス
パッタ法にて順次積層成膜した後、リソグラフィー技術
を用いてフォトレジストマスクを形成し、ＲＩＥやイオ
ンミリングなどを用いてゲート電極頭部以外を除去し
て、図４（ｃ）に示すように、Ｔ字型ゲート電極２７を
形成する。さらに、図４（ｄ）に示すように、ソース電
極２８及びドレイン電極２９を形成して、半導体装置で
あるＨＪＦＥＴを製造する。
【０００７】上記の従来の製造方法の場合、リセス２５
とゲート電極２７をリソグラフィーの目合せにより決定
するため、目ずれが生じる。ゲート寸法（Ｌｇ）に対し
てリセス寸法（Ｌｒ）が十分大きい場合、つまりゲート
端−リセス端距離（Ｌｇｒ）が目合せ精度よりも十分大
きい場合は、上記の方法で製造可能であるが、Ｌｇｒが
小さい場合は目ずれが問題となる。
とゲート電極２７をリソグラフィーの目合せにより決定
するため、目ずれが生じる。ゲート寸法（Ｌｇ）に対し
てリセス寸法（Ｌｒ）が十分大きい場合、つまりゲート
端−リセス端距離（Ｌｇｒ）が目合せ精度よりも十分大
きい場合は、上記の方法で製造可能であるが、Ｌｇｒが
小さい場合は目ずれが問題となる。
【０００８】例えば、Ｌｇｒ設計寸法が０．１μｍで、
製造時の目合せ精度として０．０５μｍ以内を保障でき
る場合、Ｌｇｒは０．０５〜０．１５μｍの範囲で製造
されてしまい、Ｌｇｒは最大３倍もばらつくことにな
る。ゲート電極２７がドレイン電極２９側のリセス端に
近づいた場合、ゲート・ドレイン間の耐圧が低下する問
題が生じ、一方、ソース電極２８側のリセス端に近づい
た場合、ゲート・ソース間の容量（Ｃｇｓ）が大きくな
り、高周波特性が劣化する問題が生じる。
製造時の目合せ精度として０．０５μｍ以内を保障でき
る場合、Ｌｇｒは０．０５〜０．１５μｍの範囲で製造
されてしまい、Ｌｇｒは最大３倍もばらつくことにな
る。ゲート電極２７がドレイン電極２９側のリセス端に
近づいた場合、ゲート・ドレイン間の耐圧が低下する問
題が生じ、一方、ソース電極２８側のリセス端に近づい
た場合、ゲート・ソース間の容量（Ｃｇｓ）が大きくな
り、高周波特性が劣化する問題が生じる。
【０００９】そこで、この目ずれの問題を解決するため
に、リセスとゲート電極をセルフアラインで形成する方
法が提案されている（例えば、特願平８−２８８６１０
号：発明の名称「電界効果トランジスタ及びその製造方
法」）。この提案になる半導体装置の製造方法につい
て、図５と共に説明する。なお、上記の提案方法では２
段リセス時にゲート電極を形成する方法を述べている
が、図５ではわかりやすくするため、１段リセス時での
製造方法を示す。
に、リセスとゲート電極をセルフアラインで形成する方
法が提案されている（例えば、特願平８−２８８６１０
号：発明の名称「電界効果トランジスタ及びその製造方
法」）。この提案になる半導体装置の製造方法につい
て、図５と共に説明する。なお、上記の提案方法では２
段リセス時にゲート電極を形成する方法を述べている
が、図５ではわかりやすくするため、１段リセス時での
製造方法を示す。
【００１０】まず、図５（ａ）に示すように、ＧａＡｓ
基板２１上に、エッチングストッパ層であるＡｌＧａＡ
ｓ層２２、半導体キャップ層であるＧａＡｓ層２３が順
次に積層され、その上にＳｉＯ2膜を成膜した後、リソ
グラフィー技術及びエッチング技術を用いてＳｉＯ2膜
マスク３０を形成する。次に、ｎ型ＡｌＧａＡｓ層２２
に対して選択的にｎ型ＧａＡｓ層２３をドライエッチン
グして、リセス２５を形成する。
基板２１上に、エッチングストッパ層であるＡｌＧａＡ
ｓ層２２、半導体キャップ層であるＧａＡｓ層２３が順
次に積層され、その上にＳｉＯ2膜を成膜した後、リソ
グラフィー技術及びエッチング技術を用いてＳｉＯ2膜
マスク３０を形成する。次に、ｎ型ＡｌＧａＡｓ層２２
に対して選択的にｎ型ＧａＡｓ層２３をドライエッチン
グして、リセス２５を形成する。
【００１１】このリセス２５形成のドライエッチングで
は、上記のプロセスでは、ＧａＡｓ層２３を等方的にエ
ッチングし、ＳｉＯ2膜マスク３０に対してサイドエッ
チングを生じさせる必要がある。なぜなら、異方的エッ
チングを行なった場合、ゲート電極２７とｎ−ＧａＡｓ
層２３上が接触して、ゲートリーク電流が大きくなり、
ゲート耐圧が低下するためである。つまり、サイドエッ
チングにより後述のゲート電極２７とｎ−ＧａＡｓ層２
３端が距離を持ち、ゲート耐圧を大きくすることができ
る。
は、上記のプロセスでは、ＧａＡｓ層２３を等方的にエ
ッチングし、ＳｉＯ2膜マスク３０に対してサイドエッ
チングを生じさせる必要がある。なぜなら、異方的エッ
チングを行なった場合、ゲート電極２７とｎ−ＧａＡｓ
層２３上が接触して、ゲートリーク電流が大きくなり、
ゲート耐圧が低下するためである。つまり、サイドエッ
チングにより後述のゲート電極２７とｎ−ＧａＡｓ層２
３端が距離を持ち、ゲート耐圧を大きくすることができ
る。
【００１２】その後は図５（ｂ）に示すように、図４に
示した従来の製造方法と同様に、ＷＳｉ・ＴｉＮ・Ｐｔ
・Ａｕ膜からなるＴ字型ゲート電極２７を形成した後、
図５（ｃ）に示すように、ソース電極２８及びドレイン
電極２９を形成して、半導体装置であるＨＪＦＥＴを製
造する。
示した従来の製造方法と同様に、ＷＳｉ・ＴｉＮ・Ｐｔ
・Ａｕ膜からなるＴ字型ゲート電極２７を形成した後、
図５（ｃ）に示すように、ソース電極２８及びドレイン
電極２９を形成して、半導体装置であるＨＪＦＥＴを製
造する。
【００１３】
【発明が解決しようとする課題】しかるに、上述したリ
セス２５とゲート電極２７をセルフアラインで形成す
る、図５と共に説明した従来の半導体装置の製造方法で
は、ＧａＡｓ層２３を等方的にエッチングし、ＳｉＯ2
膜マスク３０に対してサイドエッチングを生じさせてい
るため、ゲート電極端とリセス端との距離（Ｌｇｒ）の
制御性が悪いという問題点がある。
セス２５とゲート電極２７をセルフアラインで形成す
る、図５と共に説明した従来の半導体装置の製造方法で
は、ＧａＡｓ層２３を等方的にエッチングし、ＳｉＯ2
膜マスク３０に対してサイドエッチングを生じさせてい
るため、ゲート電極端とリセス端との距離（Ｌｇｒ）の
制御性が悪いという問題点がある。
【００１４】つまり、ＧａＡｓ層２３のエッチングの際
におけるエッチングレートのウェハー間ばらつきやウェ
ハー面内ばらつきが、そのままＬｇｒのばらつきになっ
てしまう。Ｌｇｒの制御性が悪い場合、Ｌｇｒが所望よ
りも小さい時にはゲート・ドレイン間の耐圧が低下する
問題が生じ、一方、Ｌｇｒが所望よりも大きいときには
ゲート・ソース間の容量（Ｃｇｓ）が大きくなり、高周
波特性が劣化する問題が生じる。
におけるエッチングレートのウェハー間ばらつきやウェ
ハー面内ばらつきが、そのままＬｇｒのばらつきになっ
てしまう。Ｌｇｒの制御性が悪い場合、Ｌｇｒが所望よ
りも小さい時にはゲート・ドレイン間の耐圧が低下する
問題が生じ、一方、Ｌｇｒが所望よりも大きいときには
ゲート・ソース間の容量（Ｃｇｓ）が大きくなり、高周
波特性が劣化する問題が生じる。
【００１５】本発明は以上の点に鑑みなされたもので、
リセスとゲート電極をセルフアラインで形成する場合
に、ゲート電極端とリセス端との距離を制御よく製造し
得る半導体装置の製造方法を提供することを目的とす
る。
リセスとゲート電極をセルフアラインで形成する場合
に、ゲート電極端とリセス端との距離を制御よく製造し
得る半導体装置の製造方法を提供することを目的とす
る。
【００１６】
【課題を解決するための手段】本発明は上記の目的を達
成するため、半導体基板上にエッチングストッパ層及び
半導体層を順次に積層する第１の工程と、半導体層上に
開口部が形成された絶縁膜を形成する第２の工程と、絶
縁膜をマスクとしてエッチングストッパ層に対して選択
的に、かつ、異方的に半導体層をエッチングする第３の
工程と、第３の工程完了後に、絶縁膜をマスクとしてエ
ッチングストッパ層に対して選択的に、かつ、等方的に
半導体層をエッチングして所望のサイドエッチングを生
じさせる第４の工程と、絶縁膜を位置決め用マスクとし
てゲート電極を形成する第５の工程とを含むようにした
ものである。
成するため、半導体基板上にエッチングストッパ層及び
半導体層を順次に積層する第１の工程と、半導体層上に
開口部が形成された絶縁膜を形成する第２の工程と、絶
縁膜をマスクとしてエッチングストッパ層に対して選択
的に、かつ、異方的に半導体層をエッチングする第３の
工程と、第３の工程完了後に、絶縁膜をマスクとしてエ
ッチングストッパ層に対して選択的に、かつ、等方的に
半導体層をエッチングして所望のサイドエッチングを生
じさせる第４の工程と、絶縁膜を位置決め用マスクとし
てゲート電極を形成する第５の工程とを含むようにした
ものである。
【００１７】 また、本発明は、上記の第３の工程と第
４の工程の間に、第３の工程で半導体層の側壁に付着し
た付着物を除去する工程を設けてもよく、あるいは、更
に上記の第４の工程と第５の工程との間に、半導体層の
側壁に側壁絶縁膜を形成する工程を付加してもよい。
４の工程の間に、第３の工程で半導体層の側壁に付着し
た付着物を除去する工程を設けてもよく、あるいは、更
に上記の第４の工程と第５の工程との間に、半導体層の
側壁に側壁絶縁膜を形成する工程を付加してもよい。
【００１８】ここで、付着物を除去する工程では、プラ
ズマ放電を発生する装置にて水素ガスを用いて全面にプ
ラズマ照射を行うか、又はプラズマ放電を発生する装置
にて少なくともフッ素を含むガスを用いて全面にプラズ
マ照射を行う。
ズマ放電を発生する装置にて水素ガスを用いて全面にプ
ラズマ照射を行うか、又はプラズマ放電を発生する装置
にて少なくともフッ素を含むガスを用いて全面にプラズ
マ照射を行う。
【００１９】また、半導体基板は化合物半導体基板であ
り、異方的エッチングは、エッチングストッパ層の構成
材料と半導体層の構成材料との選択比が１００以上が実
現でき、かつ、異方的に半導体層をエッチングできる条
件で行い、等方的エッチングは、エッチングストッパ層
の構成材料と半導体層の構成材料との選択比が１００以
上が実現でき、かつ、等方的に半導体層をエッチングで
きる条件で行う。
り、異方的エッチングは、エッチングストッパ層の構成
材料と半導体層の構成材料との選択比が１００以上が実
現でき、かつ、異方的に半導体層をエッチングできる条
件で行い、等方的エッチングは、エッチングストッパ層
の構成材料と半導体層の構成材料との選択比が１００以
上が実現でき、かつ、等方的に半導体層をエッチングで
きる条件で行う。
【００２０】本発明では、上記の開口部が形成された絶
縁膜をゲート電極の位置を決定するマスクとして用い、
またこのマスクを用いてエッチングストッパ層に対して
選択的に、かつ、異方的に半導体キャップ層をドライエ
ッチングした後、エッチングストッパ層に対して選択的
に、かつ、等方的に半導体キャップ層をドライエッチン
グして、所望のサイドエッチングを生じさせるようにし
たため、最初から等方的エッチングを行ってサイドエッ
チングを生じさせる場合よりも、半導体層の等方的エッ
チングを行う時間を短縮できるため、サイドエッチング
量のばらつきを低減できる。
縁膜をゲート電極の位置を決定するマスクとして用い、
またこのマスクを用いてエッチングストッパ層に対して
選択的に、かつ、異方的に半導体キャップ層をドライエ
ッチングした後、エッチングストッパ層に対して選択的
に、かつ、等方的に半導体キャップ層をドライエッチン
グして、所望のサイドエッチングを生じさせるようにし
たため、最初から等方的エッチングを行ってサイドエッ
チングを生じさせる場合よりも、半導体層の等方的エッ
チングを行う時間を短縮できるため、サイドエッチング
量のばらつきを低減できる。
【００２１】
【発明の実施の形態】次に、本発明の実施の形態につい
て、図面と共に説明する。
て、図面と共に説明する。
【００２２】（第１の実施の形態）図１は本発明になる
半導体装置の製造方法の第１の実施の形態の工程順の装
置断面図を示す。まず、図１（ａ）に示すように、半導
体基板１上に、エッチングストッパ層２、半導体キャッ
プ層３を順次エピタキシャル成長させる。次に、半導体
キャップ層３上に開口部を有する絶縁膜４を形成した
後、図１（ａ）に示すように、この絶縁膜４をマスクと
してエッチングストッパ層２に対して選択的に、かつ、
異方的に、半導体キャップ層３をドライエッチングす
る。
半導体装置の製造方法の第１の実施の形態の工程順の装
置断面図を示す。まず、図１（ａ）に示すように、半導
体基板１上に、エッチングストッパ層２、半導体キャッ
プ層３を順次エピタキシャル成長させる。次に、半導体
キャップ層３上に開口部を有する絶縁膜４を形成した
後、図１（ａ）に示すように、この絶縁膜４をマスクと
してエッチングストッパ層２に対して選択的に、かつ、
異方的に、半導体キャップ層３をドライエッチングす
る。
【００２３】引き続いて、エッチングストッパ層２に対
して選択的に、かつ、等方的に、半導体キャップ層３を
ドライエッチングし、図１（ｂ）に示すように、所望の
サイドエッチングを生じさせ、リセス６を形成する。
して選択的に、かつ、等方的に、半導体キャップ層３を
ドライエッチングし、図１（ｂ）に示すように、所望の
サイドエッチングを生じさせ、リセス６を形成する。
【００２４】次に、図１（ｃ）に示すように、絶縁膜開
口部にゲート電極７を形成し、その後図１（ｄ）に示す
ように、オーミック性を有するソース電極８、ドレイン
電極９を形成して、半導体装置を製造する。
口部にゲート電極７を形成し、その後図１（ｄ）に示す
ように、オーミック性を有するソース電極８、ドレイン
電極９を形成して、半導体装置を製造する。
【００２５】このように、この実施の形態では、ゲート
電極７の位置を決定する絶縁膜４によるマスクを用い
て、エッチングストッパ層２に対して選択的に、かつ、
異方的に、半導体キャップ層３をドライエッチングした
後、エッチングストッパ層２に対して選択的に、かつ、
等方的に、半導体キャップ層３をドライエッチングし
て、所望のサイドエッチングを生じさせるようにしたた
め、ゲート電極端とリセス端との距離を制御性良く製造
できる。
電極７の位置を決定する絶縁膜４によるマスクを用い
て、エッチングストッパ層２に対して選択的に、かつ、
異方的に、半導体キャップ層３をドライエッチングした
後、エッチングストッパ層２に対して選択的に、かつ、
等方的に、半導体キャップ層３をドライエッチングし
て、所望のサイドエッチングを生じさせるようにしたた
め、ゲート電極端とリセス端との距離を制御性良く製造
できる。
【００２６】（第２の実施の形態）次に、本発明の第２
の実施形態について図面を参照して説明する。図２は本
発明になる半導体装置の製造方法の第２の実施の形態の
工程順の装置断面図を示す。まず、図２（ａ）に示すよ
うに、半導体基板１上に、エッチングストッパ層２、半
導体キャップ層３を順次エピタキシャル成長させる。次
に、半導体キャップ層３上に開口部を有する絶縁膜４を
形成した後、図２（ａ）に示すように、この絶縁膜４を
マスクとしてエッチングストッパ層２に対して選択的
に、かつ、異方的に、半導体キャップ層３をドライエッ
チングする。
の実施形態について図面を参照して説明する。図２は本
発明になる半導体装置の製造方法の第２の実施の形態の
工程順の装置断面図を示す。まず、図２（ａ）に示すよ
うに、半導体基板１上に、エッチングストッパ層２、半
導体キャップ層３を順次エピタキシャル成長させる。次
に、半導体キャップ層３上に開口部を有する絶縁膜４を
形成した後、図２（ａ）に示すように、この絶縁膜４を
マスクとしてエッチングストッパ層２に対して選択的
に、かつ、異方的に、半導体キャップ層３をドライエッ
チングする。
【００２７】その後、図２（ｂ）に示すように、半導体
キャップ層３の側壁に付着したデポジット、すなわち側
壁デポ物５を公知の方法で除去する。引き続いて、図２
（ｃ）に示すように、エッチングストッパ層２に対して
選択的に、かつ、等方的に、半導体キャップ層３をドラ
イエッチングし、所望のサイドエッチングを生じさせ
て、リセス６を形成する。
キャップ層３の側壁に付着したデポジット、すなわち側
壁デポ物５を公知の方法で除去する。引き続いて、図２
（ｃ）に示すように、エッチングストッパ層２に対して
選択的に、かつ、等方的に、半導体キャップ層３をドラ
イエッチングし、所望のサイドエッチングを生じさせ
て、リセス６を形成する。
【００２８】次に、図２（ｄ）に示すように、ショット
キー性を有するゲート電極７を形成した後、図２（ｅ）
に示すように、オーミック性を有するソース電極８、ド
レイン電極９を形成して、半導体装置を製造する。この
実施の形態も第１の実施の形態と同様に、ゲート電極端
とリセス端との距離を制御性良く製造できる。また、側
壁デポ物５を除去してから、等方性エッチングを行うた
め、等方性エッチング時では、サイドエッチングがエッ
チング開始と同時に始まり、サイドエッチングがエッチ
ング開始と同時に始まり、サイドエッチングの開始遅れ
がない。このため、サイドエッチング量の制御性が第１
の実施の形態よりも向上する。
キー性を有するゲート電極７を形成した後、図２（ｅ）
に示すように、オーミック性を有するソース電極８、ド
レイン電極９を形成して、半導体装置を製造する。この
実施の形態も第１の実施の形態と同様に、ゲート電極端
とリセス端との距離を制御性良く製造できる。また、側
壁デポ物５を除去してから、等方性エッチングを行うた
め、等方性エッチング時では、サイドエッチングがエッ
チング開始と同時に始まり、サイドエッチングがエッチ
ング開始と同時に始まり、サイドエッチングの開始遅れ
がない。このため、サイドエッチング量の制御性が第１
の実施の形態よりも向上する。
【００２９】（第３の実施の形態）次に、本発明の第３
の実施形態について図面を参照して説明する。図３は本
発明になる半導体装置の製造方法の第３の実施の形態の
工程順の装置断面図を示す。まず、図３（ａ）に示すよ
うに、半導体基板１上に、エッチングストッパ層２、半
導体キャップ層３を順次エピタキシャル成長させる。次
に、半導体キャップ層３上に開口部を有する絶縁膜４を
形成した後、図３（ａ）に示すように、この絶縁膜４を
マスクとしてエッチングストッパ層２に対して選択的
に、かつ、異方的に、半導体キャップ層３をドライエッ
チングする。
の実施形態について図面を参照して説明する。図３は本
発明になる半導体装置の製造方法の第３の実施の形態の
工程順の装置断面図を示す。まず、図３（ａ）に示すよ
うに、半導体基板１上に、エッチングストッパ層２、半
導体キャップ層３を順次エピタキシャル成長させる。次
に、半導体キャップ層３上に開口部を有する絶縁膜４を
形成した後、図３（ａ）に示すように、この絶縁膜４を
マスクとしてエッチングストッパ層２に対して選択的
に、かつ、異方的に、半導体キャップ層３をドライエッ
チングする。
【００３０】その後、図３（ｂ）に示すように、半導体
キャップ層３の側壁に付着した側壁デポ物５を公知の方
法で除去する。引き続いて、図３（ｃ）に示すように、
エッチングストッパ層２に対して選択的に、かつ、等方
的に、半導体キャップ層３をドライエッチングし、所望
のサイドエッチングを生じさせて、リセス６を形成す
る。以上の工程は、第２の実施の形態と同様である。
キャップ層３の側壁に付着した側壁デポ物５を公知の方
法で除去する。引き続いて、図３（ｃ）に示すように、
エッチングストッパ層２に対して選択的に、かつ、等方
的に、半導体キャップ層３をドライエッチングし、所望
のサイドエッチングを生じさせて、リセス６を形成す
る。以上の工程は、第２の実施の形態と同様である。
【００３１】次に、図３（ｄ）に示すように、半導体キ
ャップ層３の側壁に側壁酸化膜１０を形成する。その
後、は第１及び第２の実施の形態と同様に、図３（ｅ）
に示すようにショットキー性を有するゲート電極７を形
成し、同図（ｆ）に示すようにオーミック性を有するソ
ース電極８、ドレイン電極９を形成して、半導体装置を
製造する。
ャップ層３の側壁に側壁酸化膜１０を形成する。その
後、は第１及び第２の実施の形態と同様に、図３（ｅ）
に示すようにショットキー性を有するゲート電極７を形
成し、同図（ｆ）に示すようにオーミック性を有するソ
ース電極８、ドレイン電極９を形成して、半導体装置を
製造する。
【００３２】この第３の実施の形態では、側壁酸化膜１
０を形成することで、半導体キャップ層３のサイドエッ
チ領域を保護するようにしているので、ゲート電極７の
埋め込み性が向上し、ゲート電極７内にボイドが生じ
ず、安定した形状のゲート電極７を形成できる。
０を形成することで、半導体キャップ層３のサイドエッ
チ領域を保護するようにしているので、ゲート電極７の
埋め込み性が向上し、ゲート電極７内にボイドが生じ
ず、安定した形状のゲート電極７を形成できる。
【００３３】
【実施例】次に、本発明になる半導体装置の製造方法の
各実施例について図面を参照して説明する。
各実施例について図面を参照して説明する。
【００３４】（第１実施例）本発明の第１実施例は、図
１に示した第１の実施の形態の実施例であり、図１と共
に説明する。まず、図１（ａ）に示すように、半導体基
板１として半絶縁性ＧａＡｓ基板を用い、その上に、分
子線結晶成長（ＭＢＥ）法または有機金属熱分解による
気相成長（ＭＯＣＶＤ）法を用いて、エッチングストッ
パ層２としてＡｌ0.2Ｇａ0.8Ａｓ層、半導体キャップ層
３としてＧａＡｓ層を順次エピタキシャル成長させる。
Ａｌ0.2Ｇａ0.8Ａｓ層の膜厚は１２０ｎｍ、不純物濃度
は２×１０17ｃｍ-3であり、ＧａＡｓ層の膜厚は２００
ｎｍ、不純物濃度は５×１０17ｃｍ-3である。
１に示した第１の実施の形態の実施例であり、図１と共
に説明する。まず、図１（ａ）に示すように、半導体基
板１として半絶縁性ＧａＡｓ基板を用い、その上に、分
子線結晶成長（ＭＢＥ）法または有機金属熱分解による
気相成長（ＭＯＣＶＤ）法を用いて、エッチングストッ
パ層２としてＡｌ0.2Ｇａ0.8Ａｓ層、半導体キャップ層
３としてＧａＡｓ層を順次エピタキシャル成長させる。
Ａｌ0.2Ｇａ0.8Ａｓ層の膜厚は１２０ｎｍ、不純物濃度
は２×１０17ｃｍ-3であり、ＧａＡｓ層の膜厚は２００
ｎｍ、不純物濃度は５×１０17ｃｍ-3である。
【００３５】次に、半導体キャップ層３であるＧａＡｓ
層上に、ＳｉＯ2からなる厚さ３００ｎｍの絶縁膜４を
成長させ、リソグラフィー技術を用いてフォトレジスト
膜パターンを形成後、反応性イオンエッチング（ＲＩ
Ｅ）装置にて、四フッ化炭素（ＣＦ4）とフルオロハイ
ドロカーボン（ＣＨＦ3）とアルゴン（Ａｒ）の混合ガ
スを用いたドライエッチングによりゲート開口部１１を
形成する。その後、フォトレジスト膜を除去する。
層上に、ＳｉＯ2からなる厚さ３００ｎｍの絶縁膜４を
成長させ、リソグラフィー技術を用いてフォトレジスト
膜パターンを形成後、反応性イオンエッチング（ＲＩ
Ｅ）装置にて、四フッ化炭素（ＣＦ4）とフルオロハイ
ドロカーボン（ＣＨＦ3）とアルゴン（Ａｒ）の混合ガ
スを用いたドライエッチングによりゲート開口部１１を
形成する。その後、フォトレジスト膜を除去する。
【００３６】次に、誘電結合プラズマ（ＩＣＰ）エッチ
ング装置にて、ＳｉＣｌ4とＳＦ6と窒素（Ｎ2）ガスの
混合ガスを４：２：１の流量比で、圧力１Ｐａ、プラズ
マソースパワー２００Ｗ（１３．５６ＭＨｚ）、ＲＦバ
イアスパワー５Ｗ（１３．５６ＭＨｚ）の条件にて、図
１（ａ）に示すようにゲート開口部１１を有する絶縁膜
４をマスクとして、エッチングストッパ層２であるＡｌ
0.2Ｇａ0.8Ａｓ層に対して選択的に、かつ、異方的に、
半導体キャップ層３であるＧａＡｓ層をドライエッチン
グする。
ング装置にて、ＳｉＣｌ4とＳＦ6と窒素（Ｎ2）ガスの
混合ガスを４：２：１の流量比で、圧力１Ｐａ、プラズ
マソースパワー２００Ｗ（１３．５６ＭＨｚ）、ＲＦバ
イアスパワー５Ｗ（１３．５６ＭＨｚ）の条件にて、図
１（ａ）に示すようにゲート開口部１１を有する絶縁膜
４をマスクとして、エッチングストッパ層２であるＡｌ
0.2Ｇａ0.8Ａｓ層に対して選択的に、かつ、異方的に、
半導体キャップ層３であるＧａＡｓ層をドライエッチン
グする。
【００３７】ここで、ＧａＡｓ層の側面に側壁デポ物５
が付着することにより、異方性形状が得られる。上記ガ
スを用いた場合、側壁デポ物５は主にＳｉ化合物（Ｓｉ
Ｃｌx、ＳｉＣｌxＯyなど）である。なお、エッチング
条件としては、ＧａＡｓとＡｌＧａＡｓの選択比が１０
０以上が実現でき、かつ、異方的にエッチングできるも
のであれば上記以外の条件でも構わない。例えば、ＩＣ
Ｐ、電子サイクロトロン共鳴（ＥＣＲ）エッチング装置
やＲＩＥ装置などにて、珪素とフッ素を含むハロゲンか
らなるガスを用いれば実現は可能であり、具体的にはＳ
ｉＣｌ4＋ＳＦ6、ＳｉＣｌ4＋三フッ化窒素（ＮＦ3）、
ＳｉＣｌ4＋ＳｉＦ4、ＳｉＢｒ4＋ＳＦ6ガスなどであ
る。
が付着することにより、異方性形状が得られる。上記ガ
スを用いた場合、側壁デポ物５は主にＳｉ化合物（Ｓｉ
Ｃｌx、ＳｉＣｌxＯyなど）である。なお、エッチング
条件としては、ＧａＡｓとＡｌＧａＡｓの選択比が１０
０以上が実現でき、かつ、異方的にエッチングできるも
のであれば上記以外の条件でも構わない。例えば、ＩＣ
Ｐ、電子サイクロトロン共鳴（ＥＣＲ）エッチング装置
やＲＩＥ装置などにて、珪素とフッ素を含むハロゲンか
らなるガスを用いれば実現は可能であり、具体的にはＳ
ｉＣｌ4＋ＳＦ6、ＳｉＣｌ4＋三フッ化窒素（ＮＦ3）、
ＳｉＣｌ4＋ＳｉＦ4、ＳｉＢｒ4＋ＳＦ6ガスなどであ
る。
【００３８】その後、同一チャンバーにて引き続いて、
ＢＣｌ3とＳＦ6ガスの混合ガスを３：１の流量比で圧力
２Ｐａ、プラズマソースパワー２００Ｗ、ＲＦバイアス
パワー０Ｗの条件にて、エッチングストッパ層２である
Ａｌ0.2Ｇａ0.8Ａｓ層に対して選択的にかつ、等方的
に、半導体キャップ層３であるＧａＡｓ層をドライエッ
チングし、図１（ｂ）に示すように、ゲート開口に対し
て片側０．０１μｍのサイドエッチングを生じさせる。
なお、エッチング条件としては、ＧａＡｓとＡｌＧａＡ
ｓの選択比が１００以上が実現でき、かつ、等方的にエ
ッチングできるものであれば上記以外の条件でも構わな
い。
ＢＣｌ3とＳＦ6ガスの混合ガスを３：１の流量比で圧力
２Ｐａ、プラズマソースパワー２００Ｗ、ＲＦバイアス
パワー０Ｗの条件にて、エッチングストッパ層２である
Ａｌ0.2Ｇａ0.8Ａｓ層に対して選択的にかつ、等方的
に、半導体キャップ層３であるＧａＡｓ層をドライエッ
チングし、図１（ｂ）に示すように、ゲート開口に対し
て片側０．０１μｍのサイドエッチングを生じさせる。
なお、エッチング条件としては、ＧａＡｓとＡｌＧａＡ
ｓの選択比が１００以上が実現でき、かつ、等方的にエ
ッチングできるものであれば上記以外の条件でも構わな
い。
【００３９】その後、２５℃の塩酸水溶液（ＨＣｌとＨ
2Ｏの比率を１：１）にてディップして、エッチングス
トッパ表面に付着したフッ化アルミニウム（ＡｌＦ3）
を除去して、清浄なＡｌＧａＡｓ面を露出した後、ＷＳ
ｉ、ＴｉＮ、Ｐｔ、Ａｕ膜をそれぞれ１００ｎｍ、１５
０ｎｍ、１５ｎｍ、４００ｎｍの厚さで順次成膜した
後、リソグラフィー技術とドライエッチング技術を用い
て、図１（ｃ）に示すように、ゲート開口部にＴ型形状
のショットキー性ゲート電極７を形成する。
2Ｏの比率を１：１）にてディップして、エッチングス
トッパ表面に付着したフッ化アルミニウム（ＡｌＦ3）
を除去して、清浄なＡｌＧａＡｓ面を露出した後、ＷＳ
ｉ、ＴｉＮ、Ｐｔ、Ａｕ膜をそれぞれ１００ｎｍ、１５
０ｎｍ、１５ｎｍ、４００ｎｍの厚さで順次成膜した
後、リソグラフィー技術とドライエッチング技術を用い
て、図１（ｃ）に示すように、ゲート開口部にＴ型形状
のショットキー性ゲート電極７を形成する。
【００４０】続いて、図１（ｄ）に示すように、オーミ
ック性電極を形成するために、フォトレジスト膜をマス
クとして絶縁膜４にバッファドフッ酸を用いて開口を設
け、蒸着、リフトオフ、その後のアロイ処理により、Ａ
ｕＧｅＮｉからなるソース電極８、ドレイン電極９を形
成して、半導体装置を製造する。
ック性電極を形成するために、フォトレジスト膜をマス
クとして絶縁膜４にバッファドフッ酸を用いて開口を設
け、蒸着、リフトオフ、その後のアロイ処理により、Ａ
ｕＧｅＮｉからなるソース電極８、ドレイン電極９を形
成して、半導体装置を製造する。
【００４１】ＧａＡｓドライエッチング時において、ウ
ェハー面内のエッチングレートのばらつきが±５％（上
記ＢＣｌ3とＳＦ6ガスでのエッチングレートは２６０±
１３ｎｍ／ｍｉｎであった）の場合、従来の製造方法で
は、エッチング時間（１分１０秒）すべてが等方的エッ
チングであったため、サイドエッチング量のウェハー面
内ばらつきは０．０４μｍであった。これに対し、本実
施例では、等方的エッチングを行う時間が短縮され（２
５秒）、サイドエッチング量のウェハー面内ばらつきは
０．０２μｍであり、Ｌｇｒの制御性が向上したことが
確かめられた。
ェハー面内のエッチングレートのばらつきが±５％（上
記ＢＣｌ3とＳＦ6ガスでのエッチングレートは２６０±
１３ｎｍ／ｍｉｎであった）の場合、従来の製造方法で
は、エッチング時間（１分１０秒）すべてが等方的エッ
チングであったため、サイドエッチング量のウェハー面
内ばらつきは０．０４μｍであった。これに対し、本実
施例では、等方的エッチングを行う時間が短縮され（２
５秒）、サイドエッチング量のウェハー面内ばらつきは
０．０２μｍであり、Ｌｇｒの制御性が向上したことが
確かめられた。
【００４２】なお、本実施例では半導体キャップ層３の
エッチングマスクとしてＳｉＯ2膜マスクを用いたが、
フォトレジストを用いても構わない。また、本実施例で
は半導体キャップ層３としてＧａＡｓ層、エッチングス
トッパ層２としてＡｌＧａＡｓ層を用いたが、それぞれ
の役割を果たすものであればどのような化合物半導体
層、化合物の組成比、ドナー濃度を用いても構わない。
更に、本実施例では１段リセス形成時の例を述べたが、
２段以上のリセスを形成した場合にも本発明を適用でき
る。
エッチングマスクとしてＳｉＯ2膜マスクを用いたが、
フォトレジストを用いても構わない。また、本実施例で
は半導体キャップ層３としてＧａＡｓ層、エッチングス
トッパ層２としてＡｌＧａＡｓ層を用いたが、それぞれ
の役割を果たすものであればどのような化合物半導体
層、化合物の組成比、ドナー濃度を用いても構わない。
更に、本実施例では１段リセス形成時の例を述べたが、
２段以上のリセスを形成した場合にも本発明を適用でき
る。
【００４３】（第２実施例）次に、本発明の第２実施例
ついて図面を参照して説明する。この第２実施例は、図
２に示した第２の実施の形態の実施例であり、図２と共
に説明する。まず、図２（ａ）に示すように、第１実施
例と同様にして形成した半導体キャップ層３であるＧａ
Ａｓ層上に絶縁膜４によるマスクを形成し、ＳｉＣｌ4
とＳＦ6とＮ2ガスの混合ガスを用いて、エッチングスト
ッパ層２であるＡｌ0.2Ｇａ0.8Ａｓ層に対して選択的
に、かつ、異方的に、半導体キャップ層３であるＧａＡ
ｓ層をドライエッチングする。
ついて図面を参照して説明する。この第２実施例は、図
２に示した第２の実施の形態の実施例であり、図２と共
に説明する。まず、図２（ａ）に示すように、第１実施
例と同様にして形成した半導体キャップ層３であるＧａ
Ａｓ層上に絶縁膜４によるマスクを形成し、ＳｉＣｌ4
とＳＦ6とＮ2ガスの混合ガスを用いて、エッチングスト
ッパ層２であるＡｌ0.2Ｇａ0.8Ａｓ層に対して選択的
に、かつ、異方的に、半導体キャップ層３であるＧａＡ
ｓ層をドライエッチングする。
【００４４】引き続き同一チャンバーにて、Ｈ2ガス２
０ｓｃｃｍ、圧力１．５Ｐａ、プラズマソースパワー１
００Ｗ、ＲＦバイアスパワー０ｗの条件にて、ウェハー
に水素ラジカル照射し、図２（ｂ）に示すように側壁デ
ポ物５を除去する。この工程では、Ｈ*の作用により表
面や側壁に付着したＳｉ化合物（ＳｉＣｌx、ＳｉＣｌx
Ｏyなど）が還元され、ＳｉＨ4の形で揮発除去され、側
壁デポ物５が除去される。
０ｓｃｃｍ、圧力１．５Ｐａ、プラズマソースパワー１
００Ｗ、ＲＦバイアスパワー０ｗの条件にて、ウェハー
に水素ラジカル照射し、図２（ｂ）に示すように側壁デ
ポ物５を除去する。この工程では、Ｈ*の作用により表
面や側壁に付着したＳｉ化合物（ＳｉＣｌx、ＳｉＣｌx
Ｏyなど）が還元され、ＳｉＨ4の形で揮発除去され、側
壁デポ物５が除去される。
【００４５】続いて、同一チャンバーにて引き続いて、
ＢＣｌ3とＳＦ6ガスの混合ガスにて、エッチングストッ
パ層２であるＡｌ0.2Ｇａ0.8Ａｓ層に対して選択的にか
つ、等方的に、半導体キャップ層３であるＧａＡｓ層を
ドライエッチングし、片側０．０１μｍのサイドエッチ
ングを生じさせる。その後は第１実施例と同様にして、
図２（ｄ）に示すようにショットキー性を有するゲート
電極７を形成した後、同図（ｅ）に示すように、オーミ
ック性を有するソース電極８、ドレイン電極９を形成し
て、半導体装置が製造される。
ＢＣｌ3とＳＦ6ガスの混合ガスにて、エッチングストッ
パ層２であるＡｌ0.2Ｇａ0.8Ａｓ層に対して選択的にか
つ、等方的に、半導体キャップ層３であるＧａＡｓ層を
ドライエッチングし、片側０．０１μｍのサイドエッチ
ングを生じさせる。その後は第１実施例と同様にして、
図２（ｄ）に示すようにショットキー性を有するゲート
電極７を形成した後、同図（ｅ）に示すように、オーミ
ック性を有するソース電極８、ドレイン電極９を形成し
て、半導体装置が製造される。
【００４６】この第２実施例では、側壁デポ物５の除去
として水素ガスを用いたが、その他のガスとしてＦを含
むガス、例えば、ＳＦ6やＮＦ3ガスでも構わない。この
ガスでは、Ｆ* の作用により表面や側壁に付着したＳｉ
化合物（ＳｉＣｌx、ＳｉＣｌxＯyなど）がＳｉＦ4の形
で揮発除去される。この反応は、各化合物の１ａｔｍで
の沸点が示すように、ＳｉＣｌ4（沸点：５７．６℃）
よりもＳｉＦ4（−８６℃）の方が揮発性が高いという
性質を利用している。また、ＡｌＧａＡｓ層上にはＡｌ
Ｆ3が形成されているため、Ｆを含有するガスではＡｌ
ＧａＡｓ層は全くエッチングされない。
として水素ガスを用いたが、その他のガスとしてＦを含
むガス、例えば、ＳＦ6やＮＦ3ガスでも構わない。この
ガスでは、Ｆ* の作用により表面や側壁に付着したＳｉ
化合物（ＳｉＣｌx、ＳｉＣｌxＯyなど）がＳｉＦ4の形
で揮発除去される。この反応は、各化合物の１ａｔｍで
の沸点が示すように、ＳｉＣｌ4（沸点：５７．６℃）
よりもＳｉＦ4（−８６℃）の方が揮発性が高いという
性質を利用している。また、ＡｌＧａＡｓ層上にはＡｌ
Ｆ3が形成されているため、Ｆを含有するガスではＡｌ
ＧａＡｓ層は全くエッチングされない。
【００４７】（第３実施例）次に、本発明の第３実施例
ついて図面を参照して説明する。この第３実施例は、図
３に示した第３の実施の形態の実施例であり、図３と共
に説明する。まず、図３（ａ）に示すように、第１及び
第２実施例と同様にして形成した半導体キャップ層３で
あるＧａＡｓ層上に絶縁膜４によるマスクを形成し、Ｓ
ｉＣｌ4とＳＦ6とＮ2ガスの混合ガスを用いて、エッチ
ングストッパ層２であるＡｌ0.2Ｇａ0 .8Ａｓ層に対して
選択的に、かつ、異方的に、半導体キャップ層３である
ＧａＡｓ層をドライエッチングする。
ついて図面を参照して説明する。この第３実施例は、図
３に示した第３の実施の形態の実施例であり、図３と共
に説明する。まず、図３（ａ）に示すように、第１及び
第２実施例と同様にして形成した半導体キャップ層３で
あるＧａＡｓ層上に絶縁膜４によるマスクを形成し、Ｓ
ｉＣｌ4とＳＦ6とＮ2ガスの混合ガスを用いて、エッチ
ングストッパ層２であるＡｌ0.2Ｇａ0 .8Ａｓ層に対して
選択的に、かつ、異方的に、半導体キャップ層３である
ＧａＡｓ層をドライエッチングする。
【００４８】引き続き同一チャンバーにて、図３（ｂ）
に示すように側壁デポ物５を除去した後、ＢＣｌ3とＳ
Ｆ6ガスの混合ガスにて、エッチングストッパ層２であ
るＡｌ0.2Ｇａ0.8Ａｓ層に対して選択的に、かつ、等方
的に、半導体キャップ層３であるＧａＡｓ層をドライエ
ッチングし、図３（ｃ）に示すように片側０．０１μｍ
のサイドエッチングを生じさせる。
に示すように側壁デポ物５を除去した後、ＢＣｌ3とＳ
Ｆ6ガスの混合ガスにて、エッチングストッパ層２であ
るＡｌ0.2Ｇａ0.8Ａｓ層に対して選択的に、かつ、等方
的に、半導体キャップ層３であるＧａＡｓ層をドライエ
ッチングし、図３（ｃ）に示すように片側０．０１μｍ
のサイドエッチングを生じさせる。
【００４９】そして、全面に酸化膜を成膜した後、ＳＦ
6ガスを用いたドライエッチングにて全面をエッチバッ
クして、図３ゅしょに示すように、絶縁膜４によるマス
クと半導体キャップ層３であるＧａＡｓ層の側面に側壁
酸化膜１０を形成する。
6ガスを用いたドライエッチングにて全面をエッチバッ
クして、図３ゅしょに示すように、絶縁膜４によるマス
クと半導体キャップ層３であるＧａＡｓ層の側面に側壁
酸化膜１０を形成する。
【００５０】その後は第１及び第２実施例と同様にし
て、図３（ｅ）に示すようにショットキー性を有するゲ
ート電極７を形成し、同図（ｆ）に示すようにオーミッ
ク性を有するソース電極８、ドレイン電極９を形成し
て、半導体装置が製造される。
て、図３（ｅ）に示すようにショットキー性を有するゲ
ート電極７を形成し、同図（ｆ）に示すようにオーミッ
ク性を有するソース電極８、ドレイン電極９を形成し
て、半導体装置が製造される。
【００５１】
【発明の効果】以上説明したように、本発明によれば、
ゲート電極の位置を決定するマスクを用いて、エッチン
グストッパ層に対して選択的に、かつ、異方的に半導体
キャップ層をドライエッチングした後、エッチングスト
ッパ層に対して選択的に、かつ、等方的に半導体キャッ
プ層をドライエッチングして、所望のサイドエッチング
を生じさせるため、リセスとゲート電極をセルフアライ
ンで形成する際、ゲート電極端とリセス端との距離を制
御良く製造できる。
ゲート電極の位置を決定するマスクを用いて、エッチン
グストッパ層に対して選択的に、かつ、異方的に半導体
キャップ層をドライエッチングした後、エッチングスト
ッパ層に対して選択的に、かつ、等方的に半導体キャッ
プ層をドライエッチングして、所望のサイドエッチング
を生じさせるため、リセスとゲート電極をセルフアライ
ンで形成する際、ゲート電極端とリセス端との距離を制
御良く製造できる。
【００５２】すなわち、本発明によれば、最初から等方
的エッチングを行ってサイドエッチングを生じさせる場
合よりも、等方的エッチング時間を短縮でき、サイドエ
ッチング量の制御性が向上する。これにより、ゲート電
極端とリセス端との距離の制御性を向上でき、設計通り
の特性のＦＥＴを歩留り良く製造できる。
的エッチングを行ってサイドエッチングを生じさせる場
合よりも、等方的エッチング時間を短縮でき、サイドエ
ッチング量の制御性が向上する。これにより、ゲート電
極端とリセス端との距離の制御性を向上でき、設計通り
の特性のＦＥＴを歩留り良く製造できる。
【図１】本発明になる半導体装置の製造方法の第１の実
施の形態を説明するための、工程順に示す装置断面図で
ある。
施の形態を説明するための、工程順に示す装置断面図で
ある。
【図２】本発明になる半導体装置の製造方法の第２の実
施の形態を説明するための、工程順に示す装置断面図で
ある。
施の形態を説明するための、工程順に示す装置断面図で
ある。
【図３】本発明になる半導体装置の製造方法の第３の実
施の形態を説明するための、工程順に示す装置断面図で
ある。
施の形態を説明するための、工程順に示す装置断面図で
ある。
【図４】従来の半導体装置の製造方法の一例を説明する
ための、工程順に示す装置断面図である。
ための、工程順に示す装置断面図である。
【図５】従来の半導体装置の製造方法の他の例を説明す
るための、工程順に示す装置断面図である。
るための、工程順に示す装置断面図である。
１ 半導体基板（ＧａＡｓ基板） ２ エッチングストッパ層（ＡｌＧａＡｓ層） ３ 半導体キャップ層（ＧａＡｓ層） ４ 絶縁膜（ＳｉＯ2） ５ 側壁デポ物 ６ リセス ７ ゲート電極 ８ ソース電極 ９ ドレイン電極 １０ 側壁酸化膜
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平８−46182（ＪＰ，Ａ) 特開 平５−218301（ＪＰ，Ａ) 特開 平５−304123（ＪＰ，Ａ) 特開 平７−235666（ＪＰ，Ａ) 特開 平７−263383（ＪＰ，Ａ) 特開 平６−232100（ＪＰ，Ａ) 特開 昭54−4073（ＪＰ，Ａ) 特開 平６−232092（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/338 H01L 21/3065 H01L 29/41 H01L 29/812
Claims (6)
- 【請求項１】 半導体基板上にエッチングストッパ層及
び半導体層を順次に積層する第１の工程と、 前記半導体層上に開口部が形成された絶縁膜を形成する
第２の工程と、 前記絶縁膜をマスクとして前記エッチングストッパ層に
対して選択的に、かつ、異方的に前記半導体層をエッチ
ングする第３の工程と、前記第３の工程完了後に、 前記絶縁膜をマスクとして前
記エッチングストッパ層に対して選択的に、かつ、等方
的に前記半導体層をエッチングして所望のサイドエッチ
ングを生じさせる第４の工程と、 前記絶縁膜を位置決め用マスクとしてゲート電極を形成
する第５の工程とを含むことを特徴とする半導体装置の
製造方法。 - 【請求項２】 前記第３の工程と前記第４の工程の間
に、前記第３の工程で前記半導体層の側壁に付着した付
着物を除去する工程を追加したことを特徴とする請求項
１記載の半導体装置の製造方法。 - 【請求項３】 前記第４の工程と前記第５の工程との間
に、前記半導体層の側壁に側壁絶縁層を形成する工程を
追加したことを特徴とする請求項２記載の半導体装置の
製造方法。 - 【請求項４】 前記付着物を除去する工程では、プラズ
マ放電を発生する装置にて水素ガスを用いて全面にプラ
ズマ照射を行うことを特徴とする請求項２又は３記載の
半導体装置の製造方法。 - 【請求項５】 前記付着物を除去する工程では、プラズ
マ放電を発生する装置にて少なくともフッ素を含むガス
を用いて全面にプラズマ照射を行うことを特徴とする請
求項２又は３記載の半導体装置の製造方法。 - 【請求項６】 前記半導体基板は化合物半導体基板であ
り、前記異方的エッチングは、前記エッチングストッパ
層の構成材料と前記半導体層の構成材料との選択比が１
００以上が実現でき、かつ、異方的に前記半導体層をエ
ッチングできる条件で行い、前記等方的エッチングは、
前記エッチングストッパ層の構成材料と前記半導体層の
構成材料との選択比が１００以上が実現でき、かつ、等
方的に前記半導体層をエッチングできる条件で行うこと
を特徴とする請求項１乃至５のうちいずれか一項記載の
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30023697A JP3225902B2 (ja) | 1997-10-31 | 1997-10-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30023697A JP3225902B2 (ja) | 1997-10-31 | 1997-10-31 | 半導体装置の製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH11135520A JPH11135520A (ja) | 1999-05-21 |
| JP3225902B2 true JP3225902B2 (ja) | 2001-11-05 |
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ID=17882358
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30023697A Expired - Fee Related JP3225902B2 (ja) | 1997-10-31 | 1997-10-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3225902B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1997
- 1997-10-31 JP JP30023697A patent/JP3225902B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11135520A (ja) | 1999-05-21 |
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