JPH05129345A - マイクロ波集積回路の製造方法 - Google Patents
マイクロ波集積回路の製造方法Info
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- JPH05129345A JPH05129345A JP29257091A JP29257091A JPH05129345A JP H05129345 A JPH05129345 A JP H05129345A JP 29257091 A JP29257091 A JP 29257091A JP 29257091 A JP29257091 A JP 29257091A JP H05129345 A JPH05129345 A JP H05129345A
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- Junction Field-Effect Transistors (AREA)
- Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 エピタキシャル成長層の結晶性を低下させる
ことなくプレナ構造を実現し、伝送線路の断線を防止し
て高周波特性に優れたＭＭＩＣを高歩留りで製造する。 【構成】 ヘテロ接合を有する半導体基体に能動素子形
成予定域を除きエッチングを施しこの能動素子形成予定
域１１を凸に形成する工程と、前記半導体基体の全面に
絶縁膜１９を形成する工程と、前記能動素子形成予定域
１１の絶縁膜を選択的に除去し能動素子および受動素子
を形成する工程を含むことを特徴とするマイクロ波集積
回路の製造方法。
ことなくプレナ構造を実現し、伝送線路の断線を防止し
て高周波特性に優れたＭＭＩＣを高歩留りで製造する。 【構成】 ヘテロ接合を有する半導体基体に能動素子形
成予定域を除きエッチングを施しこの能動素子形成予定
域１１を凸に形成する工程と、前記半導体基体の全面に
絶縁膜１９を形成する工程と、前記能動素子形成予定域
１１の絶縁膜を選択的に除去し能動素子および受動素子
を形成する工程を含むことを特徴とするマイクロ波集積
回路の製造方法。
Description
【０００１】
【産業上の利用分野】本発明はマイクロ波モノリシック
集積回路（以下ＭＭＩＣと略称する）の製造方法に係
り、特に能動素子に高電子移動度トランジスタ（以下Ｈ
ＥＭＴと略称する）を用いたＭＭＩＣの製造方法に関す
る。
集積回路（以下ＭＭＩＣと略称する）の製造方法に係
り、特に能動素子に高電子移動度トランジスタ（以下Ｈ
ＥＭＴと略称する）を用いたＭＭＩＣの製造方法に関す
る。
【０００２】
【従来の技術】砒化ガリウム（ＧａＡｓ）を基板に用い
たＭＭＩＣの高周波特性の向上を図るには、能動素子の
性能を向上させることが重要である。ＨＥＭＴは、同一
寸法のＧａＡｓショットキ型電界効果トランジスタ（以
下、ＭＥＳ ＦＥＴと略称する）に比べ、電子移動度が
高いため、高周波化、高利得化を図ることが可能であ
り、ＨＥＭＴをＭＭＩＣの能動素子に用いれば、整合回
路をはじめとする受動回路を複雑にすることなく、ＭＭ
ＩＣの性能向上を図ることができる。以下、本発明の従
来例としてＨＥＭＴを能動素子とするＭＭＩＣの製造方
法を図３以下を参照して説明する。
たＭＭＩＣの高周波特性の向上を図るには、能動素子の
性能を向上させることが重要である。ＨＥＭＴは、同一
寸法のＧａＡｓショットキ型電界効果トランジスタ（以
下、ＭＥＳ ＦＥＴと略称する）に比べ、電子移動度が
高いため、高周波化、高利得化を図ることが可能であ
り、ＨＥＭＴをＭＭＩＣの能動素子に用いれば、整合回
路をはじめとする受動回路を複雑にすることなく、ＭＭ
ＩＣの性能向上を図ることができる。以下、本発明の従
来例としてＨＥＭＴを能動素子とするＭＭＩＣの製造方
法を図３以下を参照して説明する。
【０００３】まず、図３に示すように、例えば分子線エ
ピタキシャル成長（ＭＢＥ）法により、ＧａＡｓ半絶縁
性基板２０上にバッファ層となるアンドープＧａＡｓ層
２０１を厚さ５０００オングストローム（以下Ａと略記
する）、電子供給層となるｎ型Ａｌ0.3Ｇａ0.7Ａｓ層２
０２を厚さ４００Ａ、キャップ層となるｎ型ＧａＡｓ層
２０３を厚さ５００Ａに順次形成する。次に写真蝕刻法
を用いて、能動素子形成予定領域２１以外が開口するよ
うにホトレジスト２１１パターンを形成する（図４
（ａ））。キャップ層２０３、電子供給層２０２、バッ
ファ層２０１をりん酸（Ｈ3ＰＯ4）系エッチング液で、
深さ４０００Ａメサエッチングを施して素子間を分離し
た後、写真触刻法と蒸着法により、金ゲルマニウム（Ａ
ｎＧｅ）とニッケル（Ｎｉ）からなるソース電極２２と
ドレイン電極２３を形成する（図４（ｂ））。
ピタキシャル成長（ＭＢＥ）法により、ＧａＡｓ半絶縁
性基板２０上にバッファ層となるアンドープＧａＡｓ層
２０１を厚さ５０００オングストローム（以下Ａと略記
する）、電子供給層となるｎ型Ａｌ0.3Ｇａ0.7Ａｓ層２
０２を厚さ４００Ａ、キャップ層となるｎ型ＧａＡｓ層
２０３を厚さ５００Ａに順次形成する。次に写真蝕刻法
を用いて、能動素子形成予定領域２１以外が開口するよ
うにホトレジスト２１１パターンを形成する（図４
（ａ））。キャップ層２０３、電子供給層２０２、バッ
ファ層２０１をりん酸（Ｈ3ＰＯ4）系エッチング液で、
深さ４０００Ａメサエッチングを施して素子間を分離し
た後、写真触刻法と蒸着法により、金ゲルマニウム（Ａ
ｎＧｅ）とニッケル（Ｎｉ）からなるソース電極２２と
ドレイン電極２３を形成する（図４（ｂ））。
【０００４】次に写真蝕刻法により、ゲート電極部に開
口を有するホトレジストパターンを形成し、例えばＨ3
ＰＯ4系エッチング液で所望のソース、ドレイン間電流
が得られるまでリセスエッチングを行なった後、ゲート
金属として、アルミニウム（Ａｌ）を蒸着し、リフトオ
フを行なってゲート電極２４を形成する。（図４
（ｃ））。次に写真蝕刻法と蒸着により、例えば、Ａｌ
からなるＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍ
ｅｔａｌ）キャパシタ下地電極２４４を形成した後、プ
ラズマＣＶＤ法により、ＭＩＭのキャパシタの絶縁膜と
してＳｉ3Ｎ4２５を厚さ１５００Ａ堆積する。次に写真
蝕刻法と蒸着法により、金（Ａｕ）とチタニウム（Ｔ
ｉ）からなるＭＩＭのキャパシタ上面電極２６及び伝送
線路２７を形成する。最後に、ＧａＡｓ半絶縁性基板２
０を薄層化し、裏面電極２８を形成して図５に示すＭＭ
ＩＣが完成する。
口を有するホトレジストパターンを形成し、例えばＨ3
ＰＯ4系エッチング液で所望のソース、ドレイン間電流
が得られるまでリセスエッチングを行なった後、ゲート
金属として、アルミニウム（Ａｌ）を蒸着し、リフトオ
フを行なってゲート電極２４を形成する。（図４
（ｃ））。次に写真蝕刻法と蒸着により、例えば、Ａｌ
からなるＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍ
ｅｔａｌ）キャパシタ下地電極２４４を形成した後、プ
ラズマＣＶＤ法により、ＭＩＭのキャパシタの絶縁膜と
してＳｉ3Ｎ4２５を厚さ１５００Ａ堆積する。次に写真
蝕刻法と蒸着法により、金（Ａｕ）とチタニウム（Ｔ
ｉ）からなるＭＩＭのキャパシタ上面電極２６及び伝送
線路２７を形成する。最後に、ＧａＡｓ半絶縁性基板２
０を薄層化し、裏面電極２８を形成して図５に示すＭＭ
ＩＣが完成する。
【０００５】
【発明が解決しようとする課題】上記方法によって形成
したＭＭＩＣは、ＨＥＭＴを能動素子としていることか
ら、ＧａＡｓＦＥＴを能動素子とするＭＭＩＣに比べて
優れた特性が得られる。しかしながら、図２に示すＭＭ
ＩＣの製造方法では、伝送線路２７を形成する際、図５
の破線２２２内に示すように素子間を分離するためのメ
サエッチングで段差が生じ、このため蒸着工程におい
て、蒸着粒子が段差部に一様に付着しないために伝送線
路２７が段差部で断線することが生じる。この結果、ソ
ース（もしくは、ドレイン）電極と伝送線路の間に電気
的な導通が得られなくなり、素子製造歩留りを低下させ
るという問題があった。
したＭＭＩＣは、ＨＥＭＴを能動素子としていることか
ら、ＧａＡｓＦＥＴを能動素子とするＭＭＩＣに比べて
優れた特性が得られる。しかしながら、図２に示すＭＭ
ＩＣの製造方法では、伝送線路２７を形成する際、図５
の破線２２２内に示すように素子間を分離するためのメ
サエッチングで段差が生じ、このため蒸着工程におい
て、蒸着粒子が段差部に一様に付着しないために伝送線
路２７が段差部で断線することが生じる。この結果、ソ
ース（もしくは、ドレイン）電極と伝送線路の間に電気
的な導通が得られなくなり、素子製造歩留りを低下させ
るという問題があった。
【０００６】この問題は、素子構造をメサ型からプレナ
型に変えることによって防ぐことができる。これについ
てプレナ型ＭＭＩＣの製造方法を第３図図３を参照して
説明する。まず、ＧａＡｓ半絶縁性基板３０上に、酸化
膜（ＳｉＯ2）３９を例えばＣＶＤ法により厚さ５９０
０Ａ堆積する。次に写真蝕刻法により、能動素子形成予
定域３１が開口するようにホトレジストパターンを形成
し、ＳｉＯ2膜３９を例えばフッ化アンモニウム（ＮＨ4
Ｆ）によりエッチング除去する（図６（ａ））。続い
て、ＳｉＯ2膜３９をマスクにしてＭＢＥ法により、バ
ッファ層３０１を５０００Ａ、電子供給層３０２を４０
０Ａ、キャップ層３０３を５００Ａ選択的に前記能動素
子形成予定域３１中に形成する（図６（ｂ））。この場
合、ＳｉＯ2３９と成長層の厚さは等しくなり、ウエハ
表面が平坦となる構造を実現することができる。次に従
来例と同様の方法で、ソース電極３２、ドレイン電極３
３、ゲート電極３４、キャパシタ下地電極３４４、キャ
パシタ絶縁膜３５、キャパシタ上面電極３６、伝送線路
３７及び裏面電極３８を形成して図７に示すＭＭＩＣが
完成する。図６および図７に示す方法によれば、ソース
（もしくはドレイン）電極伝送線路３７間に段差部が形
成されないため、断線による素子歩留りの低下を防止す
ることができる。
型に変えることによって防ぐことができる。これについ
てプレナ型ＭＭＩＣの製造方法を第３図図３を参照して
説明する。まず、ＧａＡｓ半絶縁性基板３０上に、酸化
膜（ＳｉＯ2）３９を例えばＣＶＤ法により厚さ５９０
０Ａ堆積する。次に写真蝕刻法により、能動素子形成予
定域３１が開口するようにホトレジストパターンを形成
し、ＳｉＯ2膜３９を例えばフッ化アンモニウム（ＮＨ4
Ｆ）によりエッチング除去する（図６（ａ））。続い
て、ＳｉＯ2膜３９をマスクにしてＭＢＥ法により、バ
ッファ層３０１を５０００Ａ、電子供給層３０２を４０
０Ａ、キャップ層３０３を５００Ａ選択的に前記能動素
子形成予定域３１中に形成する（図６（ｂ））。この場
合、ＳｉＯ2３９と成長層の厚さは等しくなり、ウエハ
表面が平坦となる構造を実現することができる。次に従
来例と同様の方法で、ソース電極３２、ドレイン電極３
３、ゲート電極３４、キャパシタ下地電極３４４、キャ
パシタ絶縁膜３５、キャパシタ上面電極３６、伝送線路
３７及び裏面電極３８を形成して図７に示すＭＭＩＣが
完成する。図６および図７に示す方法によれば、ソース
（もしくはドレイン）電極伝送線路３７間に段差部が形
成されないため、断線による素子歩留りの低下を防止す
ることができる。
【０００７】しかし、この方法により製造したＭＭＩＣ
では、ＭＢＥ法により、選択的にバッファ層、電子供給
層、キャップ層を形成する際に用いるマスク材（ＳｉＯ
2膜）が成長する結晶層の質に影響を及ぼし、その結
果、移動度やシート電子濃度が低下し、素子特性が悪く
なる等の問題が生じる。また図６および図７によって説
明した上記方法とは別の方法として、所定域に酸素イオ
ン等を注入して素子間を分離することによりプレナ構造
を得る方法が考えられるが、イオン注入により生じる結
晶性の乱れにより結晶性が不安定になりやすくなるとい
う問題があり、ＭＭＩＣの信頼性に問題がある。
では、ＭＢＥ法により、選択的にバッファ層、電子供給
層、キャップ層を形成する際に用いるマスク材（ＳｉＯ
2膜）が成長する結晶層の質に影響を及ぼし、その結
果、移動度やシート電子濃度が低下し、素子特性が悪く
なる等の問題が生じる。また図６および図７によって説
明した上記方法とは別の方法として、所定域に酸素イオ
ン等を注入して素子間を分離することによりプレナ構造
を得る方法が考えられるが、イオン注入により生じる結
晶性の乱れにより結晶性が不安定になりやすくなるとい
う問題があり、ＭＭＩＣの信頼性に問題がある。
【０００８】この発明は叙上の問題点に鑑みてなされた
もので、本発明により歩留りを向上させると共に高周波
特性に優れたＭＭＩＣを再現性良く製造する方法を提供
することを目的とする。
もので、本発明により歩留りを向上させると共に高周波
特性に優れたＭＭＩＣを再現性良く製造する方法を提供
することを目的とする。
【０００９】
【課題を解決するための手段】本発明に係るマイクロ波
集積回路の製造方法は、ヘテロ接合を有する半導体基体
に能動素子形成予定域を除きエッチングを施しこの能動
素子形成予定域を凸に形成する工程と、前記半導体基体
の全面に絶縁膜を形成する工程と、前記能動素子形成予
定域の絶縁膜を選択的に除去し能動素子および受動素子
を形成する工程を含むことを特徴とする。
集積回路の製造方法は、ヘテロ接合を有する半導体基体
に能動素子形成予定域を除きエッチングを施しこの能動
素子形成予定域を凸に形成する工程と、前記半導体基体
の全面に絶縁膜を形成する工程と、前記能動素子形成予
定域の絶縁膜を選択的に除去し能動素子および受動素子
を形成する工程を含むことを特徴とする。
【００１０】
【作用】この発明は、ＧａＡｓ半絶縁性基体上にＭＢＥ
法により、バッファ層、電子供給層、キャップ層を順次
形成した後、ホトレジスト膜をマスクにメサエッチング
を行ない凸部を形成する。次に絶縁膜として窒化膜（Ｓ
ｉ3Ｎ4）をメサ（凸部）の高さとほぼ等しくなるように
堆積させた後、ポリメチルメタアクリレート（ＰＭＭ
Ａ）等の厚レジストを用いて、ＧａＡｓ半絶縁性基板表
面を平坦化した後、反応性イオンエッチング（ＲＩＥ）
法により、Ｓｉ3Ｎ4膜にエッチングを施し、メサ上部の
Ｓｉ3Ｎ4膜を選択的に除去することによって、エピタキ
シャル成長層の結晶性を低下させることなく、プレナ構
造のＭＭＩＣを形成することができるため、伝送線路の
断線を防止しつつ、高周波特性に優れたＭＭＩＣを高歩
留りで再現性良く製造することが可能となる。
法により、バッファ層、電子供給層、キャップ層を順次
形成した後、ホトレジスト膜をマスクにメサエッチング
を行ない凸部を形成する。次に絶縁膜として窒化膜（Ｓ
ｉ3Ｎ4）をメサ（凸部）の高さとほぼ等しくなるように
堆積させた後、ポリメチルメタアクリレート（ＰＭＭ
Ａ）等の厚レジストを用いて、ＧａＡｓ半絶縁性基板表
面を平坦化した後、反応性イオンエッチング（ＲＩＥ）
法により、Ｓｉ3Ｎ4膜にエッチングを施し、メサ上部の
Ｓｉ3Ｎ4膜を選択的に除去することによって、エピタキ
シャル成長層の結晶性を低下させることなく、プレナ構
造のＭＭＩＣを形成することができるため、伝送線路の
断線を防止しつつ、高周波特性に優れたＭＭＩＣを高歩
留りで再現性良く製造することが可能となる。
【００１１】
【実施例】以下、この発明の実施例を図１および図２を
参照して説明する。
参照して説明する。
【００１２】まず、ＧａＡｓ半絶縁性基板１０上にＭＢ
Ｅ法により、バッファ層となるアンドープＧａＡｓ層１
０１を厚さ５０００Ａ、電子供給層となるｎ型Ａｌ0.3
Ｇａ0 .7Ａｓ層１０２を厚さ４００Ａ、キャップ層とな
るｎ型ＧａＡｓ層１０３を厚さ５００Ａ順次形成する
（図１（ａ））。次に写真蝕刻法を用いて、能動素子形
成予定領域１１以外が開口するようにホトレジストパタ
ーンを形成し、キャップ層１０３、電子供給層１０２、
バッファ層１０１を例えばＨ3ＰＯ4系エッチング液によ
り、深さ４０００Ａメサエッチングし、メサ（凸部）を
形成し、素子間を分離する。次にホトレジストパターン
を除去する（図１（ｂ））。次に絶縁膜として、Ｓｉ3
Ｎ4膜１９をプラズマＣＶＤ法により、厚さ４０００Ａ
堆積した後、例えばＰＭＭＡ１１１（ポリメチルメタア
クリレート）等のレジストを厚く塗布し、平坦化する
（図１（ｃ））。次にＲＩＥにより、ＰＭＭＡ１１１及
び凸部におけるメサ上部のＳｉ3Ｎ4膜１９を選択的にエ
ッチング除去する（図２（ａ））。最後に従来例と同様
の方法でソース電極１２、ドレイン電極１３、ゲート電
極１４、キャパシタ下地電極１４４、キャパシタ絶縁膜
１５、キャパシタ上面電極１６、伝送線路１７及び裏面
電極１８を形成して図２（ｂ）に示すＭＭＩＣが完成す
る。
Ｅ法により、バッファ層となるアンドープＧａＡｓ層１
０１を厚さ５０００Ａ、電子供給層となるｎ型Ａｌ0.3
Ｇａ0 .7Ａｓ層１０２を厚さ４００Ａ、キャップ層とな
るｎ型ＧａＡｓ層１０３を厚さ５００Ａ順次形成する
（図１（ａ））。次に写真蝕刻法を用いて、能動素子形
成予定領域１１以外が開口するようにホトレジストパタ
ーンを形成し、キャップ層１０３、電子供給層１０２、
バッファ層１０１を例えばＨ3ＰＯ4系エッチング液によ
り、深さ４０００Ａメサエッチングし、メサ（凸部）を
形成し、素子間を分離する。次にホトレジストパターン
を除去する（図１（ｂ））。次に絶縁膜として、Ｓｉ3
Ｎ4膜１９をプラズマＣＶＤ法により、厚さ４０００Ａ
堆積した後、例えばＰＭＭＡ１１１（ポリメチルメタア
クリレート）等のレジストを厚く塗布し、平坦化する
（図１（ｃ））。次にＲＩＥにより、ＰＭＭＡ１１１及
び凸部におけるメサ上部のＳｉ3Ｎ4膜１９を選択的にエ
ッチング除去する（図２（ａ））。最後に従来例と同様
の方法でソース電極１２、ドレイン電極１３、ゲート電
極１４、キャパシタ下地電極１４４、キャパシタ絶縁膜
１５、キャパシタ上面電極１６、伝送線路１７及び裏面
電極１８を形成して図２（ｂ）に示すＭＭＩＣが完成す
る。
【００１３】叙上の方法により形成したＭＭＩＣでは、
伝送線路の断線がなくなることから、高歩留りで製造す
ることができ、しかも結晶性が良いために高周波特性に
優れている。
伝送線路の断線がなくなることから、高歩留りで製造す
ることができ、しかも結晶性が良いために高周波特性に
優れている。
【００１４】なお、図１および、図２によって説明した
メサエッチングの深さと絶縁膜の厚さを各々４０００Ａ
としたが、本発明は、何らこの値に限定されるものでは
なく、エピタキシャル結晶層の構造、例えば各層の厚さ
等によって変えても本発明の効果が得られる。また、絶
縁膜として、実施例ではＳｉ3Ｎ4を用いる場合について
述べたが、他の絶縁膜、例えば酸化膜（ＳｉＯ2）等を
用いても同様の効果が得られる。
メサエッチングの深さと絶縁膜の厚さを各々４０００Ａ
としたが、本発明は、何らこの値に限定されるものでは
なく、エピタキシャル結晶層の構造、例えば各層の厚さ
等によって変えても本発明の効果が得られる。また、絶
縁膜として、実施例ではＳｉ3Ｎ4を用いる場合について
述べたが、他の絶縁膜、例えば酸化膜（ＳｉＯ2）等を
用いても同様の効果が得られる。
【００１５】
【発明の効果】以上述べたようにこの発明によれば、Ｇ
ａＡｓ半絶縁性基板上に、バッファ層、電子供給層、キ
ャップ層を形成し、メサエッチングを施して凸部を形成
した後、絶縁膜を堆積し、ＰＭＭＡ等の厚レジストを用
いた平坦化技術とエッチングの制御性に優れたＲＩＥを
利用して、メサ（凸部）上部の絶縁膜を除去してプレナ
構造を形成する。
ａＡｓ半絶縁性基板上に、バッファ層、電子供給層、キ
ャップ層を形成し、メサエッチングを施して凸部を形成
した後、絶縁膜を堆積し、ＰＭＭＡ等の厚レジストを用
いた平坦化技術とエッチングの制御性に優れたＲＩＥを
利用して、メサ（凸部）上部の絶縁膜を除去してプレナ
構造を形成する。
【００１６】叙上の結果、エピタキシャル成長層の結晶
性を低下させることなく、プレナ構造を実現することが
でき、伝送線路の断線を防止することができるため、高
周波特性に優れたＭＭＩＣを高歩留りで再現性良く製造
できる顕著な効果がある。
性を低下させることなく、プレナ構造を実現することが
でき、伝送線路の断線を防止することができるため、高
周波特性に優れたＭＭＩＣを高歩留りで再現性良く製造
できる顕著な効果がある。
【図１】（ａ）〜（ｃ）は本発明の一実施例に係るＭＭ
ＩＣの製造方法の一部を工程順に示すいずれも断面図、
ＩＣの製造方法の一部を工程順に示すいずれも断面図、
【図２】（ａ）および（ｂ）は図１に続き本発明の一実
施例に係るＭＭＩＣの製造方法の一部を工程順に示すい
ずれも断面図、
施例に係るＭＭＩＣの製造方法の一部を工程順に示すい
ずれも断面図、
【図３】従来例のＭＭＩＣの製造方法の一部を工程順に
示す断面図、
示す断面図、
【図４】（ａ）〜（ｃ）は従来例のＭＭＩＣの製造方法
の一部を図３に続いて工程順を示すいずれも断面図、
の一部を図３に続いて工程順を示すいずれも断面図、
【図５】従来例のＭＭＩＣの製造方法の一部を図４に続
いて示す断面図、
いて示す断面図、
【図６】（ａ）および（ｂ）は別の従来例のＭＭＩＣの
製造方法の一部を工程順に示すいずれも断面図、
製造方法の一部を工程順に示すいずれも断面図、
【図７】別の従来例のＭＭＩＣの製造方法の一部を図６
に続いて示す断面図。
に続いて示す断面図。
１０、２０、３０ ＧａＡｓ半絶縁性基板 １０１、２０１、３０１ バッファ層（アンドープＧａ
Ａｓ層） １０２、２０２、３０２ 電子供給層（ｎ型Ａｌ0.3Ｇ
ａ0.7Ａｓ層） １０３、２０３、３０３ キャップ層（ｎ型ＧａＡｓ
層） １１、２１、３１ 能動素子形成予定領域 １９、３９ 絶縁膜（ＳｉＯ2） １２、２２、３２ ソース電極 １３、２３、３３ ドレイン電極 １４、２４、３４ ゲート電極 １４４、２４４、３４４ キャパシタ下地電極 １５、２５、３５ キャパシタ絶縁膜Ｓｉ3Ｎ4 １６、２６、３６ キャパシタ上面電極 １７、２７、３７ 伝送線路 １８、２８、３８ 裏面電極 １１１ ＰＭＭＡ層、 ２１１ ホトレジスト層
Ａｓ層） １０２、２０２、３０２ 電子供給層（ｎ型Ａｌ0.3Ｇ
ａ0.7Ａｓ層） １０３、２０３、３０３ キャップ層（ｎ型ＧａＡｓ
層） １１、２１、３１ 能動素子形成予定領域 １９、３９ 絶縁膜（ＳｉＯ2） １２、２２、３２ ソース電極 １３、２３、３３ ドレイン電極 １４、２４、３４ ゲート電極 １４４、２４４、３４４ キャパシタ下地電極 １５、２５、３５ キャパシタ絶縁膜Ｓｉ3Ｎ4 １６、２６、３６ キャパシタ上面電極 １７、２７、３７ 伝送線路 １８、２８、３８ 裏面電極 １１１ ＰＭＭＡ層、 ２１１ ホトレジスト層
Claims (1)
- 【請求項１】 ヘテロ接合を有する半導体基体に能動素
子形成予定域を除きエッチングを施しこの能動素子形成
予定域を凸に形成する工程と、前記半導体基体の全面に
絶縁膜を形成する工程と、前記能動素子形成予定域の絶
縁膜を選択的に除去し能動素子および受動素子を形成す
る工程を含むマイクロ波集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29257091A JPH05129345A (ja) | 1991-11-08 | 1991-11-08 | マイクロ波集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29257091A JPH05129345A (ja) | 1991-11-08 | 1991-11-08 | マイクロ波集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05129345A true JPH05129345A (ja) | 1993-05-25 |
Family
ID=17783485
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29257091A Pending JPH05129345A (ja) | 1991-11-08 | 1991-11-08 | マイクロ波集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05129345A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0703614A3 (en) * | 1994-08-31 | 1997-03-12 | Texas Instruments Inc | Inverted chip with heat conduction layer |
| EP0694967A3 (en) * | 1994-07-29 | 1998-01-21 | Motorola, Inc. | Microwave integrated circuit passive element structure and method for reducing signal propagation losses |
| EP1364405A1 (en) * | 2001-01-30 | 2003-11-26 | M/A-Com, Inc. | High voltage semiconductor device |
| JP2008282997A (ja) * | 2007-05-10 | 2008-11-20 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
-
1991
- 1991-11-08 JP JP29257091A patent/JPH05129345A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0694967A3 (en) * | 1994-07-29 | 1998-01-21 | Motorola, Inc. | Microwave integrated circuit passive element structure and method for reducing signal propagation losses |
| EP0703614A3 (en) * | 1994-08-31 | 1997-03-12 | Texas Instruments Inc | Inverted chip with heat conduction layer |
| EP1364405A1 (en) * | 2001-01-30 | 2003-11-26 | M/A-Com, Inc. | High voltage semiconductor device |
| EP1364405A4 (en) * | 2001-01-30 | 2008-12-24 | Ma Com Inc | HIGH VOLTAGE SEMICONDUCTOR DEVICE |
| JP2008282997A (ja) * | 2007-05-10 | 2008-11-20 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
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